JPS62229595A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPS62229595A JPS62229595A JP61069933A JP6993386A JPS62229595A JP S62229595 A JPS62229595 A JP S62229595A JP 61069933 A JP61069933 A JP 61069933A JP 6993386 A JP6993386 A JP 6993386A JP S62229595 A JPS62229595 A JP S62229595A
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- JP
- Japan
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- amplifier
- sense amplifier
- driver
- memory device
- high speed
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 5
- 230000003068 static effect Effects 0.000 abstract description 2
- 230000004913 activation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はダイナミック型半導体記憶装置に関する。
（発明の技術的背景とその問題点〕
ＭＯＳ型半導体記憶装置は、微細化、高速化が著しい。
大型コンピュータのキャッシュ・メモリのように高速性
が要求される分野では現在、４１ｃあるいは１６にのス
タティックＲＡＭ （ｓ ＲＡＭ）が多く使用されてい
る。しかしＭＯＳトランジスタのゲート長が０．５μｍ
程度まで微細化が進むと、素子の信頼性を確保するため
に外部電源を下げなければならず、これまでのように微
細化による高速化はもはや不可能になる。そこで、ｓ
ＲＡＭではＭＯＳトランジスタより電流駆動能力の大き
いバイポーラトランジスタを導入することにより高速化
を図ることが行われている。
が要求される分野では現在、４１ｃあるいは１６にのス
タティックＲＡＭ （ｓ ＲＡＭ）が多く使用されてい
る。しかしＭＯＳトランジスタのゲート長が０．５μｍ
程度まで微細化が進むと、素子の信頼性を確保するため
に外部電源を下げなければならず、これまでのように微
細化による高速化はもはや不可能になる。そこで、ｓ
ＲＡＭではＭＯＳトランジスタより電流駆動能力の大き
いバイポーラトランジスタを導入することにより高速化
を図ることが行われている。
第３図はその様なｓ ＲＡＭの一例を示す。メモリセル
２１は、ＭＯＳトランジスタ Ｑ４１゜Ｑ４２と負荷抵
抗Ｒ１，Ｒ２とからなる双安定回路と、トランスファゲ
ートとしてのＭＯＳ）ランジスタＱ４３．Ｑ４４とから
構成される。ワード線２３が選択されると、セルデータ
はビット線２４．２５に転送され、カラム選択信号によ
りＭＯＳトランジスタＱ４７およびＱｔａがオンになる
とこのビット線２４．２５のデータはＩ１０線２６．２
７に転送される。Ｉ１０線２６．２７のデータは、バイ
ポーラトランジスタＴ２１゜Ｔ ２２をドライバとし、
負荷抵抗Ｒ３，Ｒ４を接続して構成されたセンスアンプ
２２により増幅される。Ｑｅ９はセンスアンプ活性化用
ＭＯＳ）ランジスタである。
２１は、ＭＯＳトランジスタ Ｑ４１゜Ｑ４２と負荷抵
抗Ｒ１，Ｒ２とからなる双安定回路と、トランスファゲ
ートとしてのＭＯＳ）ランジスタＱ４３．Ｑ４４とから
構成される。ワード線２３が選択されると、セルデータ
はビット線２４．２５に転送され、カラム選択信号によ
りＭＯＳトランジスタＱ４７およびＱｔａがオンになる
とこのビット線２４．２５のデータはＩ１０線２６．２
７に転送される。Ｉ１０線２６．２７のデータは、バイ
ポーラトランジスタＴ２１゜Ｔ ２２をドライバとし、
負荷抵抗Ｒ３，Ｒ４を接続して構成されたセンスアンプ
２２により増幅される。Ｑｅ９はセンスアンプ活性化用
ＭＯＳ）ランジスタである。
この構造はバイポーラトランジスタとＣＭＯＳ素子とを
組合わせたもので、Ｂ Ｉ ＣＭＯＳと呼ばれる。この
）、′Ｑな構成とすれば、センスアンプ２２にバイポー
ラトランジスタを用いているために、負荷容量の大きい
Ｉ１０線２６．２７のデータをｌ高速に増幅することが
できる。従ってｓ ＲＡＭの高速化が図られる。
組合わせたもので、Ｂ Ｉ ＣＭＯＳと呼ばれる。この
）、′Ｑな構成とすれば、センスアンプ２２にバイポー
ラトランジスタを用いているために、負荷容量の大きい
Ｉ１０線２６．２７のデータをｌ高速に増幅することが
できる。従ってｓ ＲＡＭの高速化が図られる。
第４図は、０ＭＯ３とＢＩＣＭＯＳの遅延時間特性を比
較して示す。いずれも１．２μｍルールを用いて、１５
段ＮＡＮＤオシレータを構成して遅延時間特性を測定し
たものである。この図から明らかなように、バイポーラ
トランジスタとＣＭＯＳを複合したＢＩＣＭＯＳでは、
ＣＭＯＳと比較して負荷容量が大きくなる程高速化のメ
リットが大きくなる。
較して示す。いずれも１．２μｍルールを用いて、１５
段ＮＡＮＤオシレータを構成して遅延時間特性を測定し
たものである。この図から明らかなように、バイポーラ
トランジスタとＣＭＯＳを複合したＢＩＣＭＯＳでは、
ＣＭＯＳと比較して負荷容量が大きくなる程高速化のメ
リットが大きくなる。
ところで第３図に示すようにｓＲＡＭは６索子でメモリ
セルを構成するため、通常４素子以下でメモリセルが構
成されるダイナミックＲＡＭ（ｄＲＡＭ）に比べて、同
じゲート長を用いた場合高集積化ができない。例えば同
じ集積度を実現するためには、ｓ ＲＡＭのゲート長は
ｄＲＡＭのそれの６〜７割にしなければならない。
セルを構成するため、通常４素子以下でメモリセルが構
成されるダイナミックＲＡＭ（ｄＲＡＭ）に比べて、同
じゲート長を用いた場合高集積化ができない。例えば同
じ集積度を実現するためには、ｓ ＲＡＭのゲート長は
ｄＲＡＭのそれの６〜７割にしなければならない。
つまりｓ ＲＡＭは、高速化には向いているが、ｄＲＡ
Ｍ程に高集積化できない、という本質的な欠点があり、
キャッシュ・メモリを ６４ｋ。
Ｍ程に高集積化できない、という本質的な欠点があり、
キャッシュ・メモリを ６４ｋ。
２５６に更にＩＭと高集積化する場合、１ビット当りの
コストが安くしかも高速であるものをｓＲＡＭにより実
現することは難しい。
コストが安くしかも高速であるものをｓＲＡＭにより実
現することは難しい。
本発明は上記した点に鑑みなされたもので、ｓ ＲＡＭ
の高速性を保ちながら高集積化を可能として、１ビット
当りのコスト低下を可能としたｄＲＡＭを提倶すること
を目的とする。
の高速性を保ちながら高集積化を可能として、１ビット
当りのコスト低下を可能としたｄＲＡＭを提倶すること
を目的とする。
本発明は、一個または複数個の電界効果型トランジスタ
と一個のキャパシタによりメモリセルが構成されるｄＲ
ＡＭにおいて、センスアンプとして、ドライバにバイポ
ーラトランジスタを用いた増幅器を用いることを特徴と
する。
と一個のキャパシタによりメモリセルが構成されるｄＲ
ＡＭにおいて、センスアンプとして、ドライバにバイポ
ーラトランジスタを用いた増幅器を用いることを特徴と
する。
本発明によれば、センスアンプのドライバにバイポーラ
トランジスタを用いることによりｓＲＡＭと同程度の高
速動作を可能とした、１ビット当りのコストが低いｄＲ
ＡＭを得ることができる。
トランジスタを用いることによりｓＲＡＭと同程度の高
速動作を可能とした、１ビット当りのコストが低いｄＲ
ＡＭを得ることができる。
以下本発明の詳細な説明する。
第１図は一実施例のｄＲＡＭの要部を示す等価回路であ
る。メモリセル１としては、３個のＭＯＳトランジスタ
Ｑａ ｒ Ｑｅ ＋ Ｑ＋ ｏと一個のキャパシタ
Ｃ１により構成される電流駆動型メモリセルを用いてい
る。電流駆動型メモリセルを用いている理由は、後に説
明するセンスアンプのドライバにバイポーラトランジス
タを用いる上で好ましいからである。ダミーセル２も同
様に３個のＭＯＳトランジスタＱ１１．Ｑ１２１Ｑ１３
と一個のキャパシタＣ２により構成される。図では、ビ
ット線５１に一個のメモリセル１、ビット線５２に一個
のダミーセル２を接続した状態を示しているが、実際に
は各ビット線に多数のメモリセルと一個のダミーセルが
接続された状態で半導体基板に配列形成される。６１．
６２はそれぞれワード線、ダミーワード線であり、これ
によりメモリセル１およびダミーセル２のスイッチング
用ＭＯＳトランジスタＱ ａ ＋ ０１１が選択駆動さ
れる。Ｑ４．Ｑ５はメモリセルおよびダミーセルの負荷
となるＭＯＳトランジスタである。Ｑ６゜Ｑ７はビット
線５１．５２とＩ１０線７□、７２をつなぐトランスフ
ァゲート用ＭＯＳ）ランジスタであり、これはカラム選
択信号により選択駆動される。Ｉ１０線７．．７２に接
続されるセンスアンプ３は、ドライバにバイポーラトラ
ンジスタ” １ ＋ Ｔ ２を用い、負荷にＭｏＳト
ランジスタＱＬ、Ｑ２を用いたＢＩＭＯＳ構造の差動増
幅器により構成、されている。Ｑ３は活性化用ＭＯＳト
ランジスタである。この実施例では、このセンスアンプ
３の出力線８１．８２に接続される出力増幅器４として
も、バイポーラトランジスタＴ３゜Ｉ５をドライバとし
、負荷にＭＯＳ）ランジスタＱ１４．ＱＩ５を用いたＢ
ＩＭＯＳ構造の差動増幅器を用いている。
る。メモリセル１としては、３個のＭＯＳトランジスタ
Ｑａ ｒ Ｑｅ ＋ Ｑ＋ ｏと一個のキャパシタ
Ｃ１により構成される電流駆動型メモリセルを用いてい
る。電流駆動型メモリセルを用いている理由は、後に説
明するセンスアンプのドライバにバイポーラトランジス
タを用いる上で好ましいからである。ダミーセル２も同
様に３個のＭＯＳトランジスタＱ１１．Ｑ１２１Ｑ１３
と一個のキャパシタＣ２により構成される。図では、ビ
ット線５１に一個のメモリセル１、ビット線５２に一個
のダミーセル２を接続した状態を示しているが、実際に
は各ビット線に多数のメモリセルと一個のダミーセルが
接続された状態で半導体基板に配列形成される。６１．
６２はそれぞれワード線、ダミーワード線であり、これ
によりメモリセル１およびダミーセル２のスイッチング
用ＭＯＳトランジスタＱ ａ ＋ ０１１が選択駆動さ
れる。Ｑ４．Ｑ５はメモリセルおよびダミーセルの負荷
となるＭＯＳトランジスタである。Ｑ６゜Ｑ７はビット
線５１．５２とＩ１０線７□、７２をつなぐトランスフ
ァゲート用ＭＯＳ）ランジスタであり、これはカラム選
択信号により選択駆動される。Ｉ１０線７．．７２に接
続されるセンスアンプ３は、ドライバにバイポーラトラ
ンジスタ” １ ＋ Ｔ ２を用い、負荷にＭｏＳト
ランジスタＱＬ、Ｑ２を用いたＢＩＭＯＳ構造の差動増
幅器により構成、されている。Ｑ３は活性化用ＭＯＳト
ランジスタである。この実施例では、このセンスアンプ
３の出力線８１．８２に接続される出力増幅器４として
も、バイポーラトランジスタＴ３゜Ｉ５をドライバとし
、負荷にＭＯＳ）ランジスタＱ１４．ＱＩ５を用いたＢ
ＩＭＯＳ構造の差動増幅器を用いている。
この様な構成として、読み出し時に゛ワード線６１、ダ
ミーワード線６２が選択されると、メモリセル１および
ダミーセル２のデータはそれぞれビット線５１．５２に
伝達される。カラム選択信号か入るとＭＯＳ＋−ランジ
スタＱ６およびＱ７がオンになり、ビット線５□、５２
のデータはそれぞれＩ１０線７１．７２に伝達され、こ
れらの信号差がセンスアンプ３により読み出される。
ミーワード線６２が選択されると、メモリセル１および
ダミーセル２のデータはそれぞれビット線５１．５２に
伝達される。カラム選択信号か入るとＭＯＳ＋−ランジ
スタＱ６およびＱ７がオンになり、ビット線５□、５２
のデータはそれぞれＩ１０線７１．７２に伝達され、こ
れらの信号差がセンスアンプ３により読み出される。
この実施例によれば、センスアンプに
ＢＩＭＯＳ構造の差動増幅器を用いているために、高速
のセンス動作が可能になる。特に高集積化してセンスア
ンプの負荷容量が大きくなった場合に前述のように高速
化の効果が大きく、ｓ ＲＡＭと同程度の高速動作可能
なｄＲＡＭが得られる。またこの実施例では電流駆動型
メモリセル構造を用いており、これは非破壊読み出し型
である。このため、１トランジスタ／１キヤパシタの電
荷読み出し型メモリセルを用いた場合にようにカラムを
選択するのにビット線データが確定するまで待つ必要が
なく、この意味でも高速動作に有利である。
のセンス動作が可能になる。特に高集積化してセンスア
ンプの負荷容量が大きくなった場合に前述のように高速
化の効果が大きく、ｓ ＲＡＭと同程度の高速動作可能
なｄＲＡＭが得られる。またこの実施例では電流駆動型
メモリセル構造を用いており、これは非破壊読み出し型
である。このため、１トランジスタ／１キヤパシタの電
荷読み出し型メモリセルを用いた場合にようにカラムを
選択するのにビット線データが確定するまで待つ必要が
なく、この意味でも高速動作に有利である。
また電流駆動型メモリセルを用いても、ｓＲＡＭのメモ
リセルより構成素子数は少ない。従ってこの実施例によ
れば、ｓ ＲＡＭと同程度の高速動作が可能で、しかも
ビット当りのコストが低いｄＲＡＭが得られる。
リセルより構成素子数は少ない。従ってこの実施例によ
れば、ｓ ＲＡＭと同程度の高速動作が可能で、しかも
ビット当りのコストが低いｄＲＡＭが得られる。
また一般にバイポーラ素子はＭＯＳ素子と比べて温度特
性に優れ、電源電圧変動の影響も小さいから、この実施
例により信頼性の高いメモリ素子が得られる。従ってま
た、メモリ素子のテスト工程が短縮され、コスト低減が
図られる。
性に優れ、電源電圧変動の影響も小さいから、この実施
例により信頼性の高いメモリ素子が得られる。従ってま
た、メモリ素子のテスト工程が短縮され、コスト低減が
図られる。
更にバイポーラ素子は一般にＭＯＳ素子に比べてプロセ
スパラメータのバラツキに対して強いため、バイポーラ
トランジスタを導入することにより製造が容易になり、
大量生産によるコスト低下か図られる。
スパラメータのバラツキに対して強いため、バイポーラ
トランジスタを導入することにより製造が容易になり、
大量生産によるコスト低下か図られる。
更にまた、バイポーラ素子の動特性の負荷容量依存性は
ＭＯＳ素子のみの場合に比べて非常に小さい。従ってメ
モリ設計時に従来のように負荷容量を正確に見積もる必
要がなく、これにより設計期間の短縮が図られる。
ＭＯＳ素子のみの場合に比べて非常に小さい。従ってメ
モリ設計時に従来のように負荷容量を正確に見積もる必
要がなく、これにより設計期間の短縮が図られる。
第２図は他の実施例のｄＲＡＭの要部構成を示す等価回
路である。この実施例ではメモリセル１１およびダミー
セル１２として、それぞれ一個のＭＯＳトランジスタＱ
２７．Ｑ２８と一個のキャパシタＣ１１，ＣＩ２を用い
た電荷読み出し型を用いている。１５．．１５２はビッ
ト線、１６、．１６２はワード線である。ビット線１５
１．１５２に接続されるセンスアンプ１３は、ドライバ
としてバイポーラトランジスタＴ１１゜Ｔ１□を用い、
負荷としてＭＯＳトランジスタＱ２１．Ｑ２２を用いた
差動増幅器である。
路である。この実施例ではメモリセル１１およびダミー
セル１２として、それぞれ一個のＭＯＳトランジスタＱ
２７．Ｑ２８と一個のキャパシタＣ１１，ＣＩ２を用い
た電荷読み出し型を用いている。１５．．１５２はビッ
ト線、１６、．１６２はワード線である。ビット線１５
１．１５２に接続されるセンスアンプ１３は、ドライバ
としてバイポーラトランジスタＴ１１゜Ｔ１□を用い、
負荷としてＭＯＳトランジスタＱ２１．Ｑ２２を用いた
差動増幅器である。
Ｑ２３．Ｑ２４はセンスアンプ活性化用ＭＯＳ）ランジ
スタである。メモリセル１１およびダミーセル１２に電
荷読み出し型を用い、かつセンスアンプ１３のドライバ
にバイポーラトランジスタを用いているために、読み出
し時の“Ｈ”レベルの低下を防止することが必要であり
、このためにセンスアンプ１３のドライバ・トランジス
タＴ１１゜ＴＩ２のベースに高抵抗素子として働くＭＯ
ＳトランジスタＱ２５．０２６を挿入している。ビット
線１５．．１５２にはそれぞれカラム選択信号により駆
動されるトランスファゲート用ＭＯＳトランジスタＱ２
９．Ｑ３０を介してＩ１０線１７、．１７２が接続され
ている。Ｉ１０線１７１ 、 １７２に設けられる出力
増幅器１４としても、ドライバにバイポーラトランジス
タＴ１３゜Ｔ１４を用い、負荷にＭＯＳトランジスタＱ
３□。
スタである。メモリセル１１およびダミーセル１２に電
荷読み出し型を用い、かつセンスアンプ１３のドライバ
にバイポーラトランジスタを用いているために、読み出
し時の“Ｈ”レベルの低下を防止することが必要であり
、このためにセンスアンプ１３のドライバ・トランジス
タＴ１１゜ＴＩ２のベースに高抵抗素子として働くＭＯ
ＳトランジスタＱ２５．０２６を挿入している。ビット
線１５．．１５２にはそれぞれカラム選択信号により駆
動されるトランスファゲート用ＭＯＳトランジスタＱ２
９．Ｑ３０を介してＩ１０線１７、．１７２が接続され
ている。Ｉ１０線１７１ 、 １７２に設けられる出力
増幅器１４としても、ドライバにバイポーラトランジス
タＴ１３゜Ｔ１４を用い、負荷にＭＯＳトランジスタＱ
３□。
Ｑ３２を用いた差動増幅器が用いられている。
この実施例によっても、先の実施例と同様の効果が得ら
れることは明らかである。
れることは明らかである。
本発明は上記実施例に限られるものではなく、その趣旨
を逸脱しない範囲で種々変形して実施することができる
。
を逸脱しない範囲で種々変形して実施することができる
。
第１図は本発明の一実施例のｄＲＡＭの要部構成を示す
等価回路図、第２図は他の実施例の要部構成を示す等価
回路図、第３図は従来のｓＲＡＭの構成例を示す等価回
路図、第４図はＣＭＯＳ構造とＢＩＣＭＯＳ構造の遅延
時間特性を比較して示す図である。 １・・・メモリセル、２・・・ダミーセル、３・・・セ
ンスアンプ、４・・・出力増幅器、５□、５２・・・ビ
ット線、６．．６２・・・ワード線、７．．７２・・・
Ｔ１０線、８１，８２・・・出力線、”ｒ、＋ Ｔ２
、Ｔ３ ＋Ｔ４・・・バイポーラトランジスタ（ドライ
バ）、１１・・・メモリセル、１２・・・ダミーセル、
１３・・・センスアンプ、１４・・・出力増幅器、１５
１，１５２・・・ビット線、１６１．１６２・・・ワー
ド線、１７１゜１７２・・・Ｔ１０線、Ｔｌ １ ＋
ＴＩ ２ 、Ｔ１３ 。 Ｔ、４・・・バイポーラトランジスタ（ドライバ）。 出願人代理人 弁理士 鈴江武彦 第３図 第４ 図
等価回路図、第２図は他の実施例の要部構成を示す等価
回路図、第３図は従来のｓＲＡＭの構成例を示す等価回
路図、第４図はＣＭＯＳ構造とＢＩＣＭＯＳ構造の遅延
時間特性を比較して示す図である。 １・・・メモリセル、２・・・ダミーセル、３・・・セ
ンスアンプ、４・・・出力増幅器、５□、５２・・・ビ
ット線、６．．６２・・・ワード線、７．．７２・・・
Ｔ１０線、８１，８２・・・出力線、”ｒ、＋ Ｔ２
、Ｔ３ ＋Ｔ４・・・バイポーラトランジスタ（ドライ
バ）、１１・・・メモリセル、１２・・・ダミーセル、
１３・・・センスアンプ、１４・・・出力増幅器、１５
１，１５２・・・ビット線、１６１．１６２・・・ワー
ド線、１７１゜１７２・・・Ｔ１０線、Ｔｌ １ ＋
ＴＩ ２ 、Ｔ１３ 。 Ｔ、４・・・バイポーラトランジスタ（ドライバ）。 出願人代理人 弁理士 鈴江武彦 第３図 第４ 図
Claims (3)
- （１）一個または複数個の電界効果型トランジスタと一
個のキャパシタにより構成されるダイナミック型メモリ
セルを半導体基板に配列形成してなるダイナミック型半
導体記憶装置において、前記メモリセルの出力データを
読み取るセンスアンプとして、バイポーラトランジスタ
をドライバとする増幅器を用いたことを特徴とするダイ
ナミック型半導体記憶装置。 - （２）前記センスアンプは、選択されたメモリセルの出
力とダミーセルの出力が入力される一対のバイポーラト
ランジスタをドライバとする差動増幅器である特許請求
の範囲第１項記載のダイナミック型半導体記憶装置。 - （３）前記センスアンプの出力端子が接続される出力線
に設けられる増幅器として、バイポーラトランジスタを
ドライバとする増幅器を用いた特許請求の範囲第１項記
載のダイナミック型半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61069933A JPS62229595A (ja) | 1986-03-28 | 1986-03-28 | ダイナミツク型半導体記憶装置 |
| KR1019870002908A KR950002293B1 (ko) | 1986-03-28 | 1987-03-28 | 다이나믹형 반도체기억장치 |
| DE19873710536 DE3710536A1 (de) | 1986-03-28 | 1987-03-30 | Dynamischer halbleiterspeicher mit einem abfrageverstaerker des bimos-aufbaus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61069933A JPS62229595A (ja) | 1986-03-28 | 1986-03-28 | ダイナミツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62229595A true JPS62229595A (ja) | 1987-10-08 |
Family
ID=13416964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61069933A Pending JPS62229595A (ja) | 1986-03-28 | 1986-03-28 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62229595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212787A (ja) * | 1995-02-09 | 1996-08-20 | Nec Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210589A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Ltd | 半導体記憶装置 |
-
1986
- 1986-03-28 JP JP61069933A patent/JPS62229595A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210589A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212787A (ja) * | 1995-02-09 | 1996-08-20 | Nec Corp | 半導体記憶装置 |
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