JPH0574143A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0574143A JPH0574143A JP3258406A JP25840691A JPH0574143A JP H0574143 A JPH0574143 A JP H0574143A JP 3258406 A JP3258406 A JP 3258406A JP 25840691 A JP25840691 A JP 25840691A JP H0574143 A JPH0574143 A JP H0574143A
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- dlr
- sense amplifier
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Abstract
(57)【要約】
【目的】 本発明の目的は半導体記憶装置の読み出し・
書き込み動作を高速化することである。 【構成】 デジット線対はメモリセル３，４とセンスア
ンプ２に接続された第１区間ＤＬ，ＤＬ(オーハ゛ーライン)と、
センスアンプ１と列選択回路１００に接続された第２区
間ＤＬＲ，ＤＬＲ(オーハ゛ーライン)とに分割されており、読み
出し時には、活性かトランジスタＱ51，Ｑ52が第１トラ
ンスファーゲートトランジスタＱ41，Ｑ42を活性化し、
第２区間上の電位差を内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オ
ーハ゛ーライン)に伝達する。第１トランスファーゲートトラン
ジスタはセンスアンプ１と同時的に活性化でき、高速で
読み出しを行える。
書き込み動作を高速化することである。 【構成】 デジット線対はメモリセル３，４とセンスア
ンプ２に接続された第１区間ＤＬ，ＤＬ(オーハ゛ーライン)と、
センスアンプ１と列選択回路１００に接続された第２区
間ＤＬＲ，ＤＬＲ(オーハ゛ーライン)とに分割されており、読み
出し時には、活性かトランジスタＱ51，Ｑ52が第１トラ
ンスファーゲートトランジスタＱ41，Ｑ42を活性化し、
第２区間上の電位差を内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オ
ーハ゛ーライン)に伝達する。第１トランスファーゲートトラン
ジスタはセンスアンプ１と同時的に活性化でき、高速で
読み出しを行える。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック形半導体記
憶装置（以下、ダイナミックＲＡＭという）に関し、特
に、そのセンス増幅器および内部データ線との接続部に
関する。
憶装置（以下、ダイナミックＲＡＭという）に関し、特
に、そのセンス増幅器および内部データ線との接続部に
関する。
【０００２】
【従来の技術】従来のこの種のダイナミックＲＡＭのセ
ンス増幅器の典型例を図２〜図３に示す。１はセンス増
幅器であり、４つのトランジスタＱ61，Ｑ62，Ｑ71，Ｑ
72で構成されたフリップフロップを使用している。Ｄ
Ｌ，Ｄ(オーハ゛ーライン)はデジット線対、３，４はダイナミッ
ク型メモリセル、ＷＬ1，ＷＬ2はワード線、Ｉ／Ｏ，Ｉ
／Ｏ(オーハ゛ーライン)は内部データ線、φSEP，φSENはセンス
増幅器活性化信号、φYはカラム選択信号、Ｑ11，Ｑ12
はＮチャンネルＭＯＳトランジスタで構成された列セレ
クタのトランスファトランジスタである。
ンス増幅器の典型例を図２〜図３に示す。１はセンス増
幅器であり、４つのトランジスタＱ61，Ｑ62，Ｑ71，Ｑ
72で構成されたフリップフロップを使用している。Ｄ
Ｌ，Ｄ(オーハ゛ーライン)はデジット線対、３，４はダイナミッ
ク型メモリセル、ＷＬ1，ＷＬ2はワード線、Ｉ／Ｏ，Ｉ
／Ｏ(オーハ゛ーライン)は内部データ線、φSEP，φSENはセンス
増幅器活性化信号、φYはカラム選択信号、Ｑ11，Ｑ12
はＮチャンネルＭＯＳトランジスタで構成された列セレ
クタのトランスファトランジスタである。
【０００３】図７〜図８は従来例の動作を示す信号波形
図である。図７〜図８を参照して、以下動作を説明す
る。ＶCCを電源電圧とすると、ディジット線対Ｄ，ＤＬ
(オーハ゛ーライン)の動作前後の状態は１／２ＶCCレベル、内部
データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)はＶCCレベルであ
る。また、実際の半導体記憶装置には図３に示すセンス
増幅器１は複数個含まれている。初めに読み出し動作に
ついて説明する。読み出し動作時の各部の信号波形図を
図７に示す。今、時刻ｔ1にワード線ＷＬ1が低レベルか
ら高レベルとなり、選択されたメモリセル３からデジッ
ト線ＤＬへメモリセルのデータが転送される。デジット
線ＤＬの容量をＣD、メモリセルの容量をＣsとすると、
通常ＣD／Ｃsは１０程度で、メモリセル３に高レベルデ
ータビット（ＶCCに近い）が入っているとすると、デジ
ット線ＤＬのレベルはＣD／Ｃsに対応するわずかの電圧
だけ動作前の１／２ＶCCよりも上がり、メモリセル３に
低レベルデータビット（０Ｖに近いレベル）が入ってい
ると、１／２ＶCCよりもわずかに電圧が下がる。センス
増幅器１に接続されたもう一方のデジット線ＤＬ(オーハ゛ー
ライン)のレベルは１／２ＶCCのままであり、そのデジット
線ＤＬ(オーハ゛ーライン)のレベルをリファレンスとしてセンス
増幅器１はデジット線対ＤＬ，ＤＬ(オーハ゛ーライン)のわずか
な電圧差を増幅する。
図である。図７〜図８を参照して、以下動作を説明す
る。ＶCCを電源電圧とすると、ディジット線対Ｄ，ＤＬ
(オーハ゛ーライン)の動作前後の状態は１／２ＶCCレベル、内部
データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)はＶCCレベルであ
る。また、実際の半導体記憶装置には図３に示すセンス
増幅器１は複数個含まれている。初めに読み出し動作に
ついて説明する。読み出し動作時の各部の信号波形図を
図７に示す。今、時刻ｔ1にワード線ＷＬ1が低レベルか
ら高レベルとなり、選択されたメモリセル３からデジッ
ト線ＤＬへメモリセルのデータが転送される。デジット
線ＤＬの容量をＣD、メモリセルの容量をＣsとすると、
通常ＣD／Ｃsは１０程度で、メモリセル３に高レベルデ
ータビット（ＶCCに近い）が入っているとすると、デジ
ット線ＤＬのレベルはＣD／Ｃsに対応するわずかの電圧
だけ動作前の１／２ＶCCよりも上がり、メモリセル３に
低レベルデータビット（０Ｖに近いレベル）が入ってい
ると、１／２ＶCCよりもわずかに電圧が下がる。センス
増幅器１に接続されたもう一方のデジット線ＤＬ(オーハ゛ー
ライン)のレベルは１／２ＶCCのままであり、そのデジット
線ＤＬ(オーハ゛ーライン)のレベルをリファレンスとしてセンス
増幅器１はデジット線対ＤＬ，ＤＬ(オーハ゛ーライン)のわずか
な電圧差を増幅する。
【０００４】センス増幅器１の動作は初めに活性化信号
φSENを１／ＶCCから０Ｖとし（時刻ｔ2）、Ｎチャンネ
ルＭＯＳトランジスタＱ61，Ｑ62によって構成されるフ
リップフロップによって増幅をする。この時、ワード線
ＷＬ1が高レベルになってから充分な時間がたって、デ
ジット線ＤＬ，ＤＬ(オーハ゛ーライン)間に充分な電圧差が発生
している必要がある。デジット線対ＤＬ，ＤＬ(オーハ゛ーライ
ン)のいずれかの電圧レベルの低い側のデジット線、図７
ではＤＬ(オーハ゛ーライン)が０ＶまでφSENが下がるのに従っ
て下がる。
φSENを１／ＶCCから０Ｖとし（時刻ｔ2）、Ｎチャンネ
ルＭＯＳトランジスタＱ61，Ｑ62によって構成されるフ
リップフロップによって増幅をする。この時、ワード線
ＷＬ1が高レベルになってから充分な時間がたって、デ
ジット線ＤＬ，ＤＬ(オーハ゛ーライン)間に充分な電圧差が発生
している必要がある。デジット線対ＤＬ，ＤＬ(オーハ゛ーライ
ン)のいずれかの電圧レベルの低い側のデジット線、図７
ではＤＬ(オーハ゛ーライン)が０ＶまでφSENが下がるのに従っ
て下がる。
【０００５】その後、もう一方のデジット線、図７では
ＤＬ(オーハ゛ーライン)が活性化信号φSEPを時刻ｔ3に１／２Ｖ
CCから高レベル（ＶCC）とすることによってＰチャンネ
ルＭＯＳトランジスタＱ71，Ｑ72で構成されるフリップ
フロップが活性化され、ＶCCまで上昇する。このよう
に、センス増幅器１で増幅は行われる。半導体記憶装置
内の他の複数のセンス増幅器においても、同様な動作が
行われる。
ＤＬ(オーハ゛ーライン)が活性化信号φSEPを時刻ｔ3に１／２Ｖ
CCから高レベル（ＶCC）とすることによってＰチャンネ
ルＭＯＳトランジスタＱ71，Ｑ72で構成されるフリップ
フロップが活性化され、ＶCCまで上昇する。このよう
に、センス増幅器１で増幅は行われる。半導体記憶装置
内の他の複数のセンス増幅器においても、同様な動作が
行われる。
【０００６】増幅されたデータは、特定のカラム選択信
号φYを０Ｖから高レベル（ＶCC以上）とすることで、
トランスファトランジスタＱ11，Ｑ12をオン状態にし、
増幅されたデータを内部データ線Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ー
ライン)に転送し、それを内部データ増幅器で増幅し外部へ
出力する。
号φYを０Ｖから高レベル（ＶCC以上）とすることで、
トランスファトランジスタＱ11，Ｑ12をオン状態にし、
増幅されたデータを内部データ線Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ー
ライン)に転送し、それを内部データ増幅器で増幅し外部へ
出力する。
【０００７】次に書き込み動作について図８を参照して
説明する。読み出し時と同様に、ワード線ＷＬ1を時刻
ｔ11に高レベルとしてメモリセルを選択する。ワード線
ＷＬ1はメモリセル３を選択する。外部から入力された
データを書き込みアンプ等を介して内部データ線Ｉ／
Ｏ，Ｉ／Ｏ(オーハ゛ーライン)へ転送する。ここでは内部データ
線Ｉ／Ｏを０Ｖ、内部データ線Ｉ／Ｏ(オーハ゛ーライン)をＶCC
として、前に述べた読み出し時と逆になるようにしてい
る。そこでカラム選択信号φYを高レベルとすること
で、トランスファトランジスタＱ11，Ｑ12をオン状態に
し（時刻ｔ12）、内部データ線Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライ
ン)上のデータをデジット線ＤＬ，ＤＬ(オーハ゛ーライン)に伝達
し、選択されているメモリセル３にデータを書き込む。
説明する。読み出し時と同様に、ワード線ＷＬ1を時刻
ｔ11に高レベルとしてメモリセルを選択する。ワード線
ＷＬ1はメモリセル３を選択する。外部から入力された
データを書き込みアンプ等を介して内部データ線Ｉ／
Ｏ，Ｉ／Ｏ(オーハ゛ーライン)へ転送する。ここでは内部データ
線Ｉ／Ｏを０Ｖ、内部データ線Ｉ／Ｏ(オーハ゛ーライン)をＶCC
として、前に述べた読み出し時と逆になるようにしてい
る。そこでカラム選択信号φYを高レベルとすること
で、トランスファトランジスタＱ11，Ｑ12をオン状態に
し（時刻ｔ12）、内部データ線Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライ
ン)上のデータをデジット線ＤＬ，ＤＬ(オーハ゛ーライン)に伝達
し、選択されているメモリセル３にデータを書き込む。
【０００８】このとき、メモリセル３に充分な高レベ
ル、特に、ＶCCレベルを供給するには、ワード線ＷＬ1
をＶCC以上（ＶCC＋ＶT以上）に、カラム選択信号φYも
ＶCC以上のレベルにする必要がある。また、読み出しと
書き込みとの整合性をとるために、書き込み動作時でも
一度読み出し動作を行ってから書き込みを行うようにし
ている。
ル、特に、ＶCCレベルを供給するには、ワード線ＷＬ1
をＶCC以上（ＶCC＋ＶT以上）に、カラム選択信号φYも
ＶCC以上のレベルにする必要がある。また、読み出しと
書き込みとの整合性をとるために、書き込み動作時でも
一度読み出し動作を行ってから書き込みを行うようにし
ている。
【０００９】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、デジット線の容量が大きくセンス増幅器での
高速化のためにはセンス増幅器のトランジスタサイズを
大きくする必要があるという問題点があった。
装置では、デジット線の容量が大きくセンス増幅器での
高速化のためにはセンス増幅器のトランジスタサイズを
大きくする必要があるという問題点があった。
【００１０】また読み出し時にはセンス増幅器が増幅動
作を終えてからカラム選択内部信号を活性化しなければ
ならず、動作時間が長いというような問題点があった。
作を終えてからカラム選択内部信号を活性化しなければ
ならず、動作時間が長いというような問題点があった。
【００１１】
【課題を解決するための手段】本発明の要旨は、複数の
メモリセルと、データ入出力用の内部データ線対と、上
記メモリセルに接続されたデジット線対と、該デジット
線対と内部データ線対との間に設けられた列選択回路と
を備えた半導体記憶装置において、上記デジット線対を
メモリセルに接続された第１区間と列選択回路とセンス
アンプに接続された第２区間に分割して第１区間と第２
区間との間にトランスファーゲートを接続すると共に、
上記列選択回路は第２区間にゲート制御され内部データ
線対上に電圧差を発生させる１対の第１トランスファト
ランジスタと、カラム読み出し選択信号に応答して第１
トランスファトランジスタを活性化する活性化トランジ
スタとを含むことである。
メモリセルと、データ入出力用の内部データ線対と、上
記メモリセルに接続されたデジット線対と、該デジット
線対と内部データ線対との間に設けられた列選択回路と
を備えた半導体記憶装置において、上記デジット線対を
メモリセルに接続された第１区間と列選択回路とセンス
アンプに接続された第２区間に分割して第１区間と第２
区間との間にトランスファーゲートを接続すると共に、
上記列選択回路は第２区間にゲート制御され内部データ
線対上に電圧差を発生させる１対の第１トランスファト
ランジスタと、カラム読み出し選択信号に応答して第１
トランスファトランジスタを活性化する活性化トランジ
スタとを含むことである。
【００１２】
【発明の作用】データ読み出し時には、メモリセルから
読み出されたデータが第１区間から第２区間に伝達さ
れ、第１トランスファトランジスタが活性化されると、
第２区間の電圧差が内部データ線対に伝達される。
読み出されたデータが第１区間から第２区間に伝達さ
れ、第１トランスファトランジスタが活性化されると、
第２区間の電圧差が内部データ線対に伝達される。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例のダイナミックＲＡ
Ｍを示す回路図である。１と２はセンス増幅器であり、
各センス増幅器１，２は図３に示した従来例と同一の構
成である。センス増幅器２には複数のメモリセル３，４
が接続されたデジット線対ＤＬ，ＤＬ(オーハ゛ーライン)が接続
されており、センス増幅器１には内部データ線Ｉ／Ｏ，
Ｉ／Ｏ(オーハ゛ーライン)との接続部へつながるデジット線対Ｄ
ＬＲ，ＤＬＲ(オーハ゛ーライン)が接続されている。デジット選
対ＤＬ，ＤＬ(オーハ゛ーライン)とデジット線対ＤＬＲ，ＤＬＲ
(オーハ゛ーライン)との間には、ゲート電極にデジット線ラッチ
信号φTGの入力されたＮチャンネルＭＯＳトランジスタ
Ｑ31とＱ32が接続されている。列選択回路１００は内部
データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)にドレイン電極を
ゲート電極にＤＬＲ，ＤＬＲ(オーハ゛ーライン)を接続されたＮ
チャンネルＭＯＳトランジスタＱ41とＱ42と、Ｎチャン
ネルＭＯＳトランジスタＱ41とＱ42のそれぞれのソース
電極をドレイン電極に、ソース電極を接地電源に、そし
てゲート電極にカラム読み出し選択信号φYRの入力され
たＮチャンネルＭＯＳトランジスタＱ51とＱ52とを有し
ており、メモリセル３，４からのデータ読み出し時に
は、デジット線対ＤＬＲ，ＤＬＲ(オーハ゛ーライン)と内部デー
タ線対とＩ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)とは直接接続しない
ような構造になっている。列選択回路１００はＮチャン
ネルＭＯＳトランジスタＱ21とＱ22を更に有し、書き込
みの際には内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)と
デジット線対ＤＬ，ＤＬ(オーハ゛ーライン)とを直接接続する構
造となっている。
説明する。図１は本発明の一実施例のダイナミックＲＡ
Ｍを示す回路図である。１と２はセンス増幅器であり、
各センス増幅器１，２は図３に示した従来例と同一の構
成である。センス増幅器２には複数のメモリセル３，４
が接続されたデジット線対ＤＬ，ＤＬ(オーハ゛ーライン)が接続
されており、センス増幅器１には内部データ線Ｉ／Ｏ，
Ｉ／Ｏ(オーハ゛ーライン)との接続部へつながるデジット線対Ｄ
ＬＲ，ＤＬＲ(オーハ゛ーライン)が接続されている。デジット選
対ＤＬ，ＤＬ(オーハ゛ーライン)とデジット線対ＤＬＲ，ＤＬＲ
(オーハ゛ーライン)との間には、ゲート電極にデジット線ラッチ
信号φTGの入力されたＮチャンネルＭＯＳトランジスタ
Ｑ31とＱ32が接続されている。列選択回路１００は内部
データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)にドレイン電極を
ゲート電極にＤＬＲ，ＤＬＲ(オーハ゛ーライン)を接続されたＮ
チャンネルＭＯＳトランジスタＱ41とＱ42と、Ｎチャン
ネルＭＯＳトランジスタＱ41とＱ42のそれぞれのソース
電極をドレイン電極に、ソース電極を接地電源に、そし
てゲート電極にカラム読み出し選択信号φYRの入力され
たＮチャンネルＭＯＳトランジスタＱ51とＱ52とを有し
ており、メモリセル３，４からのデータ読み出し時に
は、デジット線対ＤＬＲ，ＤＬＲ(オーハ゛ーライン)と内部デー
タ線対とＩ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)とは直接接続しない
ような構造になっている。列選択回路１００はＮチャン
ネルＭＯＳトランジスタＱ21とＱ22を更に有し、書き込
みの際には内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)と
デジット線対ＤＬ，ＤＬ(オーハ゛ーライン)とを直接接続する構
造となっている。
【００１４】図４は読み出し動作時の、図５は書き込み
動作の、図６は読み出し・書き込み動作（リード・モデ
ィファイト・ライト動作）時の本実施例の内部信号波形
を示した波形図である。以下に、これらの図を参照して
一実施例の動作について説明する。
動作の、図６は読み出し・書き込み動作（リード・モデ
ィファイト・ライト動作）時の本実施例の内部信号波形
を示した波形図である。以下に、これらの図を参照して
一実施例の動作について説明する。
【００１５】まず、図４に示す読み出し動作では、時刻
ｔ21にワード線ＷＬ1を選択活性化（高レベル）とする
と、メモリセル３のデータがデジット線対ＤＬ，ＤＬ(オ
ーハ゛ーライン)とＤＬＲ，ＤＬＲ(オーハ゛ーライン)に読み出される。
このとき、デジット線ラッチ信号φTGはＶCC＋ＶT以上
の高レベルとなっており、デジット線ＤＬ，ＤＬＲとデ
ジット線ＤＬ(オーハ゛ーライン)とＤＬＲ(オーハ゛ーライン)とは充分低
い抵抗で接続されている。デジット線対ＤＬ，ＤＬ(オーハ
゛ーライン)とＤＬＲ，ＤＬＲ(オーハ゛ーライン)に充分な差電圧が発
生するとデジット線ラッチ信号φTGを高レベルから０Ｖ
として（時刻ｔ21）、デジット線対ＤＬ，ＤＬ(オーハ゛ーライ
ン)をＤＬＲ，ＤＬＲ(オーハ゛ーライン)から分離し、センス増幅
器１を活性化し、デジット線対ＤＬＲ，ＤＬＲ(オーハ゛ーライ
ン)間の差電位を増幅する。センス増幅器１は複数のメモ
リセル３，４に接続されたデジット線対ＤＬ，ＤＬ(オーハ
゛ーライン)と分離されているので、デジット線対ＤＬＲとＤ
ＬＲ(オーハ゛ーライン)の寄生容量は小さく、デジット線対ＤＬ
ＲとＤＬＲ(オーハ゛ーライン)の差電位の増幅は高速となる。な
お、ここでデジット線ＤＬ，ＤＬ(オーハ゛ーライン)、ＤＬＲ，
ＤＬＲ(オーハ゛ーライン)と内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ
゛ーライン)の動作前後の状態は１／２ＶCCレベルであるとす
る。
ｔ21にワード線ＷＬ1を選択活性化（高レベル）とする
と、メモリセル３のデータがデジット線対ＤＬ，ＤＬ(オ
ーハ゛ーライン)とＤＬＲ，ＤＬＲ(オーハ゛ーライン)に読み出される。
このとき、デジット線ラッチ信号φTGはＶCC＋ＶT以上
の高レベルとなっており、デジット線ＤＬ，ＤＬＲとデ
ジット線ＤＬ(オーハ゛ーライン)とＤＬＲ(オーハ゛ーライン)とは充分低
い抵抗で接続されている。デジット線対ＤＬ，ＤＬ(オーハ
゛ーライン)とＤＬＲ，ＤＬＲ(オーハ゛ーライン)に充分な差電圧が発
生するとデジット線ラッチ信号φTGを高レベルから０Ｖ
として（時刻ｔ21）、デジット線対ＤＬ，ＤＬ(オーハ゛ーライ
ン)をＤＬＲ，ＤＬＲ(オーハ゛ーライン)から分離し、センス増幅
器１を活性化し、デジット線対ＤＬＲ，ＤＬＲ(オーハ゛ーライ
ン)間の差電位を増幅する。センス増幅器１は複数のメモ
リセル３，４に接続されたデジット線対ＤＬ，ＤＬ(オーハ
゛ーライン)と分離されているので、デジット線対ＤＬＲとＤ
ＬＲ(オーハ゛ーライン)の寄生容量は小さく、デジット線対ＤＬ
ＲとＤＬＲ(オーハ゛ーライン)の差電位の増幅は高速となる。な
お、ここでデジット線ＤＬ，ＤＬ(オーハ゛ーライン)、ＤＬＲ，
ＤＬＲ(オーハ゛ーライン)と内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ
゛ーライン)の動作前後の状態は１／２ＶCCレベルであるとす
る。
【００１６】前述のようにデジット線対ＤＬＲ，ＤＬＲ
(オーハ゛ーライン)とＩ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)との間には、Ｎ
チャンネルＭＯＳトランジスタＱ41，Ｑ42で接続されて
おり、電気的に直接接続されていないので、センス増幅
器１の活性化以前にカラム読み出し選択信号φYRを高レ
ベルとし、デジット線対ＤＬＲとＤＬＲ(オーハ゛ーライン)とデ
ータを内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)に伝達
することも可能であるが、ここではデジット線対ＤＬ
Ｒ，ＤＬＲ(オーハ゛ーライン)上の差電位が十分に増幅されてか
らカラム読み出し選択信号φYRを活性化する（時刻ｔ2
3）。カラム読み出し選択信号φYRはカラムデコーダ
（不図示）からの信号を受けて、読み出し時のみに特定
のデジット線対と内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ー
ライン)とを選択的に接続する信号である。カラム読み出し
選択信号φYRが高レベルになると、ＮチャンネルＭＯＳ
トランジスタＱ51とＱ52とがオン状態になり、Ｎチャン
ネルＭＯＳトランジスタＱ41とＱ42はデジット線対ＤＬ
Ｒ，ＤＬＲ(オーハ゛ーライン)の差電圧に応答して内部データ線
対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)上電圧を決定する。デジッ
ト線対ＤＬＲ，ＤＬＲ(オーハ゛ーライン)のうち、高レベル側が
接続された方の内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライ
ン)が低レベルになる。図４ではデジット線ＤＬＲが高レ
ベル、デジット線ＤＬＲ(オーハ゛ーライン)が低レベルなので、
内部データ線Ｉ／Ｏ(オーハ゛ーライン)が低レベルになってい
る。その後、読み出されたデータは内部データ線対Ｉ／
Ｏ，Ｉ／Ｏ(オーハ゛ーライン)に接続されるデータ線増幅器で増
幅され、内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)がＶ
CC、０Ｖのレベルまでになる。
(オーハ゛ーライン)とＩ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)との間には、Ｎ
チャンネルＭＯＳトランジスタＱ41，Ｑ42で接続されて
おり、電気的に直接接続されていないので、センス増幅
器１の活性化以前にカラム読み出し選択信号φYRを高レ
ベルとし、デジット線対ＤＬＲとＤＬＲ(オーハ゛ーライン)とデ
ータを内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)に伝達
することも可能であるが、ここではデジット線対ＤＬ
Ｒ，ＤＬＲ(オーハ゛ーライン)上の差電位が十分に増幅されてか
らカラム読み出し選択信号φYRを活性化する（時刻ｔ2
3）。カラム読み出し選択信号φYRはカラムデコーダ
（不図示）からの信号を受けて、読み出し時のみに特定
のデジット線対と内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ー
ライン)とを選択的に接続する信号である。カラム読み出し
選択信号φYRが高レベルになると、ＮチャンネルＭＯＳ
トランジスタＱ51とＱ52とがオン状態になり、Ｎチャン
ネルＭＯＳトランジスタＱ41とＱ42はデジット線対ＤＬ
Ｒ，ＤＬＲ(オーハ゛ーライン)の差電圧に応答して内部データ線
対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)上電圧を決定する。デジッ
ト線対ＤＬＲ，ＤＬＲ(オーハ゛ーライン)のうち、高レベル側が
接続された方の内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライ
ン)が低レベルになる。図４ではデジット線ＤＬＲが高レ
ベル、デジット線ＤＬＲ(オーハ゛ーライン)が低レベルなので、
内部データ線Ｉ／Ｏ(オーハ゛ーライン)が低レベルになってい
る。その後、読み出されたデータは内部データ線対Ｉ／
Ｏ，Ｉ／Ｏ(オーハ゛ーライン)に接続されるデータ線増幅器で増
幅され、内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)がＶ
CC、０Ｖのレベルまでになる。
【００１７】なお、内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ
゛ーライン)に電流増幅型の増幅器を接続して、内部データ線
対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)の電流変化でデータを増幅
するようにすると、内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ
゛ーライン)はＶCC／０Ｖのレベルまで変化させる必要もな
く、より高速にデータ線対のデータを増幅することがで
き、また、カラム読み出し選択信号φYRを活性化する時
刻をワード線活性化と同時にするようなことも可能であ
る。
゛ーライン)に電流増幅型の増幅器を接続して、内部データ線
対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)の電流変化でデータを増幅
するようにすると、内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ
゛ーライン)はＶCC／０Ｖのレベルまで変化させる必要もな
く、より高速にデータ線対のデータを増幅することがで
き、また、カラム読み出し選択信号φYRを活性化する時
刻をワード線活性化と同時にするようなことも可能であ
る。
【００１８】内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)
上のデータは前述のデータ線増幅器とデータ出力バッフ
ァを介して外部に出力され、読み出し動作が完了する。
上のデータは前述のデータ線増幅器とデータ出力バッフ
ァを介して外部に出力され、読み出し動作が完了する。
【００１９】一方、デジット線ラッチ信号φTGが低レベ
ルとなって切離されたデジット線対ＤＬ，ＤＬ(オーハ゛ーライ
ン)は、センス増幅器１の活性化より少し遅れて、センス
増幅器２を活性化させて差電圧を増幅し、デジット線対
ＤＬ，ＤＬ(オーハ゛ーライン)の電圧をＶCC，０Ｖまでにし、メ
モリセルには充分な電圧レベルを再供給する。
ルとなって切離されたデジット線対ＤＬ，ＤＬ(オーハ゛ーライ
ン)は、センス増幅器１の活性化より少し遅れて、センス
増幅器２を活性化させて差電圧を増幅し、デジット線対
ＤＬ，ＤＬ(オーハ゛ーライン)の電圧をＶCC，０Ｖまでにし、メ
モリセルには充分な電圧レベルを再供給する。
【００２０】センス増幅器１の活性化とセンス増幅器２
の活性化は同時でもよく、読み出し動作にはセンス増幅
器１を用いるので、センス増幅器２での増幅は多少遅れ
ても半導体記憶装置の高速動作には大きく関係しない。
の活性化は同時でもよく、読み出し動作にはセンス増幅
器１を用いるので、センス増幅器２での増幅は多少遅れ
ても半導体記憶装置の高速動作には大きく関係しない。
【００２１】次に図５を参照して書き込み動作について
説明する。書き込み動作時にはカラム読み出し選択信号
φYRを低レベルとし、カラム書き込み選択信号φYWを高
レベルとして、外部から入力されたデータを内部データ
線Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)からＮチャンネルＭＯＳト
ランジスタＱ21，Ｑ22を介してデジット線対ＤＬ，ＤＬ
(オーハ゛ーライン)に転送して、ワード線の活性化によって選択
されているメモリセルに書き込めばよい。
説明する。書き込み動作時にはカラム読み出し選択信号
φYRを低レベルとし、カラム書き込み選択信号φYWを高
レベルとして、外部から入力されたデータを内部データ
線Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)からＮチャンネルＭＯＳト
ランジスタＱ21，Ｑ22を介してデジット線対ＤＬ，ＤＬ
(オーハ゛ーライン)に転送して、ワード線の活性化によって選択
されているメモリセルに書き込めばよい。
【００２２】しかしながら、この種の半導体記憶装置で
は、内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)には複数
のデジット線対が接続され得るようになっており、ワー
ド線活性化時に同時に選択されるメモリセルもデジット
線対の数だけ存在する。したがって、データを書き込む
メモリセル以外の選択されているメモリセルにとって
は、読み出し動作、特にセンス増幅器２で増幅し、その
後再度データを書き込むような動作も必要である。そこ
で書き込み動作と共に読み出し動作時に行う。デジット
線ラッチ信号φTGを低レベルにすることによるデジット
線対ＤＬＲ，ＤＬＲ(オーハ゛ーライン)とデジット線対ＤＬ，Ｄ
Ｌ(オーハ゛ーライン)との切り離し、センス増幅器１，２の活性
化を行う。特に、メモリセルに書き込まれていたデータ
と書き込まれるデータが異なる場合、内部データ線対Ｉ
／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)とデジット線対ＤＬ，ＤＬ(オーハ
゛ーライン)とは逆相になるので、デジット線対ＤＬ，ＤＬ(オ
ーハ゛ーライン)が内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)と
同じようになるまでに活性化しているセンス増幅器が障
害となり時間がかかる恐れがあった。しかしながら、本
実施例ではデジット線ラッチ信号φTGを低レベルにする
ことでデジット線ＤＬＲ，ＤＬＲ(オーハ゛ーライン)とデジット
線ＤＬ，ＤＬ(オーハ゛ーライン)とが切り離され、内部データ線
対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)側からはセンス増幅器２の
みが、センス増幅器２は増幅での高速かを大きく要求さ
れないので構成するトランジスタサイズを小さくできる
ことから、書き込み時の活性化しているセンス増幅器に
よる障害も小さくできる。
は、内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)には複数
のデジット線対が接続され得るようになっており、ワー
ド線活性化時に同時に選択されるメモリセルもデジット
線対の数だけ存在する。したがって、データを書き込む
メモリセル以外の選択されているメモリセルにとって
は、読み出し動作、特にセンス増幅器２で増幅し、その
後再度データを書き込むような動作も必要である。そこ
で書き込み動作と共に読み出し動作時に行う。デジット
線ラッチ信号φTGを低レベルにすることによるデジット
線対ＤＬＲ，ＤＬＲ(オーハ゛ーライン)とデジット線対ＤＬ，Ｄ
Ｌ(オーハ゛ーライン)との切り離し、センス増幅器１，２の活性
化を行う。特に、メモリセルに書き込まれていたデータ
と書き込まれるデータが異なる場合、内部データ線対Ｉ
／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)とデジット線対ＤＬ，ＤＬ(オーハ
゛ーライン)とは逆相になるので、デジット線対ＤＬ，ＤＬ(オ
ーハ゛ーライン)が内部データ線対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)と
同じようになるまでに活性化しているセンス増幅器が障
害となり時間がかかる恐れがあった。しかしながら、本
実施例ではデジット線ラッチ信号φTGを低レベルにする
ことでデジット線ＤＬＲ，ＤＬＲ(オーハ゛ーライン)とデジット
線ＤＬ，ＤＬ(オーハ゛ーライン)とが切り離され、内部データ線
対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)側からはセンス増幅器２の
みが、センス増幅器２は増幅での高速かを大きく要求さ
れないので構成するトランジスタサイズを小さくできる
ことから、書き込み時の活性化しているセンス増幅器に
よる障害も小さくできる。
【００２３】図６は同一サイクルで読み出し・書き込み
動作を行う場合の本実施例の各部信号の動きを示してい
る。従来例ではカラム選択信号φYで読み出し・書き込
みの両方の動作に対応しているのに対して、本実施例で
は読み出し時はφYRで、書き込みはφYWで内部データ線
対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)とデジット線ＤＬＲ，ＤＬ
Ｒ(オーハ゛ーライン)あるいはＤＬ，ＤＬ(オーハ゛ーライン)を接続する
ので、読み出しを終了し書き込みを始めるときに、カラ
ム読み出し選択信号φYRを高レベルから低レベルにし、
カラム書き込み選択信号φYWを低レベルから高レベルに
切り換える必要がある。図６に示す読み出し動作、書き
込み動作は上述の実施例のそれぞれの動作と同じであ
り、詳細な説明は省略する。
動作を行う場合の本実施例の各部信号の動きを示してい
る。従来例ではカラム選択信号φYで読み出し・書き込
みの両方の動作に対応しているのに対して、本実施例で
は読み出し時はφYRで、書き込みはφYWで内部データ線
対Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン)とデジット線ＤＬＲ，ＤＬ
Ｒ(オーハ゛ーライン)あるいはＤＬ，ＤＬ(オーハ゛ーライン)を接続する
ので、読み出しを終了し書き込みを始めるときに、カラ
ム読み出し選択信号φYRを高レベルから低レベルにし、
カラム書き込み選択信号φYWを低レベルから高レベルに
切り換える必要がある。図６に示す読み出し動作、書き
込み動作は上述の実施例のそれぞれの動作と同じであ
り、詳細な説明は省略する。
【００２４】
【発明の効果】本発明によれば、列選択回路は第２区間
の電圧差で第１トランスファーゲートトランジスタをゲ
ート制御して内部データ線対に電圧差を発生させるよう
にしたので、センスアンプが第２区間の電圧差を十分に
増幅する前に、第１トランスファーゲートトランジスタ
を活性化でき、高速化を図れるという効果を得られる。
の電圧差で第１トランスファーゲートトランジスタをゲ
ート制御して内部データ線対に電圧差を発生させるよう
にしたので、センスアンプが第２区間の電圧差を十分に
増幅する前に、第１トランスファーゲートトランジスタ
を活性化でき、高速化を図れるという効果を得られる。
【図１】本発明の一実施例を示す回路図である。
【図２】従来例の回路図である。
【図３】センスアンプを示す回路図である。
【図４】一実施例の読み出し動作を示す波形図である。
【図５】一実施例の書き込み動作を示す波形図である。
【図６】一実施例の読み出し／書き込みサイクルを示す
波形図である。
波形図である。
【図７】従来例の読み出し動作を示す波形図である。
【図８】従来例の書き込み動作を示す波形図である。
１，２ センス増幅器 ３，４ メモリセル １００ 列選択回路 φSEN，φSEP，φSEN1，φSEP1 センス増幅器駆動信号 Ｉ／Ｏ，Ｉ／Ｏ(オーハ゛ーライン) 内部データ線 ＤＬ，ＤＬ(オーハ゛ーライン)，ＤＬＲ，ＤＬＲ(オーハ゛ーライン) デ
ジット線 ＷＬ1，ＷＬ2 ワード線 φY カラム選択内部信号 φYR カラム読み出し選択信号 φYW カラム書き込み選択信号 φTG デジット線データラッチ信号 Ｑ11，Ｑ12，Ｑ31，Ｑ32，Ｑ61，Ｑ42 ＮチャンネルＭ
ＯＳトランジスタ Ｑ71，Ｑ72 ＰチャンネルＭＯＳトランジスタ Ｑ41，Ｑ42 ＮチャンネルＭＯＳトランジスタ（第１ト
ランスファーゲートトランジスタ） Ｑ51，Ｑ52 ＮチャンネルＭＯＳトランジスタ（活性化
トランジスタ） Ｑ21，Ｑ22 ＮチャンネルＭＯＳトランジスタ（第２ト
ランスファーゲートトランジスタ）
ジット線 ＷＬ1，ＷＬ2 ワード線 φY カラム選択内部信号 φYR カラム読み出し選択信号 φYW カラム書き込み選択信号 φTG デジット線データラッチ信号 Ｑ11，Ｑ12，Ｑ31，Ｑ32，Ｑ61，Ｑ42 ＮチャンネルＭ
ＯＳトランジスタ Ｑ71，Ｑ72 ＰチャンネルＭＯＳトランジスタ Ｑ41，Ｑ42 ＮチャンネルＭＯＳトランジスタ（第１ト
ランスファーゲートトランジスタ） Ｑ51，Ｑ52 ＮチャンネルＭＯＳトランジスタ（活性化
トランジスタ） Ｑ21，Ｑ22 ＮチャンネルＭＯＳトランジスタ（第２ト
ランスファーゲートトランジスタ）
Claims (2)
- 【請求項１】 複数のメモリセルと、データ入出力用の
内部データ線対と、上記メモリセルに接続されたデジッ
ト線対と、該デジット線対と内部データ線対との間に設
けられた列選択回路とを備えた半導体記憶装置におい
て、上記デジット線対をメモリセルに接続された第１区
間と列選択回路とセンスアンプに接続された第２区間に
分割して第１区間と第２区間との間にトランスファーゲ
ートを接続すると共に、上記列選択回路は第２区間にゲ
ート制御され内部データ線対上に電圧差を発生させる１
対の第１トランスファトランジスタと、カラム読み出し
選択信号に応答して第１トランスファトランジスタを活
性化する活性化トランジスタとを含むことを特徴とする
半導体記憶装置。 - 【請求項２】 上記第１区間にも他のセンスアンプを接
続し、上記列選択回路はカラム書き込み選択信号に応答
して内部データ線対上の電圧差を第１区間に転送する１
対の第２トランスファゲートトランジスタを更に有する
請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258406A JP3064561B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3258406A JP3064561B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574143A true JPH0574143A (ja) | 1993-03-26 |
| JP3064561B2 JP3064561B2 (ja) | 2000-07-12 |
Family
ID=17319788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3258406A Expired - Fee Related JP3064561B2 (ja) | 1991-09-10 | 1991-09-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064561B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333884B1 (en) | 1998-07-22 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device permitting improved integration density and reduced accessing time |
| US6359825B1 (en) | 1998-10-28 | 2002-03-19 | Nec Corporation | Dynamic memory with increased access speed and reduced chip area |
| US6542428B2 (en) | 1998-12-24 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing increase in capacity and operation speed with a suppressed layout area |
| JP2010160865A (ja) * | 2009-01-09 | 2010-07-22 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の駆動方法 |
-
1991
- 1991-09-10 JP JP3258406A patent/JP3064561B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333884B1 (en) | 1998-07-22 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device permitting improved integration density and reduced accessing time |
| US6480437B2 (en) | 1998-07-22 | 2002-11-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device permitting improved integration density and reduced accessing time |
| US6359825B1 (en) | 1998-10-28 | 2002-03-19 | Nec Corporation | Dynamic memory with increased access speed and reduced chip area |
| US6542428B2 (en) | 1998-12-24 | 2003-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing increase in capacity and operation speed with a suppressed layout area |
| US7006391B2 (en) | 1998-12-24 | 2006-02-28 | Renesas Technology Corp. | Semiconductor memory device allowing increase in capacity and operation speed with a suppressed layout area |
| JP2010160865A (ja) * | 2009-01-09 | 2010-07-22 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3064561B2 (ja) | 2000-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |