JPS6076085A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6076085A JPS6076085A JP58182721A JP18272183A JPS6076085A JP S6076085 A JPS6076085 A JP S6076085A JP 58182721 A JP58182721 A JP 58182721A JP 18272183 A JP18272183 A JP 18272183A JP S6076085 A JPS6076085 A JP S6076085A
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- port
- word line
- cell
- memory cell
- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、同時に複数組のアドレスに対応する記憶デ
ータの読み出しが可能な半導体記憶装置に関する。
ータの読み出しが可能な半導体記憶装置に関する。
従来、０ＭＯ８（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ
）スタテイ、クメモリのメモリセルは、例えば第１図
に示すように構成されている。図において乳はワード線
、ＢＬ、ＢＬはビット線で、これらワード線肌とビット
線ＢＬ 、 ＢＬとの交差位置にメモリセル１１が配設
される。このメモリセル１１は、電源ｖＤＤと接地点間
に直列接続されるＰチャネル形ノＭＯＳトランジスタＱ
１ｅＮチャネル形のＭＯＳ ）ランジスタＱ２、および
Ｑ３１Ｑ４から成る２個のＣＭＯＳインバータ１２９１
３０入力端と出力端どうしがそれぞれ接続されて構成さ
れるフリップフロップと、このフリップフロップとビッ
ト線ＢＬおよび瓦間にそれぞれ挿接され、トランスファ
ゲートとして働くＮチャネル形のＭＯＳ ）ランジスタ
Ｑｓ−Ｑｅとから成り、上記ＭＯ８）ランジスタＱｓ−
Ｑｓのダートはそれぞれワード線肌に接続されている。
）スタテイ、クメモリのメモリセルは、例えば第１図
に示すように構成されている。図において乳はワード線
、ＢＬ、ＢＬはビット線で、これらワード線肌とビット
線ＢＬ 、 ＢＬとの交差位置にメモリセル１１が配設
される。このメモリセル１１は、電源ｖＤＤと接地点間
に直列接続されるＰチャネル形ノＭＯＳトランジスタＱ
１ｅＮチャネル形のＭＯＳ ）ランジスタＱ２、および
Ｑ３１Ｑ４から成る２個のＣＭＯＳインバータ１２９１
３０入力端と出力端どうしがそれぞれ接続されて構成さ
れるフリップフロップと、このフリップフロップとビッ
ト線ＢＬおよび瓦間にそれぞれ挿接され、トランスファ
ゲートとして働くＮチャネル形のＭＯＳ ）ランジスタ
Ｑｓ−Ｑｅとから成り、上記ＭＯ８）ランジスタＱｓ−
Ｑｓのダートはそれぞれワード線肌に接続されている。
第２図は、上記第１図の回路を同時に２組のアドレスに
対応する記憶データの読み出しか可能となるように構成
した、いわゆるＮ−一トＣＭ）Ｓスタティックメモリの
回路構成例を示している。このようなメモリセルについ
ては、例えばｒ Ｅｌｅｃｔｒｏｎｉｃｓ Ｊｕｌｙ
２８ ｒ １９８２ 、 Ｐ９２ Ｊあるいはｒ１９８
２年Ｃｕｓｔｏｍ ＩｎｔｅｇｒａｔｅｄＣｌｒｃｕｉ
ｔｓ ＣｏｎｆｅｒｅｎｃｅＪ等に示されている０図に
おいて、前記第１図と同一構成部には同じ符号を付して
その説明は省略する。すなわち、前記第１図の回路にお
けるワード練乳、ビット線ＢＬ。
対応する記憶データの読み出しか可能となるように構成
した、いわゆるＮ−一トＣＭ）Ｓスタティックメモリの
回路構成例を示している。このようなメモリセルについ
ては、例えばｒ Ｅｌｅｃｔｒｏｎｉｃｓ Ｊｕｌｙ
２８ ｒ １９８２ 、 Ｐ９２ Ｊあるいはｒ１９８
２年Ｃｕｓｔｏｍ ＩｎｔｅｇｒａｔｅｄＣｌｒｃｕｉ
ｔｓ ＣｏｎｆｅｒｅｎｃｅＪ等に示されている０図に
おいて、前記第１図と同一構成部には同じ符号を付して
その説明は省略する。すなわち、前記第１図の回路にお
けるワード練乳、ビット線ＢＬ。
ＢＬＫ加えて、第２のアドレスを設定するためのワード
線２ＷＬ、ビ、ト線２ＢＬ、２ＢＬが配設されるととも
に、上記フリラグフロッグの記憶ノード（インバータｌ
ｉｔ 、 ｌｉの入力端と出力端との接続点）Ａ、Ｂと
ビｙ ） ｍ２ ＢＬ ｅ丁庇間にはそれぞれトランス
ミッションゲートとして働くＮチャネル形のＭＯＳ ）
ランジスタＱｙ−Ｑｓが挿接される・そして、これらＭ
ＯＳ ）ランジスタＱ７ ｗＱｓのｅ−）はワード線２
ＷＬに接続される。
線２ＷＬ、ビ、ト線２ＢＬ、２ＢＬが配設されるととも
に、上記フリラグフロッグの記憶ノード（インバータｌ
ｉｔ 、 ｌｉの入力端と出力端との接続点）Ａ、Ｂと
ビｙ ） ｍ２ ＢＬ ｅ丁庇間にはそれぞれトランス
ミッションゲートとして働くＮチャネル形のＭＯＳ ）
ランジスタＱｙ−Ｑｓが挿接される・そして、これらＭ
ＯＳ ）ランジスタＱ７ ｗＱｓのｅ−）はワード線２
ＷＬに接続される。
上記のような構成において、単位記憶回路を構成するフ
リツプフロツプの記憶ノードＡ、Ｂは、第１ポート用ワ
ード線乳と第１ポート用ビツト線ＢＬ 、 ’１３１．
とによって設定される第１のアドレス、および第２ポー
ト用ワード線２ＷＬと第２ポート用ビ、ト線２ ＢＬ
、 ２ ＢＬとによって設定される第２のアドレスによ
って同時に選択される。
リツプフロツプの記憶ノードＡ、Ｂは、第１ポート用ワ
ード線乳と第１ポート用ビツト線ＢＬ 、 ’１３１．
とによって設定される第１のアドレス、および第２ポー
ト用ワード線２ＷＬと第２ポート用ビ、ト線２ ＢＬ
、 ２ ＢＬとによって設定される第２のアドレスによ
って同時に選択される。
しかし、上記のような構成では、１つのアドレスでメモ
リセルを選択する場合に比べて、第２ポート用のワード
線２ＷＬ、１対のビット線２ＢＬ、２ＢＬおよび転送用
ＭＯ８）ランジスタＱｙ＋Ｑｓ ′ｔ−付加する必要が
あるため、メモリセルの面積が大幅に増大する欠点があ
る。
リセルを選択する場合に比べて、第２ポート用のワード
線２ＷＬ、１対のビット線２ＢＬ、２ＢＬおよび転送用
ＭＯ８）ランジスタＱｙ＋Ｑｓ ′ｔ−付加する必要が
あるため、メモリセルの面積が大幅に増大する欠点があ
る。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、メモリセルを構成する素子数
および配線数を低減することにより、メモリセル面積を
縮小化して高集積化を実現するとともに、動作速度の晶
速化および低消費電力化をも実現できるすぐれた半導体
記憶装置を提供することである。
その目的とするところは、メモリセルを構成する素子数
および配線数を低減することにより、メモリセル面積を
縮小化して高集積化を実現するとともに、動作速度の晶
速化および低消費電力化をも実現できるすぐれた半導体
記憶装置を提供することである。
すなわち、この発明においては、情報を記憶する単位記
憶回路の記憶ノードに複数のトランスファダートの一端
をそれぞれ接続するとともに、これらトランスファゲー
トの他端をそれぞれ複数のピッＨＩ３に接続する。そし
て、この複数のビット線に交差するように、上記複数の
トランスファゲートそれぞれを独立に制御するワード線
を設け、上記単位記憶回路を異なるアドレスによって同
時にアクセス可能に構成したものである。
憶回路の記憶ノードに複数のトランスファダートの一端
をそれぞれ接続するとともに、これらトランスファゲー
トの他端をそれぞれ複数のピッＨＩ３に接続する。そし
て、この複数のビット線に交差するように、上記複数の
トランスファゲートそれぞれを独立に制御するワード線
を設け、上記単位記憶回路を異なるアドレスによって同
時にアクセス可能に構成したものである。
以下、この発明の一実施例について図面を参照して説明
する。第３図はＮ ｙＪ？ −）メモリのメモリセルを
示している。記憶保持回路（単位記憶回路）１４の記憶
ノードには、トランスファデートとして働く複数（ｎ個
）のＭＯＳ ）ランジスタＱ＊ ＃ Ｑｏ ｒ・・・の
一端が接続され、これらＭＯＳ ）ランジスタＱ９ ｍ
Ｑｅ ｒ・・・の他端はそれぞれ第１〜第ｎポート用
のビット線ＩＢＬ −ｎＢＬに接続される。さらに、上
記ＭＯ８ｌ−ランジスタＱｅｓＱｅ＋・・・のゲートは
、第１〜第ｎ＆−ト用のワード線ＩＷＬ〜ＩＷＬに接続
されて成る。
する。第３図はＮ ｙＪ？ −）メモリのメモリセルを
示している。記憶保持回路（単位記憶回路）１４の記憶
ノードには、トランスファデートとして働く複数（ｎ個
）のＭＯＳ ）ランジスタＱ＊ ＃ Ｑｏ ｒ・・・の
一端が接続され、これらＭＯＳ ）ランジスタＱ９ ｍ
Ｑｅ ｒ・・・の他端はそれぞれ第１〜第ｎポート用
のビット線ＩＢＬ −ｎＢＬに接続される。さらに、上
記ＭＯ８ｌ−ランジスタＱｅｓＱｅ＋・・・のゲートは
、第１〜第ｎ＆−ト用のワード線ＩＷＬ〜ＩＷＬに接続
されて成る。
上記のような構成において、各ポートのワード線とビッ
ト線とによって選択されたアドレスのトランスファゲー
ト用ＭＯ８トランジスタがオン状態となり、記憶保持回
路１４の記憶ノードにデータが書き込まれ、あるいは記
憶ノードからデータが読み出される。
ト線とによって選択されたアドレスのトランスファゲー
ト用ＭＯ８トランジスタがオン状態となり、記憶保持回
路１４の記憶ノードにデータが書き込まれ、あるいは記
憶ノードからデータが読み出される。
なお、記憶保持回路１４のアクセスは・同時に全デート
について、あるいは単一、ｆ？−）、複数ポート等いず
れも可能である。
について、あるいは単一、ｆ？−）、複数ポート等いず
れも可能である。
このような構成によれば、記憶保持回路１個に対してビ
ット線は各ポート当９１本で良く、かつ各ホード当９１
個のトランスファゲート用ＭＯ８）ランジスタでメモリ
セルを構成できるので、素子数および配線数を低減でき
、メモリセル面積を縮小化して高集積化を実現できる。
ット線は各ポート当９１本で良く、かつ各ホード当９１
個のトランスファゲート用ＭＯ８）ランジスタでメモリ
セルを構成できるので、素子数および配線数を低減でき
、メモリセル面積を縮小化して高集積化を実現できる。
また、ワード線に接続されているトランスファゲートの
数が従来は１セル当たりテート数の２倍必要であったの
に対し、上記第３図の回路では１セル当た９１個で良い
のでワード線の負荷容量を大幅に減少でき、スタテイ、
クメモリの動作遅延のうち最も大きな割合を占めていた
ワード線による遅延を小さくできる。これによって、半
導体記憶装置の動作速度を大幅に向上できるだけでなく
、回路のノード中で最も大きな容量を有するワード線の
容量が大幅に低減されることによって消費電力も低減で
きる。
数が従来は１セル当たりテート数の２倍必要であったの
に対し、上記第３図の回路では１セル当た９１個で良い
のでワード線の負荷容量を大幅に減少でき、スタテイ、
クメモリの動作遅延のうち最も大きな割合を占めていた
ワード線による遅延を小さくできる。これによって、半
導体記憶装置の動作速度を大幅に向上できるだけでなく
、回路のノード中で最も大きな容量を有するワード線の
容量が大幅に低減されることによって消費電力も低減で
きる。
第４図は上記第３図の回路の具体的な構成例を示す、２
ポ一ト用ＣＭＯＳスタティックメモリのメモリセルであ
る。図において、前記第２図と同一部分には同じ符号を
付す。すなわち、平行罠配設される第１ポート用ワード
線ＩＷＬおよび第２ポート用ワード線２ＷＬと、これら
ワード線と交差するように互いに平行に配設される第１
゜第２ボート用のビット線ＩＢＬ 、 ２ＢＬとで囲ま
れた領域内にメモリセル１１が配設されるものである。
ポ一ト用ＣＭＯＳスタティックメモリのメモリセルであ
る。図において、前記第２図と同一部分には同じ符号を
付す。すなわち、平行罠配設される第１ポート用ワード
線ＩＷＬおよび第２ポート用ワード線２ＷＬと、これら
ワード線と交差するように互いに平行に配設される第１
゜第２ボート用のビット線ＩＢＬ 、 ２ＢＬとで囲ま
れた領域内にメモリセル１１が配設されるものである。
上記メモリセル１１は、ＣＭＯＳインバータ１２、工Ｌ
ノーの入力端と出力端とがそれぞれ接続されて構成され
るフリップフロップと、このフリップフロップの記憶ノ
ードＡ、Ｂと第１．第２ポート用ビツト線ＩＢＬ 、
２ＢＬ間にそれぞれ挿接されトランスファゲートとして
働（ＭＯＳ ）ランジスタＱｓ＝Ｑｓ とから成り、上
記ＭＯ８）ランジスタＱ５のダートは第１２−ト用ワー
ド線ＩＷＬに、ＭＯＳ ）ランジスタＱｌｌのデートは
第２−一ト用ワード線２ｗＬに接続される。
ノーの入力端と出力端とがそれぞれ接続されて構成され
るフリップフロップと、このフリップフロップの記憶ノ
ードＡ、Ｂと第１．第２ポート用ビツト線ＩＢＬ 、
２ＢＬ間にそれぞれ挿接されトランスファゲートとして
働（ＭＯＳ ）ランジスタＱｓ＝Ｑｓ とから成り、上
記ＭＯ８）ランジスタＱ５のダートは第１２−ト用ワー
ド線ＩＷＬに、ＭＯＳ ）ランジスタＱｌｌのデートは
第２−一ト用ワード線２ｗＬに接続される。
上記のような構成において、ｉｌ＆−）用のワード線Ｉ
ＷＬによってメモリセル１ノが選択されると、第１ポー
ト用ピツ）ｉｆｌｉｎｔ、を介して上記メモリセル１ノ
からデータの読み出しおよびこのメモリセル１１へのデ
ータ書き込みを行ない、第２ポート用ワード線２ＷＬに
よってセル選択を行なうことによシ、第２ポート用ビ、
ト線２ＢＬを介して読み出しおよび書き込みを行なう。
ＷＬによってメモリセル１ノが選択されると、第１ポー
ト用ピツ）ｉｆｌｉｎｔ、を介して上記メモリセル１ノ
からデータの読み出しおよびこのメモリセル１１へのデ
ータ書き込みを行ない、第２ポート用ワード線２ＷＬに
よってセル選択を行なうことによシ、第２ポート用ビ、
ト線２ＢＬを介して読み出しおよび書き込みを行なう。
従って、同一セルに対するアクセスは同時に両ポート、
あるいは単一ポートいずれも可能である０ このような構成によれば、前記第２図の回路に比べて、
ビット線用の２本の配線と２個の転送用ＭＯ８）ランジ
スタとを削減でき、高集積化を実現できるとともに、動
作速度の高速化および低消費電力化を実現できる。
あるいは単一ポートいずれも可能である０ このような構成によれば、前記第２図の回路に比べて、
ビット線用の２本の配線と２個の転送用ＭＯ８）ランジ
スタとを削減でき、高集積化を実現できるとともに、動
作速度の高速化および低消費電力化を実現できる。
第５図は、この発明の他の実施例を示すもので、前記第
４図におけるフリップフロップを構成するＣＭＯＳイン
バータの負荷側ＭＯ８）ランジスタＱ １ ＃ Ｑ ｓ
を抵抗素子Ｒ１＊ Ｒｚに置き換えたものである。図に
おいて、前記第４図と同一構成部には同じ符号を付して
その説明は省略する。このような構成においても前記第
４図と同様な動作を行ない、同様な効果が得られる。
４図におけるフリップフロップを構成するＣＭＯＳイン
バータの負荷側ＭＯ８）ランジスタＱ １ ＃ Ｑ ｓ
を抵抗素子Ｒ１＊ Ｒｚに置き換えたものである。図に
おいて、前記第４図と同一構成部には同じ符号を付して
その説明は省略する。このような構成においても前記第
４図と同様な動作を行ない、同様な効果が得られる。
第６図は、さらにこの発明の他の実施例を示すもので、
フリップフロ、グの同一記憶ノードＢからデータを読み
出し、この記憶ノードＢヘデータを書き込むように、ト
ランスファゲート用ＭＯ８）ランジスタＱｓ−Ｑａの一
端を一括してフリップフロップの記憶ノードＢに接続し
たものである。このような構成においても上記各実施例
と同様な効果が得られる。また、この場合は、ビット線
への読み出し動作時、ドライバとして働くインバータエ
１３−を構成するＭＯＳ ）ランジスタＱｓｍＱａの相
互コンダクタンス９ｍは大きい必要があるが、データ保
持用のインバータ１２を構成するＭＯＳ ）ランノスタ
Ｑｌ ｅＱｚのｆｌｍは小さく設定でき、高集積化に好
適である。
フリップフロ、グの同一記憶ノードＢからデータを読み
出し、この記憶ノードＢヘデータを書き込むように、ト
ランスファゲート用ＭＯ８）ランジスタＱｓ−Ｑａの一
端を一括してフリップフロップの記憶ノードＢに接続し
たものである。このような構成においても上記各実施例
と同様な効果が得られる。また、この場合は、ビット線
への読み出し動作時、ドライバとして働くインバータエ
１３−を構成するＭＯＳ ）ランジスタＱｓｍＱａの相
互コンダクタンス９ｍは大きい必要があるが、データ保
持用のインバータ１２を構成するＭＯＳ ）ランノスタ
Ｑｌ ｅＱｚのｆｌｍは小さく設定でき、高集積化に好
適である。
なお、上記各実施例ではスタティック形のメモリセルに
ついて説明したが、ダイナミック形のものにも適応可能
である。
ついて説明したが、ダイナミック形のものにも適応可能
である。
第７図は、この発明を適用した２ポートダイナミツクメ
モリのメモリセルを示している。図において、前記各実
施例と同一構成部には同じ符号を付してその説明は省略
する。すなわち、トランスファｆ−）用トランジスタＱ
ｓ−Ｑｓの一端側記憶ノードＡ、Ｂと接地点間にそれぞ
れ情報記憶用のＮチャネル形ＭＯ３）ランジスタＱｔｏ
ｓＱｌｔを挿接したもので、上記ＭＯ８）ランジスタＱ
ｌｏのゲートは記憶ノードＢ側に接続され、 ＭＯＳ
）ランジスタＱｌｌのデートは記憶ノードＡ側に接続さ
れて成る。このような構成においても記憶保持をダイナ
ミックに行なうがスタティックに行なうかが異なるのみ
で、上記各実施例と同様な動作を行ない同様な効果が得
られる。
モリのメモリセルを示している。図において、前記各実
施例と同一構成部には同じ符号を付してその説明は省略
する。すなわち、トランスファｆ−）用トランジスタＱ
ｓ−Ｑｓの一端側記憶ノードＡ、Ｂと接地点間にそれぞ
れ情報記憶用のＮチャネル形ＭＯ３）ランジスタＱｔｏ
ｓＱｌｔを挿接したもので、上記ＭＯ８）ランジスタＱ
ｌｏのゲートは記憶ノードＢ側に接続され、 ＭＯＳ
）ランジスタＱｌｌのデートは記憶ノードＡ側に接続さ
れて成る。このような構成においても記憶保持をダイナ
ミックに行なうがスタティックに行なうかが異なるのみ
で、上記各実施例と同様な動作を行ない同様な効果が得
られる。
第８図は、データ保持をセルキャパシタで行なうダイナ
ミックメモリにこの発明を適用した、２ポートダイナミ
ツクメモリのメモリセルを示シテいる。セルキャパシタ
Ｃの一端は接地す九他端はトランスファゲート用ＭＯ８
）ランジスタＱｇ＋Ｑｓを介して第１．第２ポート用ビ
ツト線ＩＢＬ 、 ２ＢＬに接続され、上記ＭＯ８）ラ
ンジスタＱｉｓＱｓのダートはそれぞれ第１．第２ポー
ト用ワード線ＩＷＬ 、 ２ｗＬに接続されて成る。
ミックメモリにこの発明を適用した、２ポートダイナミ
ツクメモリのメモリセルを示シテいる。セルキャパシタ
Ｃの一端は接地す九他端はトランスファゲート用ＭＯ８
）ランジスタＱｇ＋Ｑｓを介して第１．第２ポート用ビ
ツト線ＩＢＬ 、 ２ＢＬに接続され、上記ＭＯ８）ラ
ンジスタＱｉｓＱｓのダートはそれぞれ第１．第２ポー
ト用ワード線ＩＷＬ 、 ２ｗＬに接続されて成る。
この回路においては、第１．第２ポートによって同一セ
ルをアクセスする場合、例えば第１ポー）Ｋよる読み出
し動作後、ビット線およびセル内の記憶ノードのリフレ
ッシュによる再書き込みを行ない、その後第２ボートに
よる読み出しを行なえば、これによって第２／−ト用ピ
ット線に供給されるセルキャパシタＣの電荷が第１ポー
トの場合に比べて減少することはない。
ルをアクセスする場合、例えば第１ポー）Ｋよる読み出
し動作後、ビット線およびセル内の記憶ノードのリフレ
ッシュによる再書き込みを行ない、その後第２ボートに
よる読み出しを行なえば、これによって第２／−ト用ピ
ット線に供給されるセルキャパシタＣの電荷が第１ポー
トの場合に比べて減少することはない。
ところで、従来の１ポートおよび２ポートのメモリセル
においては、１対のビット線を介してメモリセルへの一
一タ書き込みおよび読み出しを行なう必要がある。しか
し、書き込み動作は例えば、片側のピット線電位を接地
電位まで下げることにより、メモリセル内の記憶ノード
の“高”、低”を逆転すれば、メモリセルの有するフリ
、ｆフロップの機能によシ書き込みデータの保持は充分
可能であるので特に問題はない。昔だ、読み出し動作に
おいては、例えば「ＩＥＥＪ Ｊｏｕｒｎａｌ ｏｆ
５ｏ１１ｄ−８ｔａｔｅ Ｃ１ｒｃｕｌｔｓｖｏｌ ５
ａ−８，Ｎｏ、５ Ｏｃｔ、１９７３． Ｐ、３２４〜
３２６ Ｊに示されている第９図に示すような単一デー
タ線の増幅が可能なセンスアンプを用いれば良い。
においては、１対のビット線を介してメモリセルへの一
一タ書き込みおよび読み出しを行なう必要がある。しか
し、書き込み動作は例えば、片側のピット線電位を接地
電位まで下げることにより、メモリセル内の記憶ノード
の“高”、低”を逆転すれば、メモリセルの有するフリ
、ｆフロップの機能によシ書き込みデータの保持は充分
可能であるので特に問題はない。昔だ、読み出し動作に
おいては、例えば「ＩＥＥＪ Ｊｏｕｒｎａｌ ｏｆ
５ｏ１１ｄ−８ｔａｔｅ Ｃ１ｒｃｕｌｔｓｖｏｌ ５
ａ−８，Ｎｏ、５ Ｏｃｔ、１９７３． Ｐ、３２４〜
３２６ Ｊに示されている第９図に示すような単一デー
タ線の増幅が可能なセンスアンプを用いれば良い。
すなわち、第９図におじで、皿２皿は電源ｖＤＤと接地
点間に直列接続されるＰチャネル形のＰＴｉｓｓ ）ラ
ンジスタＱｌ！、Ｎチャネル形のＭＯＳトランジスタＱ
ｌｌ、およびＱＩ４１ＱＩＩＩから成るＣＭＯＳイア
バータテ、コノＣＭＯＳイア／Ｚ−ｆｉ１４゜Ｌ」の入
力端および出力端がそれぞれ接続されてフリップ７０ツ
ゾが構成されている。上記ＣＭＯＳインバータ１４の入
力端とインバータ１５の出力端との接続点にはビット線
ＢＬが接続され、インバータ１４．１５の出力端間には
制御信号Ｃ８で導通制御されるＮチャネル形のＭＯＳ
）ランジスタＱ１ｇが接続されて成る。
点間に直列接続されるＰチャネル形のＰＴｉｓｓ ）ラ
ンジスタＱｌ！、Ｎチャネル形のＭＯＳトランジスタＱ
ｌｌ、およびＱＩ４１ＱＩＩＩから成るＣＭＯＳイア
バータテ、コノＣＭＯＳイア／Ｚ−ｆｉ１４゜Ｌ」の入
力端および出力端がそれぞれ接続されてフリップ７０ツ
ゾが構成されている。上記ＣＭＯＳインバータ１４の入
力端とインバータ１５の出力端との接続点にはビット線
ＢＬが接続され、インバータ１４．１５の出力端間には
制御信号Ｃ８で導通制御されるＮチャネル形のＭＯＳ
）ランジスタＱ１ｇが接続されて成る。
上記のような構成において、制御信号Ｃ８がＩ・イレペ
ルとなるとＭＯＳ ）ランジスタＱ１６がオン状態とな
ってフリ、ゾフロップがリセット状態となシ、制御信号
Ｃ８がローレベルとなるとＭＯＳトランジスタＱ１６が
オフ状態となるＯこの状態でビット線ＢＬの電位が変化
すると７リツプフロツデがセットされ、ビット線ＢＬの
電位は安定な状態に急速に変化する。従って、単一デー
タ線（ビット線）の電位を増幅できる。
ルとなるとＭＯＳ ）ランジスタＱ１６がオン状態とな
ってフリ、ゾフロップがリセット状態となシ、制御信号
Ｃ８がローレベルとなるとＭＯＳトランジスタＱ１６が
オフ状態となるＯこの状態でビット線ＢＬの電位が変化
すると７リツプフロツデがセットされ、ビット線ＢＬの
電位は安定な状態に急速に変化する。従って、単一デー
タ線（ビット線）の電位を増幅できる。
以上説明したようにこの発明によれば、メモリセルを構
成する素子数および配線数を低減することにより、メモ
リセル内積を縮小化して高集積化を実現するとともに、
動作速度の高速化および低消費電力化をも実現できるす
ぐれた半導体記憶装置が得られる。
成する素子数および配線数を低減することにより、メモ
リセル内積を縮小化して高集積化を実現するとともに、
動作速度の高速化および低消費電力化をも実現できるす
ぐれた半導体記憶装置が得られる。
第１図および第２図はそれぞれ従来の半導体記憶装置を
説明するための回路構成図、第３図はこの発明の一実施
例に係る半導体記憶装置を説明するための回路構成図、
第４図ないし第８図はそれぞれこの発明の他の実施例を
説明するための回路構成図、第９図はこの発明による半
導体記憶装置からデータを読み出すためのセンスアンプ
を示す回路構成図である。 １４・・・記憶保持回路（単位記憶回路）、Ｑ＊−Ｑｇ
ｅ・・・・・・ＭＯＳ ）ランジスタ（トランスファデ
ート）、ＩＢＩＭＢＬ−ビット線、ＩＷＬ ＮｎＷＬ−
ワード線。 出願人代理人 弁理士 鈴 江 武 彦第５図 第７図 第８閏
説明するための回路構成図、第３図はこの発明の一実施
例に係る半導体記憶装置を説明するための回路構成図、
第４図ないし第８図はそれぞれこの発明の他の実施例を
説明するための回路構成図、第９図はこの発明による半
導体記憶装置からデータを読み出すためのセンスアンプ
を示す回路構成図である。 １４・・・記憶保持回路（単位記憶回路）、Ｑ＊−Ｑｇ
ｅ・・・・・・ＭＯＳ ）ランジスタ（トランスファデ
ート）、ＩＢＩＭＢＬ−ビット線、ＩＷＬ ＮｎＷＬ−
ワード線。 出願人代理人 弁理士 鈴 江 武 彦第５図 第７図 第８閏
Claims (1)
- 情報を記憶する単位記憶回路と、この単位記憶回路の記
憶ノーげに一端が接続される複数のトランスファゲート
と、これらトランスファゲートの他端にそれぞれ接続さ
れる複数のビット線と、この複数のビット線に交差する
ように設けられ上記複数のトランスファｒ−）それぞれ
を独立に制御する複数のワード線とを具備し、上記単位
記憶回路は異なるアドレスによって同時にアクセス可能
に構成したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182721A JPS6076085A (ja) | 1983-09-30 | 1983-09-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182721A JPS6076085A (ja) | 1983-09-30 | 1983-09-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076085A true JPS6076085A (ja) | 1985-04-30 |
Family
ID=16123276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182721A Pending JPS6076085A (ja) | 1983-09-30 | 1983-09-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076085A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003525512A (ja) * | 2000-03-03 | 2003-08-26 | モサイド・テクノロジーズ・インコーポレイテッド | 改良された高密度メモリセル |
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-
1983
- 1983-09-30 JP JP58182721A patent/JPS6076085A/ja active Pending
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