JP2013211063A - 半導体記憶装置 - Google Patents
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Abstract
【課題】半選択状態メモリセルのデータ破壊を回避し、単一セルアクセス方式を用ず、広動作マージンと高集積度を同時実現可能な半導体記憶装置の提供。
【解決手段】リードワード線及びライトワード線とビット線が格子配列し、各交点にメモリセルを配し、列アドレス信号に従いビット線を外部データ入力線及び外部データ出力線に接続する列選択回路を備え、各メモリセルは、DFF、ライト側及びリード側アクセス・トランジスタを備えた半導体記憶装置において、列選択回路は、ビット線に対し電源電圧の1/2電圧を印加するプリチャージ回路又はビット線の論理レベル電圧をラッチするデータホールド回路と、何れかのライト選択信号がアサートされた場合、列アドレス信号が非選択のビット線をプリチャージ回路又はデータホールド回路に接続するホールド切替回路を、各ビット線の其々に対応して備える。
【選択図】図1
【解決手段】リードワード線及びライトワード線とビット線が格子配列し、各交点にメモリセルを配し、列アドレス信号に従いビット線を外部データ入力線及び外部データ出力線に接続する列選択回路を備え、各メモリセルは、DFF、ライト側及びリード側アクセス・トランジスタを備えた半導体記憶装置において、列選択回路は、ビット線に対し電源電圧の1/2電圧を印加するプリチャージ回路又はビット線の論理レベル電圧をラッチするデータホールド回路と、何れかのライト選択信号がアサートされた場合、列アドレス信号が非選択のビット線をプリチャージ回路又はデータホールド回路に接続するホールド切替回路を、各ビット線の其々に対応して備える。
【選択図】図1
Description
本発明は、SRAMに使用される半導体記憶装置に関し、特に、低電力化・超微細化した場合においても、半選択状態のメモリセルにおけるラッチデータの破壊の危険を回避することができ、単一セルアクセス方式を用いることなく広い動作マージンと高集積度を同時に実現可能な半導体記憶装置に関する。
従来から、SRAM(Static Random Access Memory)に使用される半導体記憶装置として、完全CMOS型である6トランジスタSRAMメモリセル(以下、「6T−SRAM」という。)が広く用いられている。図13は6T−SRAMの基本的な回路構成を表す図である(非特許文献1,3,特許文献1図1参照)。図13(a)において、1つの6T−SRAMにつき、6個のMISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)(M1〜M6)と2本のビット線BL,BLBと1本のワード線WLが使用される。負荷MISFET(M1)及び駆動MISFET(M2)と、負荷MISFET(M3)及び駆動MISFET(M4)とは、其々、CMIS(Complementary Metal-Insulator-Semiconductor)インバータ(INV1,INV2)を構成し、アクセス・トランジスタ(M5,M6)は、ワード線(WL)により通断されるトランスミッション・ゲートを構成する。CMISインバータ(INV1,INV2)は互いにクロスカップリングされ、インバータ・ループ(フリップ・フロップ)が構成されている。そして、両CMISインバータ(INV1,INV2)の入力は、其々、アクセス・トランジスタ(M5,M6)を介して、ビット線(BL,BLB)に接続されている。
リード動作時には、まず、ビット線(BL,BLB)を電源電圧にプリチャージし、その後、ワード線(WL)をHレベルとしてアクセス・トランジスタ(M5,M6)を導通状態とする。これにより、記憶ノード(CH,CL)のうちLレベルの側に接続するビット線の電位が低下し、両ビット線(BL,BLB)の間に電位差が生じる。この電位差をセンスアンプで増幅することにより、両ビット線(BL,BLB)に、インバータ・ループにラッチされた状態値が読み出される。一方、ライト動作時には、書き込み値に応じて、ビット線(BL,BLB)のうち一方をHレベル、他方をLレベルとして書き込み値を設定し、この状態でワード線(WL)を一定時間Hレベルとしてアクセス・トランジスタ(M5,M6)を導通状態とする。これにより、記憶ノード(CH,CL)の電位がビット線(BL,BLB)の電位に遷移し、インバータ・ループに書き込み値が設定される。
しかしながら、近年では、集積回路の微細化,低電圧化に伴い、CMISインバータ及びアクセス・トランジスタに使用される各トランジスタ(M1〜M6)の製造ばらつきの問題が顕在化してきている。図14は、CMOS素子の微細化の進展に伴う電源電圧とゲート長のばらつきの変遷を表す図である。図14のように、年々CMOS素子の低電圧化が進展してきており、それに伴ってばらつきが増大している。2010年では、ゲート長ばらつきは3σ/mean(平均(mean)に対する標準偏差(σ)の3倍値の割合)で約50%に達しており、今後さらにばらつきが増大することが容易に推測できる。このようにばらつきが増大することにより、SRAMの動作マージンが減少する。
図15は、(a)アクセス・トランジスタ(M5,M6)のゲート幅に対する図13のインバータ・ラッチ回路の端子電圧(CH,CL)の関係、及び(b)6T−SRAMのリード時に於ける静的ノイズマージンを表す図である。図15(a)において、横軸は、アクセス・トランジスタ(M5,M6)のゲート幅WTNを表し、縦軸はリード/ライト時のインバータ・ラッチ回路(INV1,INV2)の端子電圧CH,CL(図13参照)を表す。点線(RD)はリード時、実線(WT)はライト時の各端子電圧である。リード時においては、ゲート幅WTNが小さく(アクセス・トランジスタの抵抗が大きく)ても十分に読み出し可能であるが、ゲート幅WTNが大きくなるにつれてアクセス・トランジスタの抵抗が下がり読み出し時に、インバータ・ラッチ回路の各端子からビット線(BL)へ電流が漏出するため端子電圧が低下する。そして、ゲート幅WTNがある閾値WTNRを超えると、リードの瞬間にインバータ・ラッチ回路に保持されたデータが破壊されるようになるため、メモリセルとしては成立しなくなる。一方、ライト時においては、ゲート幅WTNがあまり小さいと、アクセス・トランジスタの抵抗が大きいため書き込みができなくなる。従って、ゲート幅WTNがある閾値WTNWより小さいと書き込みができず、メモリセルとしては成立しなくなる。従って、アクセス・トランジスタ(M5,M6)のゲート幅WTNの許容範囲は、WTNW<WTN<WTNRとなる。
また、図15(b)は、SRAMの動作マージンの指標として用いられている静的ノイズマージン(Static Noise Margin:SNM)を表す図であり、一般にバタフライカーブ(メガネ特性)と呼ばれる特性図である。図15(b)の横軸,縦軸は、其々、インバータ・ラッチ回路の記憶ノード(CL,CH)の電圧を表している。VsがCMISインバータ(INV1,INV2)の閾値電圧である。また、図15(b)に示した2つの曲線は、其々、CMISインバータ(INV1,INV2)のリード時における電圧転送曲線(VTC)を表す。SRAMのメモリセルでは、リード時にアクセス・トランジスタ(M5,M6)が導通すると、記憶ノード(CL,CH)のうちLレベルの側の記憶ノードに、プリチャージされたビット線(BK,BLB)から電流が流入し記憶ノードの電位が上昇する。この電位上昇幅が大きいと当該メモリセル内のデータが反転する。従って、リード時の電位上昇に対してメモリセル内のデータが反転しないための一定の余裕が必要であり、この余裕がSNMと呼ばれる。リード時におけるSNMは、図15(b)に示した正方形の対角線の長さで表される。図15(b)では、2つの対角線が表されているが、このうち短い方(ワーストの側)がSNMである。
今後、集積回路の電源電圧化が進展した場合、バタフライカーブは図15(b)の点線で示したように相似的に縮小することになるが、それに伴い、SNMも相似的に減少することになる。かかるSNMの減少に伴い、選択したメモリセル(選択メモリセル)のライトを行う際に、当該選択メモリセルと同一のワード線に接続された非選択メモリセル(選択メモリセルと同一行の他のメモリセル)にラッチされたデータが、選択メモリセルのライト時に破壊される危険が高まってくる。即ち、選択メモリセルと同一行のメモリセルは、ワード線の選択に伴い両アクセス・トランジスタがオン状態となってビット線に接続され、半選択状態となる。このとき、SNMが小さいため、アクセス・トランジスタがオン状態となった直後に記憶ノード(CH,CL)の電圧が変化してインバータ・ラッチ回路にラッチされた電圧が反転する危険性が大きくなる。
従って、ライト時における半選択状態のメモリセルのデータ破壊の危険性の少ないSRAMメモリセル(半導体記憶装置)が必要とされている。
かかる半導体記憶装置に関するものとしては、特許文献2−5に記載のものが公知である。図16は特許文献2に記載のSRAMメモリセルの回路図である。このメモリセルでは、ビット線として、書き込み専用のビット線(WBL,WBLB)と読み出し専用のビット線(RBL,RBLB)とを設けるとともに、各CMISインバータ(INV1,INV2)に対し、書込専用ビット線(WBL,WBLB)に対するアクセス・トランジスタ(WT1,WT2)と、読出専用ビット線(RBL,RBLB)に対するアクセス・トランジスタ(RT1,RT2)とを設けた構成とされている。尚、図16において、カラム選択線(CSL)は、データを書き込むセルのカラムを選択する線である。また、カラム選択用トランジスタ(CT1,CT2)は、カラム選択線(CSL)の電圧値によって通断される、カラム選択用のトランスミッション・ゲートである。
このように、読み出し専用のアクセス・トランジスタ(RT1,RT2)と、書き込み専用のアクセス・トランジスタ(WT1,WT2)とを独立して設けることによって、書き込み時のアクセス・トランジスタのゲート幅と、読み出し時のアクセス・トランジスタのゲート幅を独立に設計することが可能となる。従って、図15において、書込用アクセス・トランジスタ(WT1,WT2)のゲート幅はWTNW以上であればよく、読出用アクセス・トランジスタ(RT1,RT2)のゲート幅はWTNR以下であればよいため、許容ゲート幅の制約が緩やかとなり、許容閾値WTNW,WTNRに対して十分余裕をもったゲート幅に設計すれば各アクセス・トランジスタの性能ばらつきに対する設計マージンを大きくすることが可能である。
尚、図16において、カラム選択用トランジスタ(CT1,CT2)により書き込みを行うメモリセルのカラムを選択するようにしているが、これは、書き込み時において、書き込みを行おうとするカラム以外のカラムのメモリセルが書き換えられることを防止するためである。
また、図17は、特許文献3に記載のSRAMメモリセルの回路図である。図17の回路においても、書き込み専用のビット線(BLW,BLWB)と読み出し専用のビット線(BLR)とを設けるとともに、各CMISインバータ(INV1,INV2)に対し、書込専用ビット線(BLW,BLWB)に対するアクセス・トランジスタ(WT1,WT2)と、読出専用ビット線(BLR)に対するアクセス・トランジスタ(RT1)及び読出トランジスタ(RT2)とを設けた構成とされている。この回路では、書き込み側は図16の回路と同様であるが、読み出し側は、インバータ・ラッチ回路の出力を直接読み出し専用のビット線(BLR)に接続するのではなく、高インピーダンスの読出トランジスタ(RT2)のゲートにより受けてから、アクセス・トランジスタ(RT1)を介して読み出し専用のビット線(BLR)に接続する構成とされている。これにより、図16の回路と同様、読み出し専用のアクセス・トランジスタ(RT1)及び読出トランジスタ(RT2)と、書き込み専用のアクセス・トランジスタ(WT1,WT2)とを独立して設けることで、書き込み時のアクセス・トランジスタのゲート幅と、読み出し時のアクセス・トランジスタのゲート幅を独立に設計することが可能となる。また、読み出し時には高インピーダンスの読出トランジスタ(RT2)のゲートを介してラッチされた値を出力するため、読み出し時にインバータ・ラッチ回路が保持する状態値が破壊される恐れがなくなる。
武石義幸,原央監修,「超LSI入門シリーズ5 MOS集積回路の基礎」,初版,近代科学社,1992年5月,p.65.
道関隆国,武藤伸一郎,「微細CMOSメモリセルのスタティックノイズマージン解析」,電子情報通信学会論文誌,社団法人電子情報通信学会,1992年7月,C-II, Vol. J75-C-II, No.7, pp. 350-361.
Sasaki, K., et al., "A 16 Mb CMOS SRAM with a 2.3 μm2 single-bit-line memory cell", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 28, NO. 11, NOVEMBER 1993.
しかしながら、上記従来の半導体記憶装置では、半選択状態のメモリセルのデータ破壊を防止するように改良した結果、メモリセルを構成するトランジスタ数が増加し、その分、実装面積・消費電力が増加するという欠点がある。また、ワード線を、書込専用のものと読出専用のものとの2本設け、メモリセルのラッチ回路の2個のインバータを其々異なるサイズとする方式も考えられる。しかし、リード/ライトを行うメモリセル(選択状態のメモリセル)と同一のワード線でアクセスされる半選択状態のメモリセル(選択状態のメモリセルと同一行で異なる列のメモリセル)に対して、リード/ライト時におけるラッチデータの破壊を防止するために、複雑な単一セルサクセス方式を採用する必要が生じ、アクセス時間が遅くなるという問題がある。
そこで、本発明の目的は、半選択状態のメモリセルにおけるラッチデータの破壊の危険を回避し、単一セルアクセス方式を用いることなく、広い動作マージンと高集積度を同時に実現可能な半導体記憶装置を提供することにある。
本発明に係る半導体記憶装置は、リードワード線及びライトワード線のペアからなる複数のワード線ペアと、
前記ワード線ペアに交差するよう格子状に設けられた複数のビット線と、
前記ワード線ペアと前記ビット線との交点に対応して設けられた複数のメモリセルと、
前記各ビット線の何れかを指定する列アドレス信号が入力されるカラム選択線と、
前記カラム選択線に入力される前記列アドレス信号に従って前記ビット線のうちの何れかを、外部データ入力線及び外部データ出力線に選択的に接続する列選択回路と、を備え、
前記メモリセルは、
ループ接続された第1のインバータ及び第2のインバータからなるDフリップ・フロップと、
前記第1のインバータの入力ノードと前記ビット線との間に接続され、前記ライトワード線に入力されるライト選択信号により通断制御されるライト側アクセス・トランジスタと、
前記第2のインバータの入力ノードと前記ビット線との間に接続され、前記リードワード線に入力されるリード選択信号により通断制御されるリード側アクセス・トランジスタと、を備えた半導体記憶装置において、
前記列選択回路は、
前記ビット線に対して前記第1及び第2のインバータの電源電圧の1/2の電圧を印加するプリチャージ回路、又は前記ビット線の論理レベル電圧をラッチするデータホールド回路と、
前記ビット線と前記プリチャージ回路又は前記データホールド回路との間に接続され、何れかの前記ライトワード線の前記ライト選択信号がアサートされた場合に於いて、該ビット線が前記列アドレス信号により選択されていないときに該ビット線と該プリチャージ回路又は該データホールド回路に接続するホールド切替回路とを、前記各ビット線の其々に対応して備えていることを特徴とする。
前記ワード線ペアに交差するよう格子状に設けられた複数のビット線と、
前記ワード線ペアと前記ビット線との交点に対応して設けられた複数のメモリセルと、
前記各ビット線の何れかを指定する列アドレス信号が入力されるカラム選択線と、
前記カラム選択線に入力される前記列アドレス信号に従って前記ビット線のうちの何れかを、外部データ入力線及び外部データ出力線に選択的に接続する列選択回路と、を備え、
前記メモリセルは、
ループ接続された第1のインバータ及び第2のインバータからなるDフリップ・フロップと、
前記第1のインバータの入力ノードと前記ビット線との間に接続され、前記ライトワード線に入力されるライト選択信号により通断制御されるライト側アクセス・トランジスタと、
前記第2のインバータの入力ノードと前記ビット線との間に接続され、前記リードワード線に入力されるリード選択信号により通断制御されるリード側アクセス・トランジスタと、を備えた半導体記憶装置において、
前記列選択回路は、
前記ビット線に対して前記第1及び第2のインバータの電源電圧の1/2の電圧を印加するプリチャージ回路、又は前記ビット線の論理レベル電圧をラッチするデータホールド回路と、
前記ビット線と前記プリチャージ回路又は前記データホールド回路との間に接続され、何れかの前記ライトワード線の前記ライト選択信号がアサートされた場合に於いて、該ビット線が前記列アドレス信号により選択されていないときに該ビット線と該プリチャージ回路又は該データホールド回路に接続するホールド切替回路とを、前記各ビット線の其々に対応して備えていることを特徴とする。
この構成によれば、何れかのライトワード線のライト選択信号がアサートされて、そのライトワード線に接続するメモリセル(以下「選択行のメモリセル」という。)のライト側アクセス・トランジスタがオン状態(導通状態)となったとき、列アドレス信号が選択状態にない(列アドレス信号がネゲートされた状態にある)カラム(以下「非選択カラム」という。)のビット線は、ホールド切替回路により、プリチャージ回路又はデータホールド回路に接続される。ここで、データホールド回路を使用する場合には、ライト選択信号をアサートする直前に、選択行のメモリセルに接続するリードワード線のリード選択信号を一定時間アサートして各ビット線に、選択行のメモリセルにラッチされた論理レベル電圧(「ライト前の論理レベル電圧」という。)を出力し、これを各データホールド回路にホールドしておく。これにより、選択行のメモリセルのうち、非選択カラムのメモリセルに接続するビット線は、電源電圧の1/2の電圧又はライト前の論理レベル電圧に拘束されるため、ライト動作中に非選択カラムのメモリセルにラッチされた論理レベル電圧が誤って反転することが防止される。従って、広い動作マージンの実現が可能である。
また、各メモリセルは、従来のメモリセルと同様、最小の構成とした場合6トランジスタで実装することが可能であり、高い集積度を同時に実現することが可能である。
ここで、「アサート(assert)」とは、信号及び論理が有効になることをいう(即ち、Hアクティブの信号をアサートすると、ディジタルHレベルになる。Lアクティブの信号をアサートすると、ディジタルLレベルになる)。「ネゲート(negate)」とは、信号及び論理が無効になることをいう(即ち、Hアクティブの信号をネゲートすると、ディジタルLレベルになる。Lアクティブの信号をネゲートすると、ディジタルHレベルになる)。尚、「半選択状態」とは、メモリセルに接続されたビット線にライトデータが入力されていない状態でライト側又はリード側アクセス・トランジスタがオン状態となっている状態をいう。
また、本発明に於いて、前記ライト側アクセス・トランジスタのオン・コンダクタンスは、前記第2のインバータのオン・コンダクタンスよりも大きく、前記リード側アクセス・トランジスタのオン・コンダクタンスは、前記第1のインバータのオン・コンダクタンスよりも小さくなるように構成することができる。
この構成により、メモリセルが半選択状態のときに、第1のインバータの出力側ノード(及び第2のインバータの出力側ノード)の電圧が第2のインバータ(及び第1のインバータ)の論理閾値を超えることが防止され、リード/ライト動作中に非選択カラムのメモリセルにラッチされた論理レベル電圧が誤って反転することが防止されると同時に、読み出し速度を大きくすることができる。
また、本発明に於いて、前記各ビット線は、ライトデータが入力されるライトビット線と、リードデータが出力されるリードビット線とのペアからなるビット線ペアであり、
前記各メモリセルにおいて、前記第1のインバータの入力ノードは前記ライトビット線に接続され、前記第2のインバータの入力ノードは前記リードビット線に接続されており、
前記各ビット線ペアに対応して設けられた前記データホールド回路は、入力側が前記リードビット線に接続されたデータホールド用インバータとし、
前記各ビット線ペアに対応して設けられた前記ホールド切替回路は、第1の入力端子が対応する前記データホールド用インバータの出力側に接続され、第2の入力端子が前記外部データ入力線に接続され、出力端子が対応する前記ライトビット線に接続されており、前記カラム選択線に入力される列アドレス信号が当該ビット線ペアを選択した場合には、前記出力端子を前記第2の入力端子に接続し、それ以外の場合には前記出力端子を前記第1の入力端子に接続するマルチプレクサとすることができる。
前記各メモリセルにおいて、前記第1のインバータの入力ノードは前記ライトビット線に接続され、前記第2のインバータの入力ノードは前記リードビット線に接続されており、
前記各ビット線ペアに対応して設けられた前記データホールド回路は、入力側が前記リードビット線に接続されたデータホールド用インバータとし、
前記各ビット線ペアに対応して設けられた前記ホールド切替回路は、第1の入力端子が対応する前記データホールド用インバータの出力側に接続され、第2の入力端子が前記外部データ入力線に接続され、出力端子が対応する前記ライトビット線に接続されており、前記カラム選択線に入力される列アドレス信号が当該ビット線ペアを選択した場合には、前記出力端子を前記第2の入力端子に接続し、それ以外の場合には前記出力端子を前記第1の入力端子に接続するマルチプレクサとすることができる。
以上のように、本発明によれば、単一セルアクセス方式を用いることなく、選択メモリセルにライトする際に、当該選択メモリセルと同じライトワード線に接続された選択行の非選択メモリセルが半選択状態となった時、当該非選択メモリセルにおけるラッチデータの破壊の危険を回避し、広い動作マージンを実現することが可能となる。また、各メモリセルは最小構成とした場合、従来の6トランジスタ・メモリセルで構成することが可能であるため、高集積度を同時に実現することが可能となる。
以下、本発明を実施するための形態について、図面を参照しながら説明する。
図1は、本発明の実施例1に係る半導体記憶装置の全体構成を表すブロック図である。本実施例の半導体記憶装置は、リードワード線(RWm)(m=1,2,…)及びライトワード線(WWm)のペアからなる複数のワード線ペア(Wm)と、リードビット線(RDn)(n=1,2,…)及びライトビット線(WDn)のペアからなる複数のビット線ペア(Dn)を備えている。各ワード線ペア(Wm)と各ビット線ペア(Dn)は格子状に交差して設けられている。各リードワード線(RWm)には、データの読み出しを行う行を選択するリード制御信号が外部から入力される。各ライトワード線(WWm)には、データの書き込みを行う行を選択するライト制御信号が外部から入力される。
各ワード線ペア(Wm)と各ビット線ペア(Dn)とが交差する交点の其々に対応して、メモリセル1が設けられている。各メモリセル1は、メモリセル1へ書き込むデータが入力される入力端子(D)と、メモリセル1から読み出されるデータの反転値が出力される出力端子(Q−)と、ライト制御信号が入力されるライト制御端子(φW)と、リード制御信号が入力されるリード制御端子(φR)とを備えている。
さらに、半導体記憶装置は、データの書き込み/読み出しを行うカラムを指定する列アドレス信号が入力されるカラム選択線(Y)と、外部からライトデータが入力される外部データ入力線(Din)と、外部へリードデータが出力される外部データ出力線(Dout)と、カラム選択線(Y)に入力される列アドレス信号に従ってビット線ペア(D1,D2,…)のうちの何れかを、外部データ入力線(Din)及び外部データ出力線(Dout)に選択的に接続する列選択回路2とを備えている。
列選択回路2は、各ビット線ペア(D1,D2,…)の其々に対応して、データホールド用インバータ(3−1,3−2,…)及びホールド切替回路(4−1,4−2,…)を備えており、更に、各ビット線ペア(D1,D2,…)のうちの何れかを外部データ出力線(Dout)に選択的に接続する出力セレクタ5を備えている。各データホールド用インバータ(3−1,3−2,…)は、入力側が対応するリードビット線(RD1,RD2,…)に接続された通常のインバータである。
各ホールド切替回路(4−n)(n=1,2,…)は、第1の入力端子(in1n),第2の入力端子(in2n),出力端子(outn),及び制御端子(cn)を備えたマルチプレクサである。第1の入力端子(in1n)は、対応するデータホールド用インバータ(3−n)の出力側に接続されている。第2の入力端子(in2n)は外部データ入力線(Din)に接続されている。出力端子(outn)は対応するライトビット線(WDn)に接続されている。また、制御端子(cn)はカラム選択線(Y)に接続されている。ホールド切替回路(4−n)は、カラム選択線(Y)に入力される列アドレス信号がビット線ペア(Dn)を選択した場合には、出力端子(outn)を第2の入力端子(in2n)に接続し、それ以外の場合には第1の入力端子(in1n)に接続する。
ホールド切替回路(4−n)が出力端子(outn)を第2の入力端子(in2n)に接続したとき、ビット線ペア(Dn)に接続された選択行のメモリセル1とデータホールド用インバータ(3−n)とがループ接続された状態となり、ライトビット線(WDn)の電位は当該メモリセル1にラッチされた論理レベル電圧にラッチされる。従って、データホールド用インバータ(3−n)は、ライトビット線(WDn)に対して論理レベル電圧をラッチするデータホールド回路として機能する。
図2は、図1のメモリセルの構成をトランジスタ・レベルで表した回路図である。メモリセル1は、第1のインバータ(INVR)、第2のインバータ(INVW)、ライト側アクセス・トランジスタ(TGW)、及びリード側アクセス・トランジスタ(TGR)を備え、6トランジスタ・メモリセルとして構成されている。
第1のインバータ(INVR)及び第2のインバータ(INVW)は、互いに一方の入力ノードが他方の出力ノードにループ接続されており、Dフリップ・フロップを構成している。第1のインバータ(INVR)の入力ノードを「ライト側記憶ノード(NW)」、第2のインバータ(INVW)の入力ノードを「リード側記憶ノード(NR)」と呼ぶ。
ライト側記憶ノード(NW)は、ライト側アクセス・トランジスタ(TGW)を介してライトビット線(WD)に接続されている。ライト側アクセス・トランジスタ(TGW)は、通常の片チャネルのMISFETであり、そのゲートはライトワード線(WW)に接続されている。従って、ライト側アクセス・トランジスタ(TGW)は、ライト選択信号により通断制御される。
リード側記憶ノード(NR)は、リード側アクセス・トランジスタ(TGR)を介してリードビット線(RD)に接続されている。リード側アクセス・トランジスタ(TGR)は、通常の片チャネルのMISFETであり、そのゲートはリードワード線(RW)に接続されている。従って、リード側アクセス・トランジスタ(TGR)は、リード選択信号により通断制御される。
尚、図2において、第1のインバータ(INVR)のオン・コンダクタンスをGINVR、リード側アクセス・トランジスタ(TGR)のオン・コンダクタンスをGTGR、第2のインバータ(INVW)のオン・コンダクタンスをGINVW、ライト側アクセス・トランジスタ(TGW)のオン・コンダクタンスをGTGWとすると、
GINVR>GTGR
GINVW<GTGW
となるように設計されている。このように設計することで、リード/ライト動作時に於いて半選択状態にある場合に、リード側記憶ノード(NR)の電圧が第2のインバータ(INVW)の論理閾値を越えること及びライト側記憶ノード(NW)の電圧が第1のインバータ(INVR)の論理閾値を越えることをより確実に防止することができ、動作マージンをより広くすることができる。また、同時に読み出し速度を大きくすることができる。
GINVR>GTGR
GINVW<GTGW
となるように設計されている。このように設計することで、リード/ライト動作時に於いて半選択状態にある場合に、リード側記憶ノード(NR)の電圧が第2のインバータ(INVW)の論理閾値を越えること及びライト側記憶ノード(NW)の電圧が第1のインバータ(INVR)の論理閾値を越えることをより確実に防止することができ、動作マージンをより広くすることができる。また、同時に読み出し速度を大きくすることができる。
また、図2の例では、ライト側アクセス・トランジスタ(TGW)及びリード側アクセス・トランジスタ(TGR)は、片チャネルのMISFETにより構成しているが、後述の実施例2のようにトランスミッション・ゲートで構成してもよい。
以上のように構成された本実施例の半導体記憶装置について、以下その動作を説明する。
(1)リード動作
図3は、図1,図2の半導体記憶装置のリード動作時のタイミングチャートである。図3では、一例として、1行2列目のメモリセル1(図1において符号C12を付したメモリセル)のデータを読み出す場合を示している。尚、図3におけるノード電位(NR_12)は、図1に示した1行2列目のメモリセル1(図3において符号C12を付したメモリセル)内のノード(NR)(図2参照)の電位を表している。
図3は、図1,図2の半導体記憶装置のリード動作時のタイミングチャートである。図3では、一例として、1行2列目のメモリセル1(図1において符号C12を付したメモリセル)のデータを読み出す場合を示している。尚、図3におけるノード電位(NR_12)は、図1に示した1行2列目のメモリセル1(図3において符号C12を付したメモリセル)内のノード(NR)(図2参照)の電位を表している。
(1.1) データの読み出しを行う場合、まず、読み出しを行うセルの列を選択する列アドレス信号を列アドレス入力線(Y)に入力する。これにより、出力セレクタ5は、選択された列のリードビット線(RD2)を外部データ出力線(Dout)に接続する。
(1.2) 次に、読み出しを行うセルの行のリードワード線(RW1)のリード選択信号をアサートする(Hレベルにする)。これにより、リードワード線(RW1)に接続されたすべてのメモリセル1(1行目のメモリセルC11,C12,…)のリード側アクセス・トランジスタ(TGR)が導通状態となり、各リードビット線(RDn)(n=1,2,…)には、1行目の各メモリセル1にラッチされている論理レベル電圧の反転値Dold11−,Dold12−,…が出力される。このとき、外部データ出力線(Dout)には、出力セレクタ5により選択されたリードビット線(RD2)が接続されているため、外部データ出力線(Dout)には1行2列目のメモリセル1にラッチされている論理レベル電圧Dold12−が出力される。
以上のような動作により、選択されたメモリセル1にラッチされているデータの読み出しが行われる。
(2)ライト動作
図4は、図1,図2の半導体記憶装置のライト動作時のタイミングチャートである。図4では、一例として、1行2列目のメモリセル1(図1において符号C12を付したメモリセル)にデータを書き込む場合を示している。尚、図4におけるノード電位(NR_12,NR_1j(j≠2))は、それぞれ、図1に示した1行2列目のメモリセル1(図3において符号C12を付したメモリセル)及び1行j列目(j≠2)のメモリセル1内のノード(NR)(図2参照)の電位を表している。
図4は、図1,図2の半導体記憶装置のライト動作時のタイミングチャートである。図4では、一例として、1行2列目のメモリセル1(図1において符号C12を付したメモリセル)にデータを書き込む場合を示している。尚、図4におけるノード電位(NR_12,NR_1j(j≠2))は、それぞれ、図1に示した1行2列目のメモリセル1(図3において符号C12を付したメモリセル)及び1行j列目(j≠2)のメモリセル1内のノード(NR)(図2参照)の電位を表している。
(初期状態)
図4において、初期状態では、各リードワード線(RWn)(n=1,2,…)、各ライトワード線(WWn)(n=1,2,…)はネゲート(Lレベル)の状態、カラム選択線Yには列アドレス信号が入力されていない状態にある。
図4において、初期状態では、各リードワード線(RWn)(n=1,2,…)、各ライトワード線(WWn)(n=1,2,…)はネゲート(Lレベル)の状態、カラム選択線Yには列アドレス信号が入力されていない状態にある。
(書き込み準備段階:時刻t1〜t4)
データの書き込みを行う場合、書き込みを行うメモリセル1の属する行の各メモリセル1にラッチされたデータが破壊されるのを防止するため、まず、書き込み準備段階として、次のような動作により当該行の各メモリセルにラッチされたデータをデータホールド用インバータ3−1,3−2,…によりラッチする。
データの書き込みを行う場合、書き込みを行うメモリセル1の属する行の各メモリセル1にラッチされたデータが破壊されるのを防止するため、まず、書き込み準備段階として、次のような動作により当該行の各メモリセルにラッチされたデータをデータホールド用インバータ3−1,3−2,…によりラッチする。
(2.1) 書き込みを行うメモリセル1の属する行(選択行)のリードワード線(RW1)のリード選択信号をアサートする(Hレベルにする)(時刻t1)。これにより、各列のリードビット線(RD1,RD2,…)には、選択行のリードワード線(RW1)に接続する各列のメモリセル1(1行目のメモリセル1)においてラッチされている論理レベル電圧の反転値Dold11−,Dold12−,…が出力される(時刻t2)。
このとき、カラム選択線(Y)には列アドレス信号はまだ入力されていないため、すべての列のホールド切替回路4−n(n=1,2,…)は、第2の入力端子(in2n)に接続された状態にある。従って、各ライトビット線(WD1,WD2,…)には、データホールド用インバータ3−1,3−2,…により反転されたリードビット線(RD1,RD2,…)の電圧の反転値Dold11,Dold12,…が出力される。従って、各ライトビット線(WD1,WD2,…)の電圧は、データホールド用インバータ3−1,3−2,…により、選択行のメモリセル1にラッチされた論理レベル電圧Dold11,Dold12,…にラッチされる(時刻t3)。
(2.2) 各ライトビット線(WD1,WD2,…)の電圧が定まるのに充分な時間をおいた後、選択行のリードワード線(RW1)のリード選択信号がネゲートされる(Lレベルにする)(時刻t4)。
(書き込み段階:時刻t5〜t12)
(2.4) 次に、外部データ入力線(Din)に書き込みを行うライトデータの論理レベル電圧Dnewを入力する(時刻t5)。このとき、カラム選択線(Y)には、まだ列アドレス信号が入力されていないため、外部データ入力線(Din)のライトデータは何れのライトビット線(WD1,WD2,…)にも入力されていない。
(2.4) 次に、外部データ入力線(Din)に書き込みを行うライトデータの論理レベル電圧Dnewを入力する(時刻t5)。このとき、カラム選択線(Y)には、まだ列アドレス信号が入力されていないため、外部データ入力線(Din)のライトデータは何れのライトビット線(WD1,WD2,…)にも入力されていない。
(2.5) 次に、書き込みを行うセルの列を選択する列アドレス信号をカラム選択線(Y)に入力する(時刻t6)。これにより、選択された列のホールド切替回路4−2は、ライトビット線(WD2)を外部データ入力線(Din)に接続する。また、それ以外のホールド切替回路4−j(j≠2)では、ライトビット線(WDj)は対応するデータホールド用インバータ3−jの出力に接続される。これにより、選択された列のライトビット線(WD2)は、ライトデータの論理レベル電圧Dnewとなる(時刻t7)。一方、選択されなかった列のライトビット線(WDj)(j≠2)はデータホールド用インバータ3−jにより、もとの論理レベル電圧Dold1jに拘束された儘維持される。
(2.6) 次に、書き込みを行う行(選択行)のライトワード線(WW1)のライト選択信号をアサートする(Hレベルとする)(時刻t8)。これにより、選択行(1行目)のすべてのメモリセル1のライト側アクセス・トランジスタ(TGW)は導通状態となり、ライトビット線(WDn)(n=1,2,…)の論理レベル電圧がライト側記憶ノード(NW)に伝達する。このとき、選択された列のライトビット線(WD2)には、ライトデータの論理レベル電圧Dnewが設定されているので、1行2列目のメモリセル1(図3の符号C12が附されたメモリセル)のDフリップ・フロップには論理レベル電圧Dnewが設定され、それに伴い、当該メモリセル1のリード側記憶ノード(NR_12)の電圧は論理レベル電圧Dnewの反転値となる(時刻t9)。一方、選択されなかった列のライトビット線(WDj)(j≠2)には、選択行(1行目)のメモリセル1及びデータホールド用インバータ3−jによりラッチされている論理レベル電圧Dold1jが設定されているので、1行j列目のメモリセル1のリード側記憶ノード(NR_1j)の設定電圧はそのままに維持される。
(2.7) 最後に、ライトワード線(WW1)のライト選択信号をネゲートする(Lレベルとする)。これにより、1行目の各メモリセル1は、その時点におけるライトビット線(WDj)の電圧をラッチする(時刻t10)。そして、列アドレス信号の入力を停止する(時刻t11)。これにより、書込用セレクタ4−n(n=1,2,…)は非選択の状態となる(時刻t12)。
以上の動作によって、1行2列目のメモリセル1に新しいデータが書き込まれ、1行1列目のメモリセル1には従前のデータが保持される。本実施例の半導体記憶装置では、ライト動作時に於いて、半選択状態のメモリセル1に対しては、当該メモリセル1とデータホールド用インバータ3−jとをループ接続してインバータ・ループを形成し、ライトビット線(WDj)の電圧を当該メモリセル1内に従前記憶されている論理レベル電圧Dold1jに拘束することで、当該メモリセル1のデータがライト動作中に破壊されることを確実に防止することが可能となる。
図5は、本発明の実施例2に係る半導体記憶装置のメモリセル1の構成をトランジスタ・レベルで表した回路図である。尚、半導体記憶装置の全体構成については、図1と同様である。
本実施例では、実施例1の図2と比較すると、ライト側アクセス・トランジスタ(TGW)及びリード側アクセス・トランジスタ(TGR)が、トランスミッション・ゲートで構成されている点で相違する。それに伴い、リードワード線(RW)及びライトワード線(WW)を、それぞれ、リード選択信号及びライト選択信号の非反転値が入力される線(RW+,WW+)と反転値が入力される線(RW−,WW−)のペアにより構成されている。
このように、ライト側アクセス・トランジスタ(TGW)及びリード側アクセス・トランジスタ(TGR)を相補型のトランスミッション・ゲートで構成することで、プロセスのバラツキによる各トランジスタの閾値のバラツキに対する動作マージンをより広くすることができる。
図6は、本発明の実施例3に係る半導体記憶装置の全体構成を表すブロック図である。尚、図6において、図1と同様の構成部分については同符号を付して説明は省略する。
本実施例の半導体記憶装置では、各列(カラム)のライトビット線とリードビット線は、1本のビット線(D1,D2,…)で共用されている。また、列選択回路2は、入出力セレクタ6及びプリチャージ回路9を備えると共に、それぞれの列のビット線(D1,D2,…)に対応して、ホールド切替回路7−1,7−2,…及びホールド・スイッチ回路8−1,8−2,…を備えている。
各メモリセル1の入力端子(D)及び出力端子(Q−)は、ともに該メモリセル1の属する列のビット線(Dn)(n=1,2,…)に接続されている。
また、外部データ入力線(Din)及び外部データ出力線(Dout)は、入出力セレクタ6に接続されている。入出力セレクタ6は、3つの入出力端子と1つの制御端子を有する4端子回路であり、3つの入出力端子には、外部データ入力線(Din)、外部データ出力線(Dout)及び入出力データノード(NRWD)が接続され、制御端子には、リード・ライト切替信号が入力されている。入出力セレクタ6は、リード・ライト切替信号(R/W)に従って、入出力データノード(NRWD)を外部データ入力線(Din)又は外部データ出力線(Dout)の何れか一方に接続する。すなわち、即ち、リード・ライト切替信号(R/W)がライト状態のときに外部データ入力線(Din)に接続し、それ以外のときに外部データ出力線(Dout)に接続するよう動作する。
ホールド切替回路7−n(n=1,2,…)は、2つの一次側端子(in1n,in2n)と1つの二次側端子(outn)と制御端子とを有するマルチプレクサである。一方の一次側端子(in1n)は入出力データノード(NRWD)に接続されており、他方の一次側端子(in2n)は、対応するホールド・スイッチ回路8−nに接続されている。二次側端子(outn)は、対応するビット線(Dn)に接続されている。また、制御端子はカラム選択線(Y)に接続されており、列アドレス信号が入力される。ホールド切替回路7−nは、この列アドレス信号により列が選択された場合には、ビット線(Dn)を入出力データノード(NRWD)に接続し、それ以外の場合には、ビット線(Dn)をホールド・スイッチ回路8−nに接続するように動作する。
プリチャージ回路9は、電源電圧VDDの1/2の電圧を生成する定電圧回路である。
各ホールド・スイッチ回路8−n(n=1,2,…)は、ホールド切替回路7−nの一次側端子(in2n)とプリチャージ回路9の出力端子との間に接続されたスイッチ回路であり、リード・ライト切替信号(R/W)により通断制御される。即ち、リード・ライト切替信号(R/W)がライト状態のときに導通状態となり、それ以外のときに非導通状態となるよう動作する。
図7は、図6のメモリセルの構成をトランジスタ・レベルで表した回路図である。基本的な構成は図2と同様であるため説明は省略する。図2と比べると、メモリセル1の入力端子(D)及び出力端子(Q−)は、ともに該メモリセル1の属する列のビット線(Dn)(n=1,2,…)に接続されている点が相違している。
尚、図7においても、実施例1と同様、第1のインバータ(INVR)のオン・コンダクタンスをGINVR、リード側アクセス・トランジスタ(TGR)のオン・コンダクタンスをGTGR、第2のインバータ(INVW)のオン・コンダクタンスをGINVW、ライト側アクセス・トランジスタ(TGW)のオン・コンダクタンスをGTGWとすると、
GINVR>GTGR
GINVW<GTGW
となるように設計されている。
GINVR>GTGR
GINVW<GTGW
となるように設計されている。
以上のように構成された本実施例に係る半導体記憶装置について、以下その動作を説明する。
(1)リード動作
図8は、図6,図7の半導体記憶装置のリード動作時のタイミングチャートである。図8では、一例として、1行2列目のメモリセル1(図6において符号C12を付したメモリセル)のデータを読み出す場合を示している。尚、図8におけるノード電位(NR_12)は、図6に示した1行2列目のメモリセル1(図6において符号C12を付したメモリセル)内のノード(NR)(図7参照)の電位を表している。
図8は、図6,図7の半導体記憶装置のリード動作時のタイミングチャートである。図8では、一例として、1行2列目のメモリセル1(図6において符号C12を付したメモリセル)のデータを読み出す場合を示している。尚、図8におけるノード電位(NR_12)は、図6に示した1行2列目のメモリセル1(図6において符号C12を付したメモリセル)内のノード(NR)(図7参照)の電位を表している。
(1.1) データの読み出しを行う場合、まず、読み出しを行うセルの列を選択する列アドレス信号を列アドレス入力線(Y)に入力する。また、リード・ライト切替信号(R/W)はリード状態(L状態)とする。
これにより、入出力セレクタ6は、入出力データノード(NRWD)を外部データ出力線(Dout)に接続し、選択された列のホールド切替回路7−2は、ビット線(D2)を入出力データノード(NRWD)に接続する。これにより、ビット線(D2)が外部データ出力線(Dout)に接続される。一方、選択されていない列のホールド切替回路7−j(j≠2)は、ビット線(D2)をホールド・スイッチ回路8−jに接続する。また、各ホールド・スイッチ回路8−i(i=1,2,…)は、リード・ライト切替信号(R/W)がリード状態なので、非接続状態であり、従って、ビット線(Dj)はホールド・スイッチ回路8−jにおいてオープンとなる。
これにより、入出力セレクタ6は、入出力データノード(NRWD)を外部データ出力線(Dout)に接続し、選択された列のホールド切替回路7−2は、ビット線(D2)を入出力データノード(NRWD)に接続する。これにより、ビット線(D2)が外部データ出力線(Dout)に接続される。一方、選択されていない列のホールド切替回路7−j(j≠2)は、ビット線(D2)をホールド・スイッチ回路8−jに接続する。また、各ホールド・スイッチ回路8−i(i=1,2,…)は、リード・ライト切替信号(R/W)がリード状態なので、非接続状態であり、従って、ビット線(Dj)はホールド・スイッチ回路8−jにおいてオープンとなる。
(1.2) 次に、読み出しを行うセルの行のリードワード線(RW1)のリード選択信号をアサートする(Hレベルにする)。これにより、リードワード線(RW1)に接続されたすべてのメモリセル1(1行目のメモリセルC11,C12,…)のリード側アクセス・トランジスタ(TGR)が導通状態となり、各ビット線(Dn)(n=1,2,…)には、1行目の各メモリセル1にラッチされている論理レベル電圧の反転値Dold11−,Dold12−,…が出力される。このとき、外部データ出力線(Dout)には、ホールド切替回路7−1,7−2,…により選択されたビット線(D2)が接続されているため、外部データ出力線(Dout)には1行2列目のメモリセル1にラッチされている論理レベル電圧Dold12−が出力される。
尚、リード動作時には、半選択メモリセルも読み出し状態となるが、第1のインバータ(INVR)のオン・コンダクタンスをリード側アクセス・トランジスタ(TGR)のオン・コンダクタンスよりも大きく設定しておくことで、リード・マージンは十分に大きくすることができ、メモリセルのデータの反転は防止される。従って、リード時にはビット線のプリチャージは必要ない。
以上のような動作により、選択されたメモリセル1にラッチされているデータの読み出しが行われる。
(2)ライト動作
図9は、図6,図7の半導体記憶装置のライト動作時のタイミングチャートである。図9では、一例として、1行2列目のメモリセル1(図6において符号C12を付したメモリセル)にデータを書き込む場合を示している。尚、図9におけるノード電位(NR_12,NR_1j(j≠2))は、それぞれ、図6に示した1行2列目のメモリセル1(図6において符号C12を付したメモリセル)及び1行j列目(j≠2)のメモリセル1内のノード(NR)(図7参照)の電位を表している。
図9は、図6,図7の半導体記憶装置のライト動作時のタイミングチャートである。図9では、一例として、1行2列目のメモリセル1(図6において符号C12を付したメモリセル)にデータを書き込む場合を示している。尚、図9におけるノード電位(NR_12,NR_1j(j≠2))は、それぞれ、図6に示した1行2列目のメモリセル1(図6において符号C12を付したメモリセル)及び1行j列目(j≠2)のメモリセル1内のノード(NR)(図7参照)の電位を表している。
(初期状態)
図9において、初期状態では、各リードワード線(RWn)(n=1,2,…)、各ライトワード線(WWn)(n=1,2,…)はネゲート(Lレベル)の状態、リード・ライト切替信号(R/W)はリード状態、カラム選択線Yには列アドレス信号が入力されていない状態にある。
図9において、初期状態では、各リードワード線(RWn)(n=1,2,…)、各ライトワード線(WWn)(n=1,2,…)はネゲート(Lレベル)の状態、リード・ライト切替信号(R/W)はリード状態、カラム選択線Yには列アドレス信号が入力されていない状態にある。
(書き込み準備段階:時刻t1〜t2)
データの書き込みを行う場合、書き込みを行うメモリセル1(選択メモリセル)の属する行(選択行)の選択メモリセル以外の各メモリセル1にラッチされたデータが破壊されるのを防止するため、まず、書き込み準備段階として、次のような動作により、選択列以外の各ビット線(Dj)(j≠2)の電圧を電源電圧の1/2の電圧にプリチャージする。
データの書き込みを行う場合、書き込みを行うメモリセル1(選択メモリセル)の属する行(選択行)の選択メモリセル以外の各メモリセル1にラッチされたデータが破壊されるのを防止するため、まず、書き込み準備段階として、次のような動作により、選択列以外の各ビット線(Dj)(j≠2)の電圧を電源電圧の1/2の電圧にプリチャージする。
(2.1) まず、リード・ライト切替信号(R/W)をライト状態とする。これにより、各ホールド・スイッチ回路8−1,8−2,…は導通状態となり、各ホールド切替回路7−1,7−2,…の一次側端子(in2n)には、プリチャージ回路9により電源電圧VDDの1/2の電圧が印加される(時刻t1)。また、入出力セレクタ6は、入出力データノード(NRWD)を外部データ入力線(Din)に接続する。
このとき、カラム選択線(Y)には列アドレス信号はまだ入力されていないため、すべての列のビット線(Dn)(n=1,2,…)は、一次側端子(in2n)に接続されており、各ビット線(Dn)はVDD/2の電圧にプリチャージされる(時刻t2)。
(書き込み段階:時刻t3〜)
(2.2) 次に、書き込みを行うセルの列を選択する列アドレス信号をカラム選択線(Y)に入力する(時刻t3)。これにより、選択された列のホールド切替回路7−2は、ビット線(D2)を入出力データノード(NRWD)に接続する。入出力データノード(NRWD)は外部データ入力線(Din)に接続されているため、ビット線(D2)の電圧は、その時点における外部データ入力線(Din)に設定される(時刻t4)。一方、選択されなかった列のビット線(Dj)(j≠2)の電圧はプリチャージ回路9により、VDD/2の電圧に拘束された儘維持される。
(2.2) 次に、書き込みを行うセルの列を選択する列アドレス信号をカラム選択線(Y)に入力する(時刻t3)。これにより、選択された列のホールド切替回路7−2は、ビット線(D2)を入出力データノード(NRWD)に接続する。入出力データノード(NRWD)は外部データ入力線(Din)に接続されているため、ビット線(D2)の電圧は、その時点における外部データ入力線(Din)に設定される(時刻t4)。一方、選択されなかった列のビット線(Dj)(j≠2)の電圧はプリチャージ回路9により、VDD/2の電圧に拘束された儘維持される。
(2.4) 次に、外部データ入力線(Din)に書き込みを行うライトデータの論理レベル電圧Dnewを入力する(時刻t5)。これにより、ビット線(D2)の電圧は、論理レベル電圧Dnewに遷移する(時刻t6)。
(2.5) 次に、書き込みを行う行(選択行)のライトワード線(WW1)のライト選択信号をアサートする(Hレベルとする)(時刻t7)。これにより、選択行(1行目)のすべてのメモリセル1のライト側アクセス・トランジスタ(TGW)は導通状態となり、ビット線(Dn)(n=1,2,…)の論理レベル電圧がライト側記憶ノード(NW)に伝達する。このとき、選択された列のビット線(D2)には、ライトデータの論理レベル電圧Dnewが設定されているので、1行2列目のメモリセル1(図6の符号C12が附されたメモリセル)のDフリップ・フロップには論理レベル電圧Dnewが設定され、それに伴い、当該メモリセル1のリード側記憶ノード(NR_12)の電圧は論理レベル電圧Dnewの反転値となる(時刻t8)。一方、選択されなかった列のビット線(Dj)(j≠2)の電圧は、プリチャージ回路9によりVDD/2の電圧に拘束されており、また、ライト側アクセス・トランジスタ(TGW)のライト時のオン・コンダクタンスGTGWは第2のインバータ(INVW)のオン・コンダクタンスGINVWよりも大きくなるように設定されていても、非選択列のメモリセル1のDフリップ・フロップの状態は変化せず、1行j列目のメモリセル1のリード側記憶ノード(NR_1j)の設定電圧はそのままに維持される。
(2.7) 最後に、ライトワード線(WW1)のライト選択信号をネゲートし(Lレベルとし)、リード・ライト切替信号(R/W)をリード状態とする(時刻t9)。これにより、1行目の各メモリセル1は、その時点においてメモリセル1にラッチされている電圧を維持する。また、各ホールド・スイッチ回路8−1,8−2,…はオープンとなる。そして、列アドレス信号の入力を停止する(時刻t10)。これにより、すべてのホールド切替回路7−1,7−2,…はビット線D1,D2,…を一次側端子(in2n)に接続し、ビット線D1,D2,…はオープンの状態となる。
以上の動作によって、1行2列目のメモリセル1に新しいデータが書き込まれ、1行1列目のメモリセル1には従前のデータが保持される。本実施例の半導体記憶装置では、ライト動作時に於いて、半選択状態のメモリセル1に対しては、ビット線(Dj)をプリチャージ回路9によりVDD/2の電圧に拘束しメモリセル内のDフリップ・フロップの状態反転を防止することで、当該メモリセル1のデータがライト動作中に破壊されることを確実に防止することが可能となる。
図10は、本発明の実施例4に係る半導体記憶装置のメモリセル1の構成をトランジスタ・レベルで表した回路図である。尚、図10において、図7と同様の構成部分については同符号を付して説明は省略する。
本実施例では、実施例3の図7と比較すると、ライト側アクセス・トランジスタ(TGW)及びリード側アクセス・トランジスタ(TGR)が、トランスミッション・ゲートで構成されている点で相違する。それに伴い、リードワード線(RW)及びライトワード線(WW)を、それぞれ、リード選択信号及びライト選択信号の非反転値が入力される線(RW+,WW+)と反転値が入力される線(RW−,WW−)のペアにより構成されている。
このように、ライト側アクセス・トランジスタ(TGW)及びリード側アクセス・トランジスタ(TGR)を相補型のトランスミッション・ゲートで構成することで、プロセスのバラツキによる各トランジスタの閾値のバラツキに対する動作マージンをより広くすることができる。
図11は、本発明の実施例5に係る半導体記憶装置の全体構成を表すブロック図である。尚、図11において、図6と同様の構成部分については同符号を付して説明は省略する。
本実施例の半導体記憶装置では、各列(カラム)のライトビット線とリードビット線は、1本のビット線(D1,D2,…)で共用されている。また、列選択回路2は、入出力セレクタ6を備えると共に、それぞれの列のビット線(D1,D2,…)に対応して、ホールド切替回路7−1,7−2,…、ホールド・スイッチ回路8−1,8−2,…、及びデータホールド回路10−1,10−2,…を備えている。図6と比較すると、プリチャージ回路9がデータホールド回路10−1,10−2,…に置き換わった点のみが相違する。
データホールド回路10−1,10−2,…は、各ホールド・スイッチ回路8−1,8−2,…にそれぞれ接続されている。このデータホールド回路10−1,10−2,…は、通常のDラッチ回路であり、ラッチ制御線(LAT)から入力されるラッチ制御信号がアサートされたときにデータを取り込み、ネゲートされたときにホールドする。
尚、各メモリセル1の内部構成は、図7又は図10と同様である。
以上のように構成された本実施例に係る半導体記憶装置について、以下その動作を説明する。
(1)リード動作
リード動作については、実施例3の図8で説明した動作と同様であるため、説明は省略する。
リード動作については、実施例3の図8で説明した動作と同様であるため、説明は省略する。
(2)ライト動作
図12は、図11の半導体記憶装置のライト動作時のタイミングチャートである。図11では、一例として、1行2列目のメモリセル1(図11において符号C12を付したメモリセル)にデータを書き込む場合を示している。尚、図12におけるノード電位(NR_12,NR_1j(j≠2))は、それぞれ、図11に示した1行2列目のメモリセル1(図11において符号C12を付したメモリセル)及び1行j列目(j≠2)のメモリセル1内のノード(NR)(図7,図10参照)の電位を表している。
図12は、図11の半導体記憶装置のライト動作時のタイミングチャートである。図11では、一例として、1行2列目のメモリセル1(図11において符号C12を付したメモリセル)にデータを書き込む場合を示している。尚、図12におけるノード電位(NR_12,NR_1j(j≠2))は、それぞれ、図11に示した1行2列目のメモリセル1(図11において符号C12を付したメモリセル)及び1行j列目(j≠2)のメモリセル1内のノード(NR)(図7,図10参照)の電位を表している。
(初期状態)
図12において、初期状態では、各リードワード線(RWn)(n=1,2,…)、各ライトワード線(WWn)(n=1,2,…)はネゲート(Lレベル)の状態、リード・ライト切替信号(R/W)はリード状態(Lレベル)、カラム選択線Yには列アドレス信号が入力されていない状態にある。
図12において、初期状態では、各リードワード線(RWn)(n=1,2,…)、各ライトワード線(WWn)(n=1,2,…)はネゲート(Lレベル)の状態、リード・ライト切替信号(R/W)はリード状態(Lレベル)、カラム選択線Yには列アドレス信号が入力されていない状態にある。
(書き込み準備段階:時刻t1〜t5)
データの書き込みを行う場合、書き込みを行うメモリセル1(選択メモリセル)の属する行(選択行)の選択メモリセル以外の各メモリセル1にラッチされたデータが破壊されるのを防止するため、まず、書き込み準備段階として、次のような動作により、当該選択行の各メモリセルにラッチされたデータをデータホールド回路10−1,10−2,…によりラッチする。
データの書き込みを行う場合、書き込みを行うメモリセル1(選択メモリセル)の属する行(選択行)の選択メモリセル以外の各メモリセル1にラッチされたデータが破壊されるのを防止するため、まず、書き込み準備段階として、次のような動作により、当該選択行の各メモリセルにラッチされたデータをデータホールド回路10−1,10−2,…によりラッチする。
(2.1) 書き込みを行うメモリセル1の属する行(選択行)のライトワード線(WW1)のライト選択信号をアサートする(Hレベルにする)とともに、リード・ライト切替信号(R/W)をライト状態とする(時刻t1)。これにより、各列のビット線(D1,D2,…)には、選択行のリードワード線(RW1)に接続する各列のメモリセル1(1行目のメモリセル1)においてライト側記憶ノード(NW)にラッチされている論理レベル電圧Dold11,Dold12,…が出力される(時刻t2)。また、各ホールド・スイッチ回路8−1,8−2,…は導通状態となり、各ホールド切替回路7−1,7−2,…の一次側端子(in2n)はデータホールド回路10−1,10−2,…に接続される。また、入出力セレクタ6により、入出力データノード(NRWD)は外部データ入力線(Din)に接続される。
このとき、カラム選択線(Y)には列アドレス信号はまだ入力されていないため、すべての列のビット線(Dn)(n=1,2,…)は、一次側端子(in2n)に接続されており、各ビット線(Dn)はデータホールド回路10−1,10−2,…に接続される。
(2.2) 次に、ラッチ制御線(LAT)を一定時間アサートする(時刻t3〜t4)。これにより、各データホールド回路10−1,10−2,…には、選択行の各メモリセル1にラッチされた論理レベル電圧Dold11,Dold12,…がそれぞれラッチされる(時刻t4)。
(書き込み段階:時刻t5〜t11)
(2.4) 次に、外部データ入力線(Din)に書き込みを行うライトデータの論理レベル電圧Dnewを入力する(時刻t5)。このとき、カラム選択線(Y)には、まだ列アドレス信号が入力されていないため、外部データ入力線(Din)のライトデータは何れのライトビット線(WD1,WD2,…)にも入力されていない。
(2.4) 次に、外部データ入力線(Din)に書き込みを行うライトデータの論理レベル電圧Dnewを入力する(時刻t5)。このとき、カラム選択線(Y)には、まだ列アドレス信号が入力されていないため、外部データ入力線(Din)のライトデータは何れのライトビット線(WD1,WD2,…)にも入力されていない。
(2.5) 次に、書き込みを行うセルの列を選択する列アドレス信号をカラム選択線(Y)に入力する(時刻t6)。これにより、選択された列のホールド切替回路7−2は、ビット線(D2)を入出力データノード(NRWD)を介して外部データ入力線(Din)に接続する。また、それ以外のホールド切替回路7−j(j≠2)では、ビット線(Dj)は対応するホールド・スイッチ回路8−jの出力に接続される。これにより、選択された列のビット線(D2)は、ライトデータの論理レベル電圧Dnewとなる(時刻t7)。一方、選択されなかった列のビット線(Dj)(j≠2)はデータホールド回路10−jにより、もとの論理レベル電圧Dold1jに拘束された儘維持される。また、選択行(1行目)のすべてのメモリセル1のライト側アクセス・トランジスタ(TGW)は導通状態であるため、ビット線(Dn)(n=1,2,…)の論理レベル電圧がライト側記憶ノード(NW)に伝達する。このとき、選択された列のビット線(D2)がライトデータの論理レベル電圧Dnewに変化するのに伴い、1行2列目のメモリセル1(図11の符号C12が附されたメモリセル)のDフリップ・フロップのライト側記憶ノード(NW)には論理レベル電圧Dnewが設定され、それに伴い、当該メモリセル1のリード側記憶ノード(NR_12)の電圧は論理レベル電圧の反転値Dnew−となる(時刻t8)。一方、選択されなかった列のビット線(Dj)(j≠2)には、選択行(1行目)のデータホールド回路10−jによりラッチされている論理レベル電圧Dold1jが設定されているので、1行j列目のメモリセル1のリード側記憶ノード(NR_1j)の設定電圧はそのままに維持される。
(2.6) 最後に、ライトワード線(WW1)のライト選択信号をネゲートする(Lレベルとする)とともに、リード・ライト切替信号(R/W)をリード状態(Lレベル)とする。これにより、1行目の各メモリセル1は、その時点におけるビット線(Dj)の電圧をラッチする(時刻t9)。そして、列アドレス信号の入力を停止する。これにより、ホールド切替回路7−n(n=1,2,…)は非選択の状態となる(時刻t10)。
以上の動作によって、1行2列目のメモリセル1に新しいデータが書き込まれ、1行1列目のメモリセル1には従前のデータが保持される。本実施例の半導体記憶装置では、ライト動作時に於いて、半選択状態のメモリセル1に対しては、データホールド回路10−jにより、ビット線(Dj)の電圧を当該メモリセル1内に従前記憶されている論理レベル電圧Dold1jに拘束することで、当該メモリセル1のデータがライト動作中に破壊されることを確実に防止することが可能となる。
1 メモリセル
2 列選択回路
3−1,3−2,… データホールド用インバータ
4−1,4−2,… ホールド切替回路
5 出力セレクタ
6 入出力セレクタ
7−1,7−2,… ホールド切替回路
8−1,8−2,… ホールド・スイッチ回路
9 プリチャージ回路
10−1,10−2,… データホールド回路
D 入力端子
Q− 出力端子
φW ライト制御端子
φR リード制御端子
RW1,RW2,… リードワード線
WW1,WW2,… ライトワード線
W1,W2,… ワード線ペア
RD1,RD2,… リードビット線
WD1,WD2,… ライトビット線
D1,D2,… ビット線ペア
Y カラム選択線
Din 外部データ入力線
Dout 外部データ出力線
INVR 第1のインバータ
INVW 第2のインバータ
TGW ライト側アクセス・トランジスタ
TGR リード側アクセス・トランジスタ
NW ライト側記憶ノード
NR リード側記憶ノード
D1,D2,… ビット線
2 列選択回路
3−1,3−2,… データホールド用インバータ
4−1,4−2,… ホールド切替回路
5 出力セレクタ
6 入出力セレクタ
7−1,7−2,… ホールド切替回路
8−1,8−2,… ホールド・スイッチ回路
9 プリチャージ回路
10−1,10−2,… データホールド回路
D 入力端子
Q− 出力端子
φW ライト制御端子
φR リード制御端子
RW1,RW2,… リードワード線
WW1,WW2,… ライトワード線
W1,W2,… ワード線ペア
RD1,RD2,… リードビット線
WD1,WD2,… ライトビット線
D1,D2,… ビット線ペア
Y カラム選択線
Din 外部データ入力線
Dout 外部データ出力線
INVR 第1のインバータ
INVW 第2のインバータ
TGW ライト側アクセス・トランジスタ
TGR リード側アクセス・トランジスタ
NW ライト側記憶ノード
NR リード側記憶ノード
D1,D2,… ビット線
Claims (3)
- リードワード線及びライトワード線のペアからなる複数のワード線ペアと、
前記ワード線ペアに交差するよう格子状に設けられた複数のビット線と、
前記ワード線ペアと前記ビット線との交点に対応して設けられた複数のメモリセルと、
前記各ビット線の何れかを指定する列選択信号が入力されるカラム選択線と、
前記カラム選択線に入力される前記列選択信号に従って前記ビット線のうちの何れかを、外部データ入力線及び外部データ出力線に選択的に接続する列選択回路と、を備え、
前記メモリセルは、
ループ接続された第1のインバータ及び第2のインバータからなるDフリップ・フロップと、
前記第1のインバータの入力ノードと前記ビット線との間に接続され、前記ライトワード線に入力されるライト選択信号により通断制御されるライト側アクセス・トランジスタと、
前記第2のインバータの入力ノードと前記ビット線との間に接続され、前記リードワード線に入力されるリード選択信号により通断制御されるリード側アクセス・トランジスタと、を備えた半導体記憶装置において、
前記列選択回路は、
前記ビット線に対して前記第1及び第2のインバータの電源電圧の1/2の電圧を印加するプリチャージ回路、又は前記ビット線の論理レベル電圧をラッチするデータホールド回路と、
前記ビット線と前記プリチャージ回路又は前記データホールド回路との間に接続され、何れかの前記ライトワード線の前記ライト選択信号がアサートされた場合に於いて、該ビット線が前記列選択信号により選択されていないときに該ビット線と該プリチャージ回路又は該データホールド回路に接続するホールド切替回路とを、前記各ビット線のそれぞれに対応して備えていることを特徴とする半導体記憶装置。 - 前記ライト側アクセス・トランジスタのオン・コンダクタンスは、前記第2のインバータのオン・コンダクタンスよりも大きく、
前記リード側アクセス・トランジスタのオン・コンダクタンスは、前記第1のインバータのオン・コンダクタンスよりも小さいことを特徴とする請求項1記載の半導体記憶装置。 - 前記各ビット線は、ライトデータが入力されるライトビット線と、リードデータが出力されるリードビット線とのペアからなるビット線ペアであり、
前記各メモリセルにおいて、前記第1のインバータの入力ノードは前記ライトビット線に接続され、前記第2のインバータの入力ノードは前記リードビット線に接続されており、
前記各ビット線ペアに対応して設けられた前記データホールド回路は、入力側が前記リードビット線に接続されたデータホールド用インバータであり、
前記各ビット線ペアに対応して設けられた前記ホールド切替回路は、第1の入力端子が対応する前記データホールド用インバータの出力側に接続され、第2の入力端子が前記外部データ入力線に接続され、出力端子が対応する前記ライトビット線に接続されており、前記カラム選択線に入力される列選択信号が当該ビット線ペアを選択した場合には、前記出力端子を前記第2の入力端子に接続し、それ以外の場合には前記出力端子を前記第1の入力端子に接続するマルチプレクサであることを特徴とする請求項1又は2に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012078557A JP2013211063A (ja) | 2012-03-30 | 2012-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012078557A JP2013211063A (ja) | 2012-03-30 | 2012-03-30 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013211063A true JP2013211063A (ja) | 2013-10-10 |
Family
ID=49528746
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012078557A Pending JP2013211063A (ja) | 2012-03-30 | 2012-03-30 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2013211063A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110648715A (zh) * | 2019-10-09 | 2020-01-03 | 南京邮电大学 | 一种低电压sram写半选择故障的测试方法 |
-
2012
- 2012-03-30 JP JP2012078557A patent/JP2013211063A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN110648715A (zh) * | 2019-10-09 | 2020-01-03 | 南京邮电大学 | 一种低电压sram写半选择故障的测试方法 |
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