CN113140238B - 存储器电路及其操作方法以及信号网络 - Google Patents

存储器电路及其操作方法以及信号网络 Download PDF

Info

Publication number
CN113140238B
CN113140238B CN202011344969.2A CN202011344969A CN113140238B CN 113140238 B CN113140238 B CN 113140238B CN 202011344969 A CN202011344969 A CN 202011344969A CN 113140238 B CN113140238 B CN 113140238B
Authority
CN
China
Prior art keywords
write
memory cells
signal
memory
subset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011344969.2A
Other languages
English (en)
Other versions
CN113140238A (zh
Inventor
粘逸昕
藤原英弘
陈炎辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113140238A publication Critical patent/CN113140238A/zh
Application granted granted Critical
Publication of CN113140238B publication Critical patent/CN113140238B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

提供了用于存储器电路的系统和方法。在实施例中，电路包括对应于数据字和全局写入字线的多个存储器单元。多个局部写入线连接到数据字的多个存储器单元的子集。选择逻辑系统被配置为基于全局写入字线上的信号和与存储器单元的特定子集相关联的选择信号来激活存储器单元的特定子集，以经由特定局部写入线进行写入。本发明的实施例还涉及存储器电路及其操作方法以及信号网络。

Description

存储器电路及其操作方法以及信号网络
技术领域
本发明的实施例涉及存储器电路及其操作方法以及信号网络。
背景技术
存储器电路(例如，随机存取存储器电路)使用存储器单元来存储多个数据的位。存储器电路可以被配置为对数据字进行操作，每个数据字包含特定数目的位(例如16、32、64、128位)。特别地，可以将数据字写入存储器电路，其中输入引脚上存在的数据存储在存储器单元中，以便以后调用。并且可以从存储器电路读取数据字，其中存储在存储器单元中的数据被输出到输出引脚以在存储器电路外部使用。
发明内容
根据本发明的一个方面，提供了一种存储器电路，包括：多个存储器单元，与数据字相对应；全局写入字线；多个局部写入线，每个局部写入线连接到数据字的多个存储器单元的子集；选择逻辑系统，被配置为基于全局写入字线上的信号和与存储器单元的特定子集相关联的选择信号来激活存储器单元的特定子集，以经由特定局部写入线进行写入。
根据本发明的另一个方面，提供了一种操作存储器电路的方法，存储器电路包括对应于数据字的多个存储器单元，方法包括：在全局写入字线上提供信号，信号指示要写入的数据；在多个选择线中的一个上提供选择信号，每个选择线与多个存储器单元的子集相关联；操作选择逻辑系统以基于选择信号和全局写入字线的信号在局部写入线上生成信号，局部写入线连接至与选择信号相关联的多个存储器单元的子集；基于局部写入线上的信号，将存在于多个输入数据引脚上的数据写入到多个存储器单元的子集。
根据本发明的又一个方面，提供了一种用于操作存储器电路的信号网络，存储器电路包括与数据字相对应的多个存储器单元，信号网络包括：全局写入字线；读取字线，被配置为连接到多个存储器单元中的每个；多个选择信号线，每个选择信号线与多个存储器单元的子集相关联；局部写入线，配置为连接到多个存储器单元的子集，其中，局部写入线配置为连接到选择逻辑系统，选择逻辑系统从全局写入字线和与多个存储器单元的子集相关联的选择信号线接收信号。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是示出根据示例性实施例的存储器电路的框图。
图2A和图2B是描绘根据说明书的实施例的实现划分的字线的存储器电路的图。
图3是描绘根据说明书的实施例的使用基于NOR的选择逻辑系统来实现划分的字线的存储器电路的图。
图4A和图4B是描绘根据实施例的具有在两个端口、八晶体管(2P8T)存储器单元上操作的划分的写入字线的存储器电路的图。
图5A和图5B描绘了根据实施例的具有在两个端口、十晶体管(2P10T)存储器单元上操作的多条局部写入线的存储器电路。
图6A和图6B描绘了根据实施例的具有在三个端口、十晶体管(3P10T)存储器单元上操作的多条局部写入线的存储器电路。
图7是描绘根据本公开的某些实施例的操作包括对应于数据字的多个存储器单元的存储器电路的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
图1是示出根据示例性实施例的存储器电路(例如，随机存取存储器)的框图。存储器电路102控制M位长的一个数据字的存储、读取和写入。存储器电路102在存储器单元的子集106、108、110中存储构成数据字的数据位，每个存储器单元的子集存储一个或多个数据位。每个存储器单元的子集包括一个或多个用于接收要写入该存储器单元的数据的引脚，以及一个或多个用于输出从该存储器单元的子集读取的数据的引脚。在一些实施例中，取决于存储器电路的操作模式，可以使用可用于读取数据或写入数据的共享引脚来执行写入和读取操作。
存储器单元利用激活信号来控制各个存储器单元的操作。例如，存储器单元可以被配置为在其接收到写入信号时存储(即，写入)存在于其输入引脚上的数据位。并且该存储器单元可以被配置为在其接收到读取信号时输出存储在存储器单元中的位。在一些实施方案中，同时向数据字的所有存储器单元提供共同的写入信号或读取信号，从而促进一次对整个数据字的操作。例如，当在写入字线上发送激活信号时，数据字的所有存储器单元将存储存在于它们各自的输入引脚上的数据。并且当在读取字线上发送激活信号时，数据字的所有存储器单元将其存储的数据输出到它们各自的输出引脚。图1描绘了读取字线104向M位宽的数据字的所有存储器单元提供公共的读取使能信号。
相反，在图1的示例中，并不是通常地将写入使能信号提供给数据字的所有存储器单元。如图1所示，存储器电路102的存储器单元被划分为多个子集106、108、110。在一个示例中，存储器电路对M＝32位宽的数据字进行操作，数据字被划分为N＝4个子集，每个子集与M/N＝8位数据(1个字节)相关联。在图1的示例中，经由与特定子集相关联的局部写入线112、114、116向存储器单元的每个子集106、108和110提供其写入使能信号。也就是说，存储器单元的第一子集106的存储器单元从第一局部写入线112接收其写入使能信号，存储器单元的第二子集108的存储器单元从第二局部写入线114接收其写入使能信号。存储器单元的第N子集110的存储器单元从第N条局部写入线116接收其写入使能信号。在这种配置中，数据可以被写入组成数据字的存储器单元的各个子集(即少于所有子集)(例如，数据可以仅被写入存储器单元的第二子集108，数据可以同时被写入存储器单元的第一子集106和第N子集110)。
通过选择逻辑系统118、120、122的多个集合来提供对局部写入线112、114、116的控制以及向存储器单元的子集106、108、110的相应数据写入。在图1的实施例中，选择逻辑系统118、120、122电路的每个子集从全局写入字线124和各个选择信号126、128、130接收信号。全局写入字线124提供将要写入的数据的信号(例如到存储器单元的一些或所有子集106、108、110)。各个选择信号126、128、130提供了数据将要写入存储器单元的哪些子集106、108、110的指示。例如，当全局写入字线124被激活并且第一选择信号126被激活时，第一选择逻辑系统118确定要写入存储器单元的第一子集106。因此，第一选择逻辑系统118激活第一局部写入线112，第一局部写入线112连接到存储器单元的第一子集106的每个存储器单元的写入使能输入。响应于第一局部写入线112上的信号，存储器单元的第一子集106的存储器单元存储存在于其输入引脚上的数据。类似地，当全局写入字线124被激活并且第N选择信号130被激活时，第N选择逻辑系统122确定要写入存储器单元的第N子集110。因此，第N选择逻辑系统122激活第N局部写入线116，第N局部写入线116连接到存储器单元的第N子集110的每个存储器单元的写入使能输入。响应于第N局部写入线116上的信号，存储器单元的第N子集110的存储器单元存储存在于它们的输入引脚上的数据。
在某些实施例中，一次只能写入存储器单元的子集106、108、110的一个子集。在这样的示例中，存储器电路可以仅包括与一个子集的存储器单元相对应的数量的写入引脚(例如，M/N个写入引脚)。在实施例中，以相应的有限数量的读取引脚，可以通过子集选择逻辑系统来类似地控制读取操作。在其他实施例中，单个读取字线104上的信号可以促进经由M个输出引脚同时读取整个数据字。
在某些实施例中，局部写入线的使用可以提供许多优点。例如，局部写入线可以在一时间(例如，字节写入使能)写入少于整个数据字，并且要写入的存储器单元的子集是可选择的(例如，通过Y-MUX操作)。也可以提高数据写入性能。在写入字线连接到数据字的每个存储器单元的实施方式中，写入字线受到来自那些存储器单元中的每个的负载的影响。在传送写入使能信号(例如，距写入字线信号的起点最远的存储器单元)时，负载会不利地影响信号传播时间。写入使能信号的延迟到达会阻碍操作速度并引起同步困难(例如，当使能存储器单元并执行写入操作时，在适当的时间窗口期间确保在存储器单元的输入引脚上存在要写入的数据)。局部写入线分别连接到较少的存储器单元，从而减轻了负载和写入使能信号传播问题。在一些实施方案中，全局写入字线124不直接连接到(例如，唯一的连接是通过选择逻辑系统间接地)任何存储器单元，从而限制了全局写入字线124上的任何加载问题。
图2A和图2B是描绘根据说明书的实施例的实现划分的字线的存储器电路的图。图2A在202处示出了由写入字线信号(WWL)、反相写入字线信号(WWLB)、读取字线信号(RWL)和反相读取字线信号(RWLB)控制的存储器单元。当WWL信号被激活而WWLB信号相应地未被激活时，对存储器单元使能写入，以使其存储在其D输入端存在的位值。当RWL信号被激活而RWLB信号相应地未被激活时，对存储器单元使能读取，以使其在其Q输出端输出其存储的位值。
图2B描绘了存储器电路结构204，存储器电路结构204包括多个存储器单元206、208、210、212，类似于在202处描绘的存储器单元。多个存储器单元206、208、210、212对应于一个数据字。存储器单元206、208、210、212响应于读取字线信号(RWL)和对应的反相读取字线信号(RWLB)，RWL信号和RWLB信号中的每个被提供给所有存储器单元206、208、210、212。存储器电路结构204被划分为N个子集，每个子集与存储在8个存储器单元中的8位数据相关联。存储器单元的第一子集214包括存储器单元206、208(以及未示出的其间的六个存储器单元)，并且存储器单元的第N子集216包括存储器单元210、212(以及未示出的其间的六个存储器单元)。虽然在特定存储器单元结构202和存储器电路结构204的上下文中提供了图2A和图2B的示例，但是本公开考虑用于实现本文描述的系统和方法的许多其他配置。
每个子集包括选择逻辑系统。在图2A和图2B的示例中，存储器单元的第一子集214与第一选择逻辑系统218相关联，并且存储器单元的第N子集216与第二选择逻辑系统220相关联。每组选择逻辑系统接收指示写入操作将要发生的全局写入字线(GWWL)，以及与该存储器单元子集相关联的选择信号(Y[0]至Y[N-1]中的一个)。即，第一选择逻辑系统218接收与存储器单元的第一子集214相关联的GWWL信号和Y[0]，第N选择逻辑系统220接收与存储器单元的第N子集216相关联的GWWL信号和Y[N-1]。(在一些实施例中，GWWL线可以直接连接到存储器单元206、208、210、212，但是在其他实施例中，GWWL不直接连接到那些存储器单元。)
选择逻辑系统218、220可以以各种方式实现。在图2A和图2B的示例中，作为用于存储器单元的所选子集的存储器单元的写入使能信号的局部写入线信号(WWL)生成为NAND(与非)门的输出，NAND门的输出接收GWWL信号和对应的选择信号(Y[0]至Y[N-1]中的一个)，然后是反相器。从反相器之前的NAND门的输出中抽出局部写入线信号(WWLB)。参考存储器单元的第一子集214，当GWWL和Y[0]为高时，指示数据将被写入存储器单元的第一子集214，提供给存储器单元的第一子集214的存储器单元的WWLB输入的NAND门的输出为低，并且提供给存储器单元的第一子集214的存储器单元的WWL输入(写入使能)的反相器的输出为高，从而使能对存储器单元的第一子集的存储器单元(例如206，208)的写入操作。当GWWL或Y[0]中的任何一个为低时，在第一选择逻辑系统中，与非门的输出为高并且反相器的输出为低，从而禁止在存储器单元的第一子集进行任何写入操作。第N选择逻辑系统220对GWWL信号和Y[N-1]类似地操作。因此，通过对GWWL信号和选择信号Y[0]-Y[N-1]的控制，可以选择性地写入存储器单元的一个或多个子集。
如上所述，可以以各种方式来实现用于向WWL和WWLB提供信号的选择逻辑系统。图3是描绘根据说明书的实施例的使用基于NOR(或非)的选择逻辑系统来实现划分的字线的存储器电路的图。图3的存储器单元在与图2A和图2B所示的实施例类似的操作。图3的选择逻辑系统302、304接收反相全局写入字线(GWWLB)信号(在发生写入操作时为低)和相应的反相选择信号(YB[0]至YB[N-1]中的一个)。用作存储器单元的所选择的子集的存储器单元的写入使能信号的局部写入线信号(WWL)被生成为NOR门的输出，NOR门接收GWLBL信号和对应的反相选择信号。当GWWLB为低电平且反相选择信号为低电平时，该信号将为高电平，从而使能写入操作。当GWWLB和YB信号中的任何一个为高电平时，WWL将为低，禁止写入操作。相应的WWLB信号是使用反相到NOR门输出的反相器生成的。
划分的写入字线可用于在多种存储器类型上提供部分字写入操作。例如，图4A和图4B是描绘根据实施例的具有在两个端口、八晶体管(2P8T)存储器单元上操作的划分的写入字线的存储器电路的图。2P8T存储器单元402包括写入端口上拉晶体管Q1和Q2、写入端口下拉晶体管Q3和Q4以及写入端口传输门晶体管Q5和Q6。上拉晶体管Q2和下拉晶体管Q4的漏极互连，并且上拉晶体管Q1和下拉晶体管Q3的漏极互连。晶体管Q1、Q2、Q3和Q4交叉耦合以形成数据锁存器。数据锁存器的存储节点Node_1通过写入端口传输门晶体管Q6耦合到写位线WBL，并且存储节点Node_2通过写入端口传输门晶体管Q5耦合到写位线WBLB。存储节点Node_1和Node_2是互补节点，通常处于相反的逻辑电平(逻辑高或逻辑低)。写入端口传输门晶体管Q6和Q5的栅极10和12分别连接到写入字线WWL。存储器单元402耦合在操作电压VDD和VSS(例如，接地电压电平)之间。
晶体管Q1、Q2、Q3、Q4、Q5和Q6形成存储器单元402的写入端口，晶体管Q6、Q2和Q4形成第一半写入端口，而晶体管Q5、Q1和Q3形成第二半写入端口。写入端口用于将数据写入到存储器单元402中。通过读取端口下拉晶体管Q8和读取端口传输门晶体管Q7来执行存储在存储器单元402中的数据的读取。读取端口传输门晶体管Q7的栅极14连接到读取字线RWL，读取字线RWL在物理上与写入字线WWL分离。当执行写入操作时，读取端口传输门晶体管Q7截止，写入端口传输门晶体管Q5和Q6导通。因此，数据通过写入位线WBL和WBLB被写入存储器单元402。相反，当执行读取操作时，写入端口传输门晶体管Q5和Q6截止，读取端口传输门晶体管Q7导通。因此，数据被读取到读取位线RBL中。
在404处示出了用于控制被实现为两个端口、八晶体管(2P8T)单元的多个存储器单元的存储器电路。M位宽的字被划分为存储器单元的多个子集406、408。经由相应的选择逻辑系统410、412(例如，NAND门之后是反相器、NOR门)来控制每个子集的局部写入线(WWL)。可以实施其他选择逻辑系统(例如，单个“与”门)以实现类似的结果。与局部写入线/存储器单元子集相关联的选择逻辑系统410、412的每个子集接收指示写入操作将要发生的全局写入字线信号以及与该存储器单元子集相关联的选择信号。参考存储器单元的第一子集406，当第一选择逻辑系统接收到激活的GWWL信号和指示存储器单元的第一子集406被选择的高选择信号Y[0]时，与非门输出为低，提供高WWL信号，然后是反相器。用于存储器单元的第一子集406的高WWL信号使存储器单元的第一子集406的2P8T存储器单元进行写入。虽然图的例子尽管在特定存储器电路结构204和存储器电路结构404的上下文中提供了图4A和图4B，但是本公开考虑用于实现本文描述的系统和方法的许多其他配置。
图5A和图5B描绘了根据实施例的具有在两个端口、十晶体管(2P10T)存储器单元上操作的多条局部写入线的存储器电路。2P10T存储器单元结构502包括十个晶体管RGB0、PGA0、RPD0、PU0、PD0、PU1、PD1、PGA1、RPD1、PGB1。晶体管RGB0、PGA0、RPD0、PD0、PD1、PGA1、RPD1和PGB1是N型场效应晶体管，并且晶体管PU0和PU1是P型场效应晶体管。2P10T存储器单元具有四个传输门晶体管PGA0、PGB0、PGA1、PGB1和四个下拉晶体管RPD0、PD0、RPD1、PD1，其中晶体管RPD0和RPD1分别是晶体管PD0和PD1的镜像晶体管。
在504处示出了用于控制被实现为2P10T单元的多个存储器单元的存储器电路。M位宽的字被划分为存储器单元的多个子集506、508。每个的局部写入线(WWL)通过相应的选择逻辑系统510、512(例如，与非门，之后是反相器、或非门)来控制子集。与局部写入线/存储器单元子集相关联的每组选择逻辑系统510、512接收指示写入操作将要发生的全局写入字线信号以及与该存储器单元子集相关联的选择信号。参考存储器单元的第一子集506，当第一选择逻辑系统接收到激活的GWWL信号和指示存储器单元的第一子集506被选择的高选择信号Y[0]时，与非门输出为低，提供高WWL信号，然后是反相器。用于存储器单元的第一子集506的高WWL信号使存储器单元的第一子集506的2P10T存储器单元能够进行写入。虽然图的例子尽管在特定存储器单元结构502和存储器电路结构504的上下文中提供了图5A和图5B，但是本公开考虑了用于实现本文描述的系统和方法的许多其他配置。
图6A和图6B描绘了根据实施例的具有在三个端口、十晶体管(3P10T)存储器单元上操作的多条局部写入线的存储器电路。在602处描绘的3P10T存储器单元与用于写入操作的2P10T单元类似地执行。3P10T存储器单元可以包括可通过A/BRWL线存取的一个单独的读取端口，从而支持其他同步读取操作。如图6A和图6B所示，在A/BRWL端口处的下拉晶体管的栅极连接到内部存储节点(例如，使用读取字线上的信号控制的下拉晶体管连接到特定存储器单元的存储节点)。
在604处示出了用于控制被实现为3P10T单元的多个存储器单元的存储器电路。M位宽的字被划分为存储器单元的多个子集606、608。每个的局部写入线(WWL)子集通过相应的选择逻辑系统610、612(例如，与非门，之后是反相器、或非门)来控制。与局部写入线/存储器单元子集相关联的每组选择逻辑系统610、612接收指示写入操作将要发生的全局写入字线信号以及与该存储器单元子集相关联的选择信号。参考存储器单元的第一子集606，当第一选择逻辑系统接收到激活的GWWL信号和指示存储器单元的第一子集606被选择的高选择信号Y[0]时，与非门输出为低，提供高WWL信号，然后是反相器。存储器单元的第一子集606的高WWL信号使存储器单元的第一子集606的3P10T存储器单元能够进行写入。虽然图的例子尽管在特定存储器单元结构602和存储器电路结构604的上下文中提供了图6A和图6B，但是本公开考虑了用于实现本文描述的系统和方法的许多其他配置。
图7是描绘根据本公开的某些实施例的操作包括对应于数据字的多个存储器单元的存储器电路的方法的流程图。为了易于理解，虽然参考先前实施例的结构描述了图7，但是方法也适用于其他结构。在702处，在全局写入字线(GWWL)上的信号指示将要写入数据。在704处，在多个选择线Y[x]中的一个上提供选择信号，每个选择线与多个存储器单元的子集相关联。在706处操作选择逻辑系统(410、412)，以在连接到与选择信号相关联的多个存储器单元的子集的局部写入线(WWL)上生成信号，并且在708处，存在在多个输入数据引脚(WBL[])上的数据基于局部写入线(WWL)上的信号被写入到多个存储器单元的子集中。
根据一些实施例，一种存储器电路包括：多个存储器单元，与数据字相对应；全局写入字线；多个局部写入线，每个局部写入线连接到数据字的多个存储器单元的子集；选择逻辑系统，被配置为基于全局写入字线上的信号和与存储器单元的特定子集相关联的选择信号来激活存储器单元的特定子集，以经由特定局部写入线进行写入。
在上述存储器电路中，还包括：读取字线，连接到所述数据字的所有所述存储器单元。
在上述存储器电路中，使用所述读取字线上的信号控制的下拉晶体管的栅极连接至特定存储器单元的存储节点。
在上述存储器电路中，所述全局写入字线不直接连接到任何存储器单元。
在上述存储器电路中，特定存储器单元响应于写入输入端和反相写入输入端，其中，所述选择逻辑系统被配置为生成到所述写入输入端和所述反相写入输入端的信号。
在上述存储器电路中，当所述特定存储器单元是由所述选择逻辑系统激活的所述存储器单元的特定子集的成员时，所述特定存储器单元被配置为存储来自所述特定存储器单元的数据输入端的数据。
在上述存储器电路中，特定存储器单元响应于读取输入端、写入输入端、反相写入输入端。
在上述存储器电路中，所述选择逻辑系统被配置为使用一个与非门和一个反相器来生成用于所述写入输入端和所述反相写入输入端的信号。
在上述存储器电路中，所述选择逻辑系统被配置为使用一个或非门和一个反相器生成用于所述写入输入端和所述反相写入输入端的信号。
在上述存储器电路中，所述数据字对应于M个位，并且其中，每个局部写入线控制M/N个位。
在上述存储器电路中，M＝64；N＝8；并且M/N＝8。
在上述存储器电路中，所述存储器电路包括用于输入要写入的数据的M/N个引脚。
在上述存储器电路中，所述存储器电路包括用于输出读取数据的M个或M/N个引脚。
在上述存储器电路中，所述存储器电路被配置为一次同时写入x*M/N个位，其中，x是在1与N之间的整数。
在上述存储器电路中，所述存储器单元是2P8T、2P10T或3P10T存储器单元。
在实施例中，通过以下步骤在全局写入字线上提供指示要写入的数据的信号来操作包括与数据字相对应的多个存储器单元的存储器电路。在多个选择线中的一个上提供选择信号，每个选择线与多个存储器单元的子集相关联。操作选择逻辑系统以基于选择信号和全局写入字线的信号在局部写入线上生成信号，局部写入线连接至与选择信号相关联的多个存储器单元的子集。基于局部写入线上的信号，将存在于多个输入数据引脚上的数据写入到多个存储器单元的子集。
在上述方法中，还包括：在被提供给所述数据字的所有所述存储器单元的写入字线上提供信号。
在上述方法中，所述选择逻辑系统在所述局部写入线上生成所述信号，并且在反相局部写入线上生成信号。
在上述方法中，使用单个与非门和单个反相器或者单个或非门和单个反相器来生成所述局部写入线和所述反相局部写入线上的所述信号。
在某些实施例中，用于操作具有对应于数据字的多个存储器单元的存储器电路的金属路由网络包括：全局写入字线和配置为连接到多个存储器单元中的每个的读取字线。包括多条选择信号线，每条选择信号线与多个存储器单元的子集相关联。局部写入线被配置为连接到多个存储器单元的子集，其中，局部写入线被配置为连接到选择逻辑系统，选择逻辑系统从全局写入字线和与多个存储器单元的子集相关联的选择信号线接收信号。上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (20)

1.一种存储器电路，包括：
多个存储器单元，与数据字相对应；
全局写入字线，其中，所述全局写入字线不直接连接到任何存储器单元；
多个局部写入线，每个局部写入线连接到所述数据字的所述多个存储器单元的子集；
选择逻辑系统，被配置为基于所述全局写入字线上的信号和与存储器单元的特定子集相关联的选择信号来激活所述存储器单元的特定子集，以经由特定局部写入线进行写入。
2.根据权利要求1所述的存储器电路，还包括：
读取字线，连接到所述数据字的所有所述存储器单元。
3.根据权利要求2所述的存储器电路，其中，使用所述读取字线上的信号控制的下拉晶体管的栅极连接至特定存储器单元的存储节点。
4.根据权利要求1所述的存储器电路，其中，所述全局写入字线经由所述选择逻辑系统连接到任何存储器单元。
5.根据权利要求1所述的存储器电路，其中，特定存储器单元响应于写入输入端和反相写入输入端，其中，所述选择逻辑系统被配置为生成到所述写入输入端和所述反相写入输入端的信号。
6.根据权利要求1所述的存储器电路，其中，当所述特定存储器单元是由所述选择逻辑系统激活的所述存储器单元的特定子集的成员时，所述特定存储器单元被配置为存储来自所述特定存储器单元的数据输入端的数据。
7.根据权利要求1所述的存储器电路，其中，特定存储器单元响应于读取输入端、写入输入端、反相写入输入端。
8.根据权利要求7所述的存储器电路，其中，所述选择逻辑系统被配置为使用一个与非门和一个反相器来生成用于所述写入输入端和所述反相写入输入端的信号。
9.根据权利要求7所述的存储器电路，其中，所述选择逻辑系统被配置为使用一个或非门和一个反相器生成用于所述写入输入端和所述反相写入输入端的信号。
10.根据权利要求1所述的存储器电路，其中，所述数据字对应于M个位，并且其中，每个局部写入线控制M/N个位。
11.根据权利要求10所述的存储器电路，其中，M＝64；N＝8；并且M/N＝8。
12.根据权利要求10所述的存储器电路，其中，所述存储器电路包括用于输入要写入的数据的M/N个引脚。
13.根据权利要求12所述的存储器电路，其中，所述存储器电路包括用于输出读取数据的M个或M/N个引脚。
14.根据权利要求10所述的存储器电路，其中，所述存储器电路被配置为一次同时写入x*M/N个位，其中，x是在1与N之间的整数。
15.根据权利要求1所述的存储器电路，其中，所述存储器单元是两端口八晶体管、两端口十晶体管或三端口十晶体管存储器单元。
16.一种操作存储器电路的方法，所述存储器电路包括对应于数据字的多个存储器单元，所述方法包括：
在全局写入字线上提供信号，所述信号指示要写入的数据，其中，所述全局写入字线不直接连接到任何存储器单元；
在多个选择线中的一个上提供选择信号，每个选择线与所述多个存储器单元的子集相关联；
操作选择逻辑系统以基于所述选择信号和所述全局写入字线上的信号在局部写入线上生成信号，所述局部写入线连接至与所述选择信号相关联的所述多个存储器单元的所述子集；
基于所述局部写入线上的所述信号，将存在于多个输入数据引脚上的数据写入到所述多个存储器单元的所述子集。
17.根据权利要求16所述的方法，还包括：
在被提供给所述数据字的所有所述存储器单元的写入字线上提供信号。
18.根据权利要求16所述的方法，其中，所述选择逻辑系统在所述局部写入线上生成所述信号，并且在反相局部写入线上生成信号。
19.根据权利要求18所述的方法，其中，使用单个与非门和单个反相器或者单个或非门和单个反相器来生成所述局部写入线和所述反相局部写入线上的所述信号。
20.一种用于操作存储器电路的信号网络，所述存储器电路包括与数据字相对应的多个存储器单元，所述信号网络包括：
全局写入字线，其中，所述全局写入字线不直接连接到任何存储器单元；
读取字线，被配置为连接到所述多个存储器单元中的每个；
多个选择信号线，每个选择信号线与所述多个存储器单元的子集相关联；
局部写入线，配置为连接到所述多个存储器单元的子集，其中，所述局部写入线配置为连接到选择逻辑系统，所述选择逻辑系统从所述全局写入字线和与所述多个存储器单元的所述子集相关联的所述选择信号线接收信号。
CN202011344969.2A 2020-01-16 2020-11-26 存储器电路及其操作方法以及信号网络 Active CN113140238B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/744,321 US11264070B2 (en) 2020-01-16 2020-01-16 Systems and methods for memory operation using local word lines
US16/744,321 2020-01-16

Publications (2)

Publication Number Publication Date
CN113140238A CN113140238A (zh) 2021-07-20
CN113140238B true CN113140238B (zh) 2024-05-07

Family

ID=76650427

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011344969.2A Active CN113140238B (zh) 2020-01-16 2020-11-26 存储器电路及其操作方法以及信号网络

Country Status (5)

Country Link
US (3) US11264070B2 (zh)
KR (1) KR102398192B1 (zh)
CN (1) CN113140238B (zh)
DE (1) DE102020101397A1 (zh)
TW (1) TWI737534B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109325A (ja) * 2005-10-14 2007-04-26 Sony Corp 半導体メモリデバイス
CN103928047A (zh) * 2013-01-16 2014-07-16 国际商业机器公司 具有单端口存储器单元的多读取端口存储器系统以及操作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4969125A (en) 1989-06-23 1990-11-06 International Business Machines Corporation Asynchronous segmented precharge architecture
US7209383B2 (en) * 2004-06-16 2007-04-24 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
US7372728B2 (en) * 2004-06-16 2008-05-13 Stmicroelectronics, Inc. Magnetic random access memory array having bit/word lines for shared write select and read operations
US7184302B2 (en) * 2005-03-30 2007-02-27 Headway Technologies, Inc. Highly efficient segmented word line MRAM array
JP2008071384A (ja) * 2006-09-12 2008-03-27 Elpida Memory Inc 半導体記憶装置
JP5194302B2 (ja) * 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置
US8111542B2 (en) * 2008-11-19 2012-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. 8T low leakage SRAM cell
US8385106B2 (en) * 2009-09-11 2013-02-26 Grandis, Inc. Method and system for providing a hierarchical data path for spin transfer torque random access memory
US8493811B2 (en) * 2010-02-10 2013-07-23 Apple Inc. Memory having asynchronous read with fast read output
US8411497B2 (en) * 2010-05-05 2013-04-02 Grandis, Inc. Method and system for providing a magnetic field aligned spin transfer torque random access memory
US9202555B2 (en) 2012-10-19 2015-12-01 Qualcomm Incorporated Write word-line assist circuitry for a byte-writeable memory
US9030893B2 (en) * 2013-02-06 2015-05-12 Qualcomm Incorporated Write driver for write assistance in memory device
US9558791B2 (en) * 2013-12-05 2017-01-31 Taiwan Semiconductor Manufacturing Company Limited Three-dimensional static random access memory device structures
US9576622B2 (en) 2014-01-24 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Reading data from a memory cell
US9449667B2 (en) * 2014-03-31 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having shared word line
US9646681B1 (en) * 2016-04-25 2017-05-09 Qualcomm Incorporated Memory cell with improved write margin
KR20210108628A (ko) * 2020-02-26 2021-09-03 삼성전자주식회사 신뢰성 있는 기입 동작을 위한 메모리 장치 및 그것의 동작 방법
JP7074417B1 (ja) * 2021-06-16 2022-05-24 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109325A (ja) * 2005-10-14 2007-04-26 Sony Corp 半導体メモリデバイス
CN103928047A (zh) * 2013-01-16 2014-07-16 国际商业机器公司 具有单端口存储器单元的多读取端口存储器系统以及操作方法

Also Published As

Publication number Publication date
TWI737534B (zh) 2021-08-21
KR102398192B1 (ko) 2022-05-17
US11264070B2 (en) 2022-03-01
US20220172758A1 (en) 2022-06-02
US11682440B2 (en) 2023-06-20
CN113140238A (zh) 2021-07-20
TW202129647A (zh) 2021-08-01
KR20210093135A (ko) 2021-07-27
US20210225420A1 (en) 2021-07-22
DE102020101397A1 (de) 2021-07-22
US20230307024A1 (en) 2023-09-28

Similar Documents

Publication Publication Date Title
US6999371B2 (en) Semiconductor memory device capable of reducing power consumption during reading and standby
US7313049B2 (en) Output circuit of a memory and method thereof
US6876228B2 (en) Field programmable gate array
US20080158938A1 (en) Memory cells with lower power consumption during a write operation
TW201928961A (zh) 位元單元
US8964451B2 (en) Memory cell system and method
US11361818B2 (en) Memory device with global and local latches
US7161868B2 (en) Multiport semiconductor memory device capable of sufficiently steadily holding data and providing a sufficient write margin
CN110610733B (zh) 存储装置和形成存储装置的方法
US10867681B2 (en) SRAM memory having subarrays with common IO block
JP3754593B2 (ja) データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法
TW201743333A (zh) 多重資料速率記憶體
US6778462B1 (en) Metal-programmable single-port SRAM array for dual-port functionality
US6215694B1 (en) Self-restoring single event upset (SEU) hardened multiport memory cell
JP2006527902A (ja) メモリデータ線のための双方向バッファリング
US6215704B1 (en) Semiconductor memory device allowing reduction in a number of external pins
CN113140238B (zh) 存储器电路及其操作方法以及信号网络
US7046575B2 (en) Bus connection circuit for read operation of multi-port memory device
US9812177B2 (en) Circuit, method of using the circuit and memory macro including the circuit
KR20180036528A (ko) 비트 셀에 기록하기 위한 회로 및 방법
US20230410928A1 (en) Design for Testability Circuit and Read and Write Path Decoupling Circuit of SRAM
US8514613B1 (en) Memory elements with a configurable number of ports
CN112581998A (zh) 存储器器件及其操作方法
US20190228821A1 (en) Programmable High-Speed and Low-power Mode FPGA Memory with Configurable Floating Bitlines Scheme
JP2013211063A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant