KR20210093135A - 로컬 워드 라인들을 사용하는 메모리 동작을 위한 시스템 및 방법 - Google Patents

로컬 워드 라인들을 사용하는 메모리 동작을 위한 시스템 및 방법 Download PDF

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Abstract

메모리 회로를 위한 시스템 및 방법이 제공된다. 실시예들에서, 회로는 데이터 워드에 대응하는 복수의 메모리 셀 및 글로벌 기록 워드 라인을 포함한다. 복수의 로컬 기록 라인이 데이터 워드의 복수의 메모리 셀의 서브 세트에 연결된다. 선택 로직이 글로벌 기록 워드 라인 상의 신호 및 특정 서브 세트의 메모리 셀과 연관된 선택 신호에 기초하여 특정 로컬 기록 라인을 통해 기록하기 위해 특정 서브 세트의 메모리 셀을 활성화시키도록 구성된다.

Description

로컬 워드 라인들을 사용하는 메모리 동작을 위한 시스템 및 방법{SYSTEMS AND METHODS FOR MEMORY OPERATION USING LOCAL WORD LINES}
본 발명은 로컬 워드 라인들을 사용하는 메모리 동작을 위한 시스템 및 방법에 관한 것이다.
메모리 회로(예를 들어, 랜덤 액세스 메모리 회로)는 복수의 데이터 비트를 저장하기 위해 메모리 셀을 사용한다. 메모리 회로는 데이터 워드로 동작하도록 구성될 수 있으며, 각각의 데이터 워드는 특정 비트 수(예를 들어, 16, 32, 64, 128 비트)를 포함한다. 특히, 데이터 워드는 메모리 회로에 기록될 수 있으며, 여기서 입력 핀에 존재하는 데이터는 추후 리콜을 위해 메모리 셀에 저장된다. 그리고 데이터 워드는 메모리 회로로부터 판독될 수 있으며, 여기서 메모리 셀에 저장된 데이터는 메모리 회로 외부에서 사용하기 위해 출력 핀으로 출력된다.
일부 실시예들에 따르면, 메모리 회로는 데이터 워드에 대응하는 복수의 메모리 셀 및 글로벌 기록 워드 라인을 포함한다. 복수의 로컬 기록 라인이 데이터 워드의 복수의 메모리 셀의 서브 세트에 연결된다. 선택 로직이 글로벌 기록 워드 라인 상의 신호 및 특정 서브 세트의 메모리 셀과 연관된 선택 신호에 기초하여 특정 로컬 기록 라인을 통해 기록하기 위해 특정 서브 세트의 메모리 셀을 활성화시키도록 구성된다.
실시예들에서, 데이터 워드에 대응하는 복수의 메모리 셀을 포함하는 메모리 회로는 데이터가 기록될 것임을 나타내는 신호를 글로벌 기록 워드 라인 상에 제공함으로써 동작된다. 복수의 선택 라인 중 하나에 선택 신호가 제공되며, 각각의 선택 신호는 복수의 메모리 셀의 서브 세트와 연관된다. 선택 로직이 선택 신호와 연관된 복수의 메모리 셀의 서브 세트에 연결된 로컬 기록 라인 상에 신호를 생성하도록 동작하고, 복수의 입력 데이터 핀에 존재하는 데이터가 로컬 기록 라인 상의 신호에 기초하여 복수의 메모리 셀의 서브 세트에 기록된다.
특정 실시예들에서, 데이터 워드에 대응하는 복수의 메모리 셀을 갖는 메모리 회로를 동작시키기 위한 금속 라우팅 네트워크는 글로벌 기록 워드 라인 및 복수의 메모리 셀 각각에 연결되도록 구성된 판독 워드 라인을 포함한다. 복수의 선택 신호 라인이 포함되며, 각각의 선택 신호 라인은 복수의 메모리 셀의 서브 세트와 연관된다. 로컬 기록 라인이 복수의 메모리 셀의 서브 세트에 연결되도록 구성되며, 로컬 기록 라인은 글로벌 기록 워드 라인 및 복수의 메모리 셀의 서브 세트와 연관된 선택 신호 라인으로부터 신호를 수신하는 선택 로직에 연결되도록 구성된다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 예시적인 실시예에 따른 메모리 회로를 도시한 블록도이다.
도 2a와 도 2b는 본 명세서의 실시예들에 따른 분할된 워드 라인을 구현하는 메모리 회로를 도시한 도면이다.
도 3은 본 명세서의 실시예들에 따른 NOR 기반 선택 로직을 사용하여 분할된 워드 라인을 구현하는 메모리 회로를 도시한 도면이다.
도 4a와 도 4b는 실시예들에 따른 2 개의 포트, 8 개의 트랜지스터(2P8T) 메모리 셀 상에서 동작하는 분할된 기록 워드 라인을 갖는 메모리 회로를 도시한 도면이다.
도 5a와 도 5b는 실시예들에 따른 2 개의 포트, 10 개의 트랜지스터(2P10T) 메모리 셀과 함께 동작하는 복수의 로컬 기록 라인을 갖는 메모리 회로를 도시한다.
도 6a와 도 6b는 실시예들에 따른 3 개의 포트, 10 개의 트랜지스터(3P10T) 메모리 셀과 함께 동작하는 복수의 로컬 기록 라인을 갖는 메모리 회로를 도시한다.
도 7은 본 개시의 특정 실시예들에 따른 데이터 워드에 대응하는 복수의 메모리 셀을 포함하는 메모리 회로를 동작시키는 방법을 도시한 흐름도이다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들이 본 개시를 간략화하기 위해 아래에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
도 1은 예시적인 실시예에 따른 메모리 회로(예를 들어, 랜덤 액세스 메모리)를 도시한 블록도이다. 메모리 회로(102)는 M 비트 길이인 1 개의 데이터 워드의 저장, 판독 및 기록을 제어한다. 메모리 회로(102)는 데이터 워드를 구성하는 데이터 비트를 메모리 셀(106, 108, 110)에 저장하며, 각각의 메모리 셀은 하나 이상의 데이터 비트를 저장한다. 각각의 메모리 셀은 해당 메모리 셀에 기록될 데이터를 수신하기 위한 하나 이상의 핀 및 메모리 셀로부터 판독된 데이터를 출력하기 위한 하나 이상의 핀을 포함한다. 일부 실시예들에서, 기록 및 판독 동작은 메모리 회로의 동작 모드에 따라 데이터를 판독 또는 기록하는데 사용될 수 있는 공유 핀을 사용하여 수행될 수 있다.
메모리 셀은 활성화 신호를 사용하여 개별 메모리 셀의 동작을 제어한다. 예를 들어, 메모리 셀은 기록 신호를 수신할 때 입력 핀에 존재하는 데이터 비트를 저장(즉, 기록)하도록 구성될 수 있다. 그리고 해당 메모리 셀은 판독 신호를 수신할 때 메모리 셀에 저장된 비트를 출력하도록 구성될 수 있다. 일부 실시예들에서, 공통 기록 또는 판독 신호가 데이터 워드의 모든 메모리 셀에 동시에 제공되어, 한 번에 전체 데이터 워드에 대한 동작을 용이하게 한다. 예를 들어, 활성화 신호가 기록 워드 라인을 통해 전송될 때, 데이터 워드의 모든 메모리 셀은 각각의 입력 핀에 존재하는 데이터를 저장할 것이다. 그리고 활성화 신호가 판독 워드 라인을 통해 전송될 때, 데이터 워드의 모든 메모리 셀은 저장된 데이터를 각각의 출력 핀으로 출력할 것이다. 도 1은 공통 판독 인에이블 신호를 M 비트 폭 데이터 워드의 모든 메모리 셀에 제공하는 판독 워드 라인(104)을 도시한다.
대조적으로, 도 1의 예에서의 기록 인에이블 신호는 데이터 워드의 모든 메모리 셀에 공통적으로 제공되지는 않는다. 도 1에 도시된 바와 같이, 메모리 회로(102)의 메모리 셀은 복수의 서브 세트의 메모리 셀(106, 108, 110)로 분할된다. 일 예에서, 메모리 회로는 N = 4 서브 세트로 분할되는 M = 32 비트 폭의 데이터 워드로 동작하며, 각각의 서브 세트는 M/N = 8 데이터 비트(1 바이트)와 연관된다. 도 1의 예에서, 각각의 서브 세트의 메모리 셀(106, 108 및 110)에는 해당 특정 서브 세트와 연관된 로컬 기록 라인(112, 114, 116)을 통해 기록 인에이블 신호가 제공된다. 즉, 제 1 서브 세트의 메모리 셀(106)은 제 1 로컬 기록 라인(112)으로부터 기록 인에이블 신호를 수신하고, 제 2 서브 세트의 메모리 셀(108)은 제 2 로컬 기록 라인(114)으로부터 기록 인에이블 신호를 수신하며, 제 N 서브 세트의 메모리 셀(110)은 제 N 로컬 기록 라인(116)으로부터 기록 인에이블 신호를 수신한다. 이 구성에서, 데이터는 데이터 워드를 구성하는 메모리 셀의 개별 서브 세트에 (즉, 모든 서브 세트보다 적음) 기록될 수 있다(예를 들어, 데이터는 제 2 서브 세트의 메모리 셀(108)에만 기록될 수 있고, 데이터는 제 1 서브 세트의 메모리 셀(106) 및 제 N 서브 세트의 메모리 셀(110)에 동시에 기록될 수 있다).
로컬 기록 라인(112, 114, 116)의 제어 및 서브 세트의 메모리 셀(106, 108, 110)에 대한 대응하는 데이터 기록은 복수 세트의 선택 로직(118, 120, 122)에 의해 제공된다. 도 1의 실시예에서, 각 세트의 선택 로직(118, 120, 122) 회로는 글로벌 기록 워드 라인(124)으로부터의 신호 및 개별 선택 신호(126, 128, 130)를 수신한다. 글로벌 기록 워드 라인(124)은 데이터가 기록될 것이라는 신호를 (예를 들어, 일부 또는 모든 서브 세트의 메모리 셀(106, 108, 110)에) 제공한다. 개별 선택 신호(126, 128, 130)는 어떤 서브 세트의 메모리 셀(106, 108, 110)에 데이터가 기록될 것인지의 표시를 제공한다. 예를 들어, 글로벌 기록 워드 라인(124)이 활성이고 제 1 선택 신호(126)가 활성인 경우, 제 1 선택 로직(118)은 제 1 서브 세트의 메모리 셀(106)에 기록될 것으로 결정한다. 따라서, 제 1 선택 로직(118)은 제 1 서브 세트의 메모리 셀(106) 각각의 기록 인에이블 입력에 연결된 제 1 로컬 기록 라인(112)을 활성화시킨다. 제 1 로컬 기록 라인 신호(112)에 응답하여, 제 1 서브 세트의 메모리 셀(106)은 자신들의 입력 핀에 존재하는 데이터를 저장한다. 유사하게, 글로벌 기록 워드 라인(124)이 활성이고 제 N 선택 신호(130)가 활성인 경우, 제 N 선택 로직(122)은 제 N 서브 세트의 메모리 셀(110)에 기록될 것으로 결정한다. 따라서, 제 N 선택 로직(122)은 제 N 서브 세트의 메모리 셀(110) 각각의 기록 인에이블 입력에 연결된 제 N 로컬 기록 라인(116)을 활성화시킨다. 제 N 로컬 기록 라인 신호(116)에 응답하여, 제 N 서브 세트의 메모리 셀(110)은 자신들의 입력 핀에 존재하는 데이터를 저장한다.
특정 실시예들에서, 한 번에 단 하나의 서브 세트의 메모리 셀(106, 108, 110)만 기록될 수 있다. 이러한 예에서, 메모리 회로는 하나의 서브 세트의 메모리 셀에 대응하는 다수의 기록 핀(예를 들어, M/N 기록 핀)만 포함할 수 있다. 실시예들에서, 판독 동작은 대응하는 제한된 수의 판독 핀을 사용하여, 서브 세트 선택 로직을 통해 유사하게 제어될 수 있다. 다른 실시예들에서, 단일 판독 워드 라인 신호(104)가 M 개의 출력 핀을 통해 전체 데이터 워드의 판독을 동시에 용이하게 할 수 있다.
특정 실시예들에서, 로컬 기록 라인의 사용은 많은 장점을 제공할 수 있다. 예를 들어, 로컬 기록 라인은 한 번에 전체 데이터 워드 미만의 기록을 인에이블(예를 들어, 바이트 기록 인에이블)할 수 있고, 기록될 메모리 셀의 서브 세트(들)는 (예를 들어, Y-MUX 동작을 통해) 선택 가능할 수 있다. 데이터 기록 성능이 또한 향상될 수 있다. 기록 워드 라인이 데이터 워드의 모든 메모리 셀에 연결되는 구현예들에서, 기록 워드 라인은 이들 메모리 셀 각각으로부터의 로딩에 의해 영향을 받는다. 이 로딩은 기록 인에이블 신호를 (예를 들어, 기록 워드 라인 신호의 기원으로부터 가장 먼 메모리 셀에) 전달할 때 신호 전파 시간에 악영향을 줄 수 있다. 기록 인에이블 신호의 지연된 도착은 동작 속도를 저해할 뿐만 아니라 동기화(예를 들어, 메모리 셀이 기록 인에이블되고 기록 동작을 수행할 때 적절한 시간 윈도우 동안 기록될 데이터가 메모리 셀의 입력 핀에 존재하는 것을 보장함) 어려움을 야기할 수 있다. 로컬 기록 라인은 각각 더 적은 수의 메모리 셀에 연결되어 로딩 및 기록 인에이블 신호 전파 문제를 완화시키다. 일부 구현예들에서, 글로벌 기록 워드 라인(124)은 임의의 메모리 셀에 직접 연결되지 않으므로(예를 들어, 유일한 연결은 선택 로직을 통해 간접적으로 연결됨), 글로벌 기록 워드 라인(124) 상의 임의의 로딩 문제가 제한된다.
도 2a와 도 2b는 본 명세서의 실시예들에 따른 분할된 워드 라인을 구현하는 메모리 회로를 도시한 도면이다. 도 2a는 202에서 기록 워드 라인 신호(WWL), 기록 워드 라인 바 신호(WWLB), 판독 워드 라인 신호(RWL) 및 판독 워드 라인 바 신호(RWLB)에 의해 제어되는 메모리 셀을 도시한다. WWL 신호가 활성이고 WWLB 신호가 이에 따라 비활성이면, 메모리 셀에 대한 기록이 인에이블되어 D 입력에 존재하는 비트 값을 저장한다. RWL 신호가 활성이고 RWLB 신호가 이에 따라 비활성이면, 메모리 셀에 대한 판독이 인에이블되어 저장된 비트 값을 Q 출력에 출력한다.
도 2b는 202에 도시된 메모리 셀과 같은 복수의 메모리 셀(206, 208, 210, 212)을 포함하는 메모리 회로(204)를 도시한다. 복수의 메모리 셀(206, 208, 210, 212)은 하나의 데이터 워드에 대응한다. 메모리 셀(206, 208, 210, 212)은 판독 워드 라인 신호(RWL) 및 대응하는 판독 워드 라인 바 신호(RWLB)에 응답하고, 이들 각각은 모든 메모리 셀(206, 208, 210, 212)에 제공된다. 메모리 회로(204)는 N 개의 서브 세트로 분할되며, 각각의 서브 세트는 8 개의 메모리 셀에 저장된 8 비트 데이터와 관련된다. 제 1 서브 세트(214)는 메모리 셀(206, 208)(및 도시되지 않은 사이에 있는 6 개의 메모리 셀)을 포함하고, 제 N 서브 세트(216)는 메모리 셀(210, 212)(및 도시되지 않은 사이에 있는 6 개의 메모리 셀)을 포함한다. 도 2a와 도 2b의 예가 특정 메모리 셀 구조물(202) 및 메모리 회로 구조물(204)과 관련하여 제공되지만, 본 개시는 본 명세서에 설명된 시스템 및 방법을 구현하기 위한 많은 다른 구성을 고려한다.
각각의 서브 세트는 선택 로직을 포함한다. 도 2b의 예에서, 제 1 서브 세트(214)는 제 1 선택 로직(218)과 연관되고, 제 N 서브 세트(216)는 제 2 선택 로직(220)과 연관된다. 각 세트의 선택 로직은 기록 동작이 발생할 것임을 나타내는 글로벌 기록 워드 라인(GWWL) 신호 및 해당 서브 세트의 메모리 셀과 연관된 선택 신호(Y[0] 내지 Y[N-1] 중 하나)를 수신한다. 즉, 제 1 선택 로직(218)은 GWWL 신호 및 제 1 서브 세트의 메모리 셀(214)과 연관된 Y[0]를 수신하고, 제 N 선택 로직(220)은 GWWL 신호 및 제 N 서브 세트의 메모리 셀(216)과 연관된 Y[N-1]를 수신한다. (일부 실시예들에서 GWWL은 메모리 셀(206, 208, 210, 212)에 직접 연결될 수 있지만, 다른 실시예들에서 GWWL은 이러한 메모리 셀에 직접 연결되지 않는다.)
선택 로직(218, 220)은 다양한 방식으로 구현될 수 있다. 도 2의 예에서, 선택된 서브 세트의 메모리 셀에 대한 기록 인에이블 신호로서 작용하는 로컬 기록 라인 신호(WWL)는 GWWL 신호 및 대응하는 선택 신호(Y[0] 내지 Y[N-1] 중 하나)를 수신하는 NAND 게이트에 이어 인버터의 출력으로서 생성된다. 로컬 기록 라인 바 신호(WWLB)는 인버터 이전에 NAND 게이트의 출력으로부터 태핑된다. 제 1 서브 세트의 메모리 셀(214)을 참조하면, GWWL이 하이(high)이고 Y[0]이 하이일 때(데이터가 제 1 서브 세트의 메모리 셀(214)에 기록될 것임을 나타냄), 제 1 서브 세트의 메모리 셀(214)의 WWLB 입력에 제공된 NAND 게이트의 출력은 로우(low)이고, 제 1 서브 세트의 메모리 셀(214)의 WWL 입력(기록 인에이블)에 제공된 인버터의 출력은 하이이므로, 제 1 서브 세트의 메모리 셀(예를 들어, 206, 208)에 대한 기록 동작을 인에이블한다. GWWL 또는 Y[0] 중 하나가 로우일 때, 제 1 선택 로직에서 NAND 게이트의 출력은 하이이고 인버터의 출력은 로우이므로, 첫 1 서브 세트에서 임의의 기록 동작이 금지된다. 제 N 선택 로직(220)은 GWWL 신호 및 Y[N-1]을 통해 유사하게 동작한다. 따라서, GWWL 신호 및 선택 신호(Y[0] 내지 Y[N-1])의 제어를 통해, 하나 이상의 서브 세트의 메모리 셀에 선택적으로 기록될 수 있다.
전술한 바와 같이, WWL 및 WWLB에 신호를 제공하기 위한 선택 로직은 다양한 방식으로 구현될 수 있다. 도 3은 본 명세서의 실시예들에 따른 NOR 기반 선택 로직을 사용하여 분할된 워드 라인을 구현하는 메모리 회로를 도시한 도면이다. 도 3의 메모리 셀은 실시예들에서 도 2에 도시된 것과 유사하게 동작한다. 도 3의 선택 로직(302, 304)은 기록 동작이 발생할 때 로우인 글로벌 기록 워드 라인 바(GWWLB) 신호 및 대응하는 선택 바 신호(YB[0] 내지 YB[N-1] 중 하나)를 수신한다. 선택된 서브 세트의 메모리 셀에 대한 기록 인에이블 신호로서 작용하는 로컬 기록 라인 신호(WWL)는 GWWLB 신호 및 대응하는 선택 바 신호를 수신하는 NOR 게이트의 출력으로서 생성된다. GWWLB가 로우이고 선택 바 신호가 로우일 때, WWL은 하이일 것이므로, 기록 동작을 인에이블한다. GWWLB 및 YB 신호 중 하나가 하이일 때, WWL은 로우일 것이므로, 기록 동작이 금지된다. 대응하는 WWLB 신호는 NOR 게이트의 출력에 탭핑된 인버터를 사용하여 생성된다.
분할된 기록 워드 라인을 사용하여 다양한 메모리 유형에 대한 부분적인 워드 기록 동작을 제공할 수 있다. 예를 들어, 도 4a와 도 4b는 실시예들에 따른 2 개의 포트, 8 개의 트랜지스터(2P8T) 메모리 셀 상에서 동작하는 분할된 기록 워드 라인을 갖는 메모리 회로를 도시한 도면이다. 2P8T 메모리 셀(402)은 기록 포트 풀업 트랜지스터(Q1 및 Q2), 기록 포트 풀다운 트랜지스터(Q3 및 Q4) 및 기록 포트 패스 게이트 트랜지스터(Q5 및 Q6)를 포함한다. 풀업 트랜지스터(Q2)와 풀다운 트랜지스터(Q4)의 드레인은 서로 연결되고, 풀업 트랜지스터(Q1)와 풀다운 트랜지스터(Q3)의 드레인은 서로 연결된다. 트랜지스터(Q1, Q2, Q3 및 Q4)는 교차 결합되어 데이터 래치를 형성한다. 데이터 래치의 저장 노드(Node_1)는 기록 포트 패스 게이트 트랜지스터(Q6)를 통해 기록 비트 라인(WBL)에 결합되고, 저장 노드(Node_2)는 기록 포트 패스 게이트 트랜지스터(Q5)를 통해 기록 비트 라인(WBLB)에 결합된다. 저장 노드(Node_1 및 Node_2)는 대개 반대 논리 레벨(논리 하이 또는 논리 로우)에 있는 상보성 노드이다. 기록 포트 패스 게이트 트랜지스터(Q6 및 Q5)의 게이트(10 및 12)는 각각 기록 워드 라인(WWL)에 연결된다. 메모리 셀(402)은 동작 전압(VDD과 VSS(예를 들어, 접지 전압 레벨)) 사이에 결합된다.
트랜지스터(Q1, Q2, Q3, Q4, Q5 및 Q6)는 메모리 셀(402)의 기록 포트를 형성하고, 트랜지스터(Q6, Q2 및 Q4)는 제 1 절반 기록 포트를 형성하며, 트랜지스터(Q5, Q1 및 Q3)은 제 2 절반 기록 포트를 형성한다. 기록 포트는 데이터를 메모리 셀(402)에 기록하는데 사용된다. 메모리 셀(402)에 저장된 데이터의 판독은 판독 포트 풀다운 트랜지스터(Q8) 및 판독 포트 패스 게이트 트랜지스터(Q7)를 통해 수행된다. 판독 포트 패스 게이트 트랜지스터(Q7)의 게이트(14)는 기록 워드 라인(WWL)과 전기적으로 그리고 물리적으로 분리된 판독 워드 라인(RWL)에 연결된다. 기록 동작이 수행될 때, 판독 포트 패스 게이트 트랜지스터(Q7)는 턴오프되고, 기록 포트 패스 게이트 트랜지스터(Q5 및 Q6)는 턴온된다. 따라서, 데이터는 기록 비트 라인(WBL, WBLB)을 통해 메모리 셀(402)에 기록된다. 반대로, 판독 동작이 수행될 때, 기록 포트 패스 게이트 트랜지스터(Q5, Q6)는 턴오프되고, 판독 포트 패스 게이트 트랜지스터(Q7)는 턴온된다. 따라서, 데이터는 판독 비트 라인(RBL)으로 판독된다.
2 개의 포트, 8 개의 트랜지스터(2P8T) 셀로서 구현된 복수의 메모리 셀을 제어하기 위한 메모리 회로가 404에 도시되어 있다. M 비트 폭 워드는 다수의 서브 세트의 메모리 셀(406, 408)로 분할된다. 각각의 서브 세트에 대한 로컬 기록 라인(WWL)은 각각의 선택 로직(410, 412)(예를 들어, NAND 게이트에 이어 인버터, NOR 게이트)을 통해 제어된다. 유사한 결과를 달성하기 위해 다른 선택 로직(예를 들어, 단일 AND 게이트)이 구현될 수 있다. 로컬 기록 라인/서브 세트의 메모리 셀과 연관된 각 세트의 선택 로직(410, 412)은 기록 동작이 발생할 것임을 나타내는 글로벌 기록 워드 라인 신호 및 해당 서브 세트의 메모리 셀과 연관된 선택 신호를 수신한다. 제 1 서브 세트(406)를 참조하면, 제 1 선택 로직이 활성 GWWL 신호 및 제 1 서브 세트의 메모리 셀(406)이 선택되었음을 나타내는 하이 선택 신호(Y[0])를 수신할 때, NAND 게이트 출력은 로우이므로, 인버터 이후에 하이 WWL 신호를 제공한다. 제 1 서브 세트(406)에 대한 해당 하이 WWL 신호는 기록을 위해 제 1 서브 세트의 2P8T 메모리 셀을 인에이블한다. 도 4a와 도 4b의 예가 특정 메모리 셀 구조물(204) 및 메모리 회로 구조물(404)과 관련하여 제공되지만, 본 개시는 본 명세서에 설명된 시스템 및 방법을 구현하기 위한 많은 다른 구성을 고려한다.
도 5a와 도 5b는 실시예들에 따른 2 개의 포트, 10 개의 트랜지스터(2P10T) 메모리 셀과 함께 동작하는 복수의 로컬 기록 라인을 갖는 메모리 회로를 도시한다. 2P10T 메모리 셀(502)은 10 개의 트랜지스터(PGB0, PGA0, RPD0, PU0, PD0, PU1, PD1, PGA1, RPD1, PGB1)를 포함한다. 트랜지스터(PGB0, PGA0, RPD0, PD0, PD1, PGA1, RPD1, 및 PGB1)는 N 형 전계 효과 트랜지스터이고, 트랜지스터(PU0 및 PU1)는 P 형 전계 효과 트랜지스터이다. 2P10T 메모리 셀은 4 개의 패스 게이트 트랜지스터(PGA0, RPG0, PGA1, RPG1) 및 4 개의 풀다운 트랜지스터(RPD0, PD0, RPD1, PD1)를 가지며, 여기서 트랜지스터(RPD0 및 RPD1)는 각각 트랜지스터(PD0 및 PD1)의 미러 트랜지스터이다.
2P10T 셀로서 구현된 복수의 메모리 셀을 제어하기 위한 메모리 회로가 504에 도시되어 있다. M 비트 폭 워드는 다수의 서브 세트의 메모리 셀(506, 508)로 분할된다. 각각의 서브 세트에 대한 로컬 기록 라인(WWL)은 각각의 선택 로직(510, 512)(예를 들어, NAND 게이트에 이어 인버터, NOR 게이트)을 통해 제어된다. 로컬 기록 라인/서브 세트의 메모리 셀과 연관된 각 세트의 선택 로직(510, 512)은 기록 동작이 발생할 것임을 나타내는 글로벌 기록 워드 라인 신호 및 해당 서브 세트의 메모리 셀과 연관된 선택 신호를 수신한다. 제 1 서브 세트(506)를 참조하면, 제 1 선택 로직이 활성 GWWL 신호 및 제 1 서브 세트의 메모리 셀(506)이 선택되었음을 나타내는 하이 선택 신호(Y[0])를 수신할 때, NAND 게이트 출력은 로우이므로, 인버터 이후에 하이 WWL 신호를 제공한다. 제 1 서브 세트(506)에 대한 해당 하이 WWL 신호는 기록을 위해 제 1 서브 세트의 2P10T 메모리 셀을 인에이블한다. 도 5a와 도 5b의 예가 특정 메모리 셀 구조물(502) 및 메모리 회로 구조물(504)과 관련하여 제공되지만, 본 개시는 본 명세서에 설명된 시스템 및 방법을 구현하기 위한 많은 다른 구성을 고려한다.
도 6a와 도 6b는 실시예들에 따른 3 개의 포트, 10 개의 트랜지스터(3P10T) 메모리 셀과 함께 동작하는 복수의 로컬 기록 라인을 갖는 메모리 회로를 도시한다. 602에 도시된 3P10T 메모리 셀은 기록 동작을 위해 2P10T 셀과 유사하게 수행한다. 3P10T 메모리 셀은 A/BRWL 라인을 통해 액세스 가능한 별도의 판독 포트를 포함하여 추가적인 동시 판독 동작을 지원할 수 있다. 도 6a에 도시된 바와 같이, A/BRWL 포트에서의 풀다운 트랜지스터의 게이트는 내부 저장 노드에 연결된다(예를 들어, 판독 워드 라인 상의 신호를 사용하여 제어되는 풀다운 트랜지스터는 특정 메모리 셀의 저장 노드에 연결된다).
3P10T 셀로서 구현된 복수의 메모리 셀을 제어하기 위한 메모리 회로가 604에 도시되어 있다. M 비트 폭 워드는 다수의 서브 세트의 메모리 셀(606, 608)로 분할된다. 각각의 서브 세트에 대한 로컬 기록 라인(WWL)은 각각의 선택 로직(610, 612)(예를 들어, NAND 게이트에 이어 인버터, NOR 게이트)을 통해 제어된다. 로컬 기록 라인/서브 세트의 메모리 셀과 연관된 각 세트의 선택 로직(610, 612)은 기록 동작이 발생할 것임을 나타내는 글로벌 기록 워드 라인 신호 및 해당 서브 세트의 메모리 셀과 연관된 선택 신호를 수신한다. 제 1 서브 세트(606)를 참조하면, 제 1 선택 로직이 활성 GWWL 신호 및 제 1 서브 세트의 메모리 셀(606)이 선택되었음을 나타내는 하이 선택 신호(Y[0])를 수신할 때, NAND 게이트 출력은 로우이므로, 인버터 이후에 하이 WWL 신호를 제공한다. 제 1 서브 세트(606)에 대한 해당 하이 WWL 신호는 기록을 위해 제 1 서브 세트의 3P10T 메모리 셀을 인에이블한다. 도 6a와 도 6b의 예가 특정 메모리 셀 구조물(602) 및 메모리 회로 구조물(604)과 관련하여 제공되지만, 본 개시는 본 명세서에 설명된 시스템 및 방법을 구현하기 위한 많은 다른 구성을 고려한다.
도 7은 본 개시의 특정 실시예들에 따른 데이터 워드에 대응하는 복수의 메모리 셀을 포함하는 메모리 회로를 동작시키는 방법을 도시한 흐름도이다. 이해를 용이하게 하기 위해 이전 실시예들의 구조물들을 참조하여 도 7의 예가 설명되지만, 방법은 다른 구조물에도 적용 가능하다. 702에서, 데이터가 기록될 것임을 나타내는 신호가 글로벌 기록 워드 라인(GWWL) 상에 제공된다. 704에서, 선택 신호가 복수의 선택 라인 중 하나(Y[x])에 제공되며, 각각의 선택 라인은 복수의 메모리 셀의 서브 세트와 연관된다. 706에서, 선택 로직(410, 412)이 선택 신호와 연관된 복수의 메모리 셀의 서브 세트에 연결된 로컬 기록 라인(WWL) 상에 신호를 생성하도록 동작하고, 708에서, 복수의 입력 데이터 핀(WBL[])에 존재하는 데이터가 로컬 기록 라인(WWL) 상의 신호에 기초하여 복수의 메모리 셀의 서브 세트에 기록된다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술했다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 사용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들이 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 본 발명분야의 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 메모리 회로에 있어서,
데이터 워드에 대응하는 복수의 메모리 셀들;
글로벌 기록 워드 라인;
복수의 로컬 기록 라인들 - 각각의 로컬 기록 라인은 상기 데이터 워드의 상기 복수의 메모리 셀들의 서브 세트에 연결됨 - ; 및
상기 글로벌 기록 워드 라인 상의 신호 및 특정 서브 세트의 메모리 셀들과 연관된 선택 신호에 기초하여 특정 로컬 기록 라인을 통해 기록하기 위해 상기 특정 서브 세트의 메모리 셀들을 활성화시키도록 구성된 선택 로직
을 포함하는 메모리 회로.
실시예 2. 실시예 1에 있어서,
상기 데이터 워드의 모든 메모리 셀들에 연결된 판독 워드 라인
을 더 포함하는 메모리 회로.
실시예 3. 실시예 2에 있어서,
상기 판독 워드 라인 상의 신호들을 사용하여 제어되는 풀다운 트랜지스터의 게이트가 특정 메모리 셀의 저장 노드에 연결된 것인, 메모리 회로.
실시예 4. 실시예 1에 있어서,
상기 글로벌 기록 워드 라인은 어떠한 메모리 셀들에도 직접 연결되어 있지 않은 것인, 메모리 회로.
실시예 5. 실시예 1에 있어서,
특정 메모리 셀이 기록 입력 및 기록 바 입력에 응답하고, 상기 선택 로직은 상기 기록 입력 및 상기 기록 바 입력에 대한 신호들을 생성하도록 구성된 것인, 메모리 회로.
실시예 6. 실시예 1에 있어서,
특정 메모리 셀이 상기 선택 로직에 의해 활성화된 상기 특정 서브 세트의 메모리 셀들의 멤버인 경우, 상기 특정 메모리 셀은 상기 특정 메모리 셀의 데이터 입력으로부터의 데이터를 저장하도록 구성된 것인, 메모리 회로.
실시예 7. 실시예 1에 있어서,
특정 메모리 셀이 판독 입력, 기록 입력, 기록 바 입력에 응답하는 것인, 메모리 회로.
실시예 8. 실시예 7에 있어서,
상기 선택 로직은 하나의 NAND 게이트와 하나의 인버터를 사용하여 상기 기록 입력 및 상기 기록 바 입력에 대한 신호들을 생성하도록 구성된 것인, 메모리 회로.
실시예 9. 실시예 7에 있어서,
상기 선택 로직은 하나의 NOR 게이트와 하나의 인버터를 사용하여 상기 기록 입력 및 상기 기록 바 입력에 대한 신호들을 생성하도록 구성된 것인, 메모리 회로.
실시예 10. 실시예 1에 있어서,
상기 데이터 워드는 M 비트에 대응하고, 각각의 로컬 기록 라인은 M/N 비트를 제어하는 것인, 메모리 회로.
실시예 11. 실시예 10에 있어서,
M = 64이고; N = 8이며; M/N = 8인 것인, 메모리 회로.
실시예 12. 실시예 10에 있어서,
상기 메모리 회로는 기록할 데이터를 입력하기 위한 M/N개 핀들을 포함한 것인, 메모리 회로.
실시예 13. 실시예 12에 있어서,
상기 메모리 회로는 판독 데이터를 출력하기 위한 M개 또는 M/N개 핀들을 포함한 것인, 메모리 회로.
실시예 14. 실시예 10에 있어서,
상기 메모리 회로는 한 번에 x * M/N 비트의 동시 기록을 위해 구성되며, 여기서 x는 1과 N 사이의 정수인 것인, 메모리 회로.
실시예 15. 실시예 1에 있어서,
상기 메모리 셀들은 2P8T, 2P10T, 또는 3P10T 메모리 셀들인 것인, 메모리 회로.
실시예 16. 데이터 워드에 대응하는 복수의 메모리 셀들을 포함하는 메모리 회로를 동작시키는 방법에 있어서,
데이터가 기록될 것임을 나타내는 신호를 글로벌 기록 워드 라인 상에 제공하는 단계;
복수의 선택 라인들 중 하나 상에 선택 신호를 제공하는 단계 - 각각의 선택 라인은 상기 복수의 메모리 셀들의 서브 세트와 연관됨 - ;
상기 선택 신호 및 상기 글로벌 기록 워드 라인 상의 신호에 기초하여 상기 선택 신호와 연관된 상기 복수의 메모리 셀들의 서브 세트에 연결된 로컬 기록 라인 상에 신호를 생성하도록 선택 로직을 동작시키는 단계; 및
상기 로컬 기록 라인 상의 신호에 기초하여 상기 복수의 메모리 셀들의 서브 세트에 복수의 입력 데이터 핀들 상에서 존재하는 데이터를 기록하는 단계
를 포함하는 복수의 메모리 셀들을 포함하는 메모리 회로를 동작시키는 방법.
실시예 17. 실시예 16에 있어서,
상기 데이터 워드의 모든 메모리 셀들에 제공되는 신호를 기록 워드 라인 상에 제공하는 단계
를 더 포함하는 복수의 메모리 셀들을 포함하는 메모리 회로를 동작시키는 방법.
실시예 18. 실시예 16에 있어서,
상기 선택 로직은 상기 로컬 기록 라인 상의 신호와 로컬 기록 라인 바 상의 신호를 생성하는 것인, 복수의 메모리 셀들을 포함하는 메모리 회로를 동작시키는 방법.
실시예 19. 실시예 18에 있어서,
상기 로컬 기록 라인 상의 신호와 상기 로컬 기록 라인 바 상의 신호는 단일 NAND 게이트와 단일 인버터, 또는 단일 NOR 게이트와 단일 인버터를 사용하여 생성되는 것인, 복수의 메모리 셀들을 포함하는 메모리 회로를 동작시키는 방법.
실시예 20. 데이터 워드에 대응하는 복수의 메모리 셀들을 포함하는 메모리 회로를 동작시키기 위한 신호 네트워크에 있어서,
글로벌 기록 워드 라인;
복수의 메모리 셀들 각각에 연결되도록 구성된 판독 워드 라인;
복수의 선택 신호 라인들 - 각각의 선택 신호 라인은 상기 복수의 메모리 셀들의 서브 세트와 연관됨 - ; 및
상기 복수의 메모리 셀들의 서브 세트에 연결되도록 구성된 로컬 기록 라인 - 상기 로컬 기록 라인은 상기 글로벌 기록 워드 라인 및 상기 복수의 메모리 셀들의 서브 세트와 연관된 상기 선택 신호 라인으로부터 신호를 수신하는 선택 로직에 연결되도록 구성됨 -
을 포함하는 복수의 메모리 셀들을 포함하는 메모리 회로를 동작시키기 위한 신호 네트워크.

Claims (10)

  1. 메모리 회로에 있어서,
    데이터 워드에 대응하는 복수의 메모리 셀들;
    글로벌 기록 워드 라인;
    복수의 로컬 기록 라인들 - 각각의 로컬 기록 라인은 상기 데이터 워드의 상기 복수의 메모리 셀들의 서브 세트에 연결됨 - ; 및
    상기 글로벌 기록 워드 라인 상의 신호 및 특정 서브 세트의 메모리 셀들과 연관된 선택 신호에 기초하여 특정 로컬 기록 라인을 통해 기록하기 위해 상기 특정 서브 세트의 메모리 셀들을 활성화시키도록 구성된 선택 로직
    을 포함하는 메모리 회로.
  2. 제 1 항에 있어서,
    상기 데이터 워드의 모든 메모리 셀들에 연결된 판독 워드 라인
    을 더 포함하는 메모리 회로.
  3. 제 2 항에 있어서,
    상기 판독 워드 라인 상의 신호들을 사용하여 제어되는 풀다운 트랜지스터의 게이트가 특정 메모리 셀의 저장 노드에 연결된 것인, 메모리 회로.
  4. 제 1 항에 있어서,
    상기 글로벌 기록 워드 라인은 어떠한 메모리 셀들에도 직접 연결되어 있지 않은 것인, 메모리 회로.
  5. 제 1 항에 있어서,
    특정 메모리 셀이 기록 입력 및 기록 바 입력에 응답하고, 상기 선택 로직은 상기 기록 입력 및 상기 기록 바 입력에 대한 신호들을 생성하도록 구성된 것인, 메모리 회로.
  6. 제 1 항에 있어서,
    특정 메모리 셀이 상기 선택 로직에 의해 활성화된 상기 특정 서브 세트의 메모리 셀들의 멤버인 경우, 상기 특정 메모리 셀은 상기 특정 메모리 셀의 데이터 입력으로부터의 데이터를 저장하도록 구성된 것인, 메모리 회로.
  7. 제 1 항에 있어서,
    특정 메모리 셀이 판독 입력, 기록 입력, 기록 바 입력에 응답하는 것인, 메모리 회로.
  8. 제 1 항에 있어서,
    상기 데이터 워드는 M 비트에 대응하고, 각각의 로컬 기록 라인은 M/N 비트를 제어하는 것인, 메모리 회로.
  9. 데이터 워드에 대응하는 복수의 메모리 셀들을 포함하는 메모리 회로를 동작시키는 방법에 있어서,
    데이터가 기록될 것임을 나타내는 신호를 글로벌 기록 워드 라인 상에 제공하는 단계;
    복수의 선택 라인들 중 하나 상에 선택 신호를 제공하는 단계 - 각각의 선택 라인은 상기 복수의 메모리 셀들의 서브 세트와 연관됨 - ;
    상기 선택 신호 및 상기 글로벌 기록 워드 라인 상의 신호에 기초하여 상기 선택 신호와 연관된 상기 복수의 메모리 셀들의 서브 세트에 연결된 로컬 기록 라인 상에 신호를 생성하도록 선택 로직을 동작시키는 단계; 및
    상기 로컬 기록 라인 상의 신호에 기초하여 상기 복수의 메모리 셀들의 서브 세트에 복수의 입력 데이터 핀들 상에서 존재하는 데이터를 기록하는 단계
    를 포함하는 복수의 메모리 셀들을 포함하는 메모리 회로를 동작시키는 방법.
  10. 데이터 워드에 대응하는 복수의 메모리 셀들을 포함하는 메모리 회로를 동작시키기 위한 신호 네트워크에 있어서,
    글로벌 기록 워드 라인;
    복수의 메모리 셀들 각각에 연결되도록 구성된 판독 워드 라인;
    복수의 선택 신호 라인들 - 각각의 선택 신호 라인은 상기 복수의 메모리 셀들의 서브 세트와 연관됨 - ; 및
    상기 복수의 메모리 셀들의 서브 세트에 연결되도록 구성된 로컬 기록 라인 - 상기 로컬 기록 라인은 상기 글로벌 기록 워드 라인 및 상기 복수의 메모리 셀들의 서브 세트와 연관된 상기 선택 신호 라인으로부터 신호를 수신하는 선택 로직에 연결되도록 구성됨 -
    을 포함하는 복수의 메모리 셀들을 포함하는 메모리 회로를 동작시키기 위한 신호 네트워크.
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