JPH05342875A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05342875A JPH05342875A JP4150504A JP15050492A JPH05342875A JP H05342875 A JPH05342875 A JP H05342875A JP 4150504 A JP4150504 A JP 4150504A JP 15050492 A JP15050492 A JP 15050492A JP H05342875 A JPH05342875 A JP H05342875A
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- JP
- Japan
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- bit line
- read
- memory cell
- switching element
- data
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Abstract
(57)【要約】
【目的】 読出用ビット線を複数本備えた半導体記憶装
置に関し、記憶されたデータを高速に読み出すことがで
きると共に高集積化できることを目的とする。 【構成】 ビット線Ｐ1 〜Ｐ4 にプルダウントランジス
タＱ33〜Ｑ36を接続し、アンドゲート２３〜２６よりな
る制御手段によりアドレスデータＭＵＡ1 ，ＭＵＡ2 に
基づいてスイッチング制御信号を生成し、そのスイッチ
ング制御信号によりプルダウントランジスタＱ33〜Ｑ36
をスイッチング制御する。プルダウントランジスタＱ33
〜Ｑ36をスイッチング制御することによりビット線Ｐ1
〜Ｐ4 のレベルを制御し、差動増幅器２１，２２を用い
てセルＭＣＬｎ，ＭＣＲｎに記憶されたデータを確実に
読み出す。
置に関し、記憶されたデータを高速に読み出すことがで
きると共に高集積化できることを目的とする。 【構成】 ビット線Ｐ1 〜Ｐ4 にプルダウントランジス
タＱ33〜Ｑ36を接続し、アンドゲート２３〜２６よりな
る制御手段によりアドレスデータＭＵＡ1 ，ＭＵＡ2 に
基づいてスイッチング制御信号を生成し、そのスイッチ
ング制御信号によりプルダウントランジスタＱ33〜Ｑ36
をスイッチング制御する。プルダウントランジスタＱ33
〜Ｑ36をスイッチング制御することによりビット線Ｐ1
〜Ｐ4 のレベルを制御し、差動増幅器２１，２２を用い
てセルＭＣＬｎ，ＭＣＲｎに記憶されたデータを確実に
読み出す。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特にビット線を独立して複数本備えた半導体記憶装置に
関する。
特にビット線を独立して複数本備えた半導体記憶装置に
関する。
【０００２】読出用ビット線を複数本備えたマルチポー
ト・スタティック・ＲＡＭ（ランダムアクセスメモリ）
では高集積化のため、各メモリセルを少ない素子数で構
成することが要求されている。また、高速化のため、セ
ンスアンプに差動型センスアンプを用いた構成とするこ
とが要求されている。
ト・スタティック・ＲＡＭ（ランダムアクセスメモリ）
では高集積化のため、各メモリセルを少ない素子数で構
成することが要求されている。また、高速化のため、セ
ンスアンプに差動型センスアンプを用いた構成とするこ
とが要求されている。
【０００３】
【従来の技術】図７は３ポート用ＲＡＭのセルの一例の
構成図を示す。図７のセルはトランジスタＱ1 〜Ｑ12、
抵抗Ｒ1 ，Ｒ2 の１４の素子より構成されている。
構成図を示す。図７のセルはトランジスタＱ1 〜Ｑ12、
抵抗Ｒ1 ，Ｒ2 の１４の素子より構成されている。
【０００４】読出用ビット線を複数本備えたマルチポー
ト・スタティック・ＲＡＭは、図７の様にライトポート
・リードポート（Ａ，Ｂポート）毎に２本づつビット線
対１，２，３を用意し、３本のワード線４，５，６にデ
コーダを接続して、同一サイクルでそれぞれ違う３つの
アドレスの１つにデータを書き込み、その他２つのアド
レスを同時にリードする構成であった。
ト・スタティック・ＲＡＭは、図７の様にライトポート
・リードポート（Ａ，Ｂポート）毎に２本づつビット線
対１，２，３を用意し、３本のワード線４，５，６にデ
コーダを接続して、同一サイクルでそれぞれ違う３つの
アドレスの１つにデータを書き込み、その他２つのアド
レスを同時にリードする構成であった。
【０００５】この様なメモリセルの場合、リードポート
のビット線対ＢＬ1 ，ＢＬ2 をそれぞれ差増幅器の入力
に接続し、ビット線対２，３の電圧振幅を抑えビット線
電流を減らすと共に、リードデータを高速に読み出して
いた。
のビット線対ＢＬ1 ，ＢＬ2 をそれぞれ差増幅器の入力
に接続し、ビット線対２，３の電圧振幅を抑えビット線
電流を減らすと共に、リードデータを高速に読み出して
いた。
【０００６】図８は３ポート用ＲＡＭのセルの他の一例
の構成図を示す。図８のセルはトランジスタＱ13〜Ｑ20
及び抵抗Ｒ3 ，Ｒ4 の１０の素子より構成されている。
の構成図を示す。図８のセルはトランジスタＱ13〜Ｑ20
及び抵抗Ｒ3 ，Ｒ4 の１０の素子より構成されている。
【０００７】図８は、ライトポートのビット線を２本と
し、リードポートのビット線を各１本とする事で、図７
と同様の動作が得られ、メモリセルの素子が減ると共に
セル面積も減少するが、リードポートのビット線は１本
である為、データを読み出すには差動増幅器が接続でき
ず、単ビットセンス型のセンスアンプを各ビット線に接
続していた。
し、リードポートのビット線を各１本とする事で、図７
と同様の動作が得られ、メモリセルの素子が減ると共に
セル面積も減少するが、リードポートのビット線は１本
である為、データを読み出すには差動増幅器が接続でき
ず、単ビットセンス型のセンスアンプを各ビット線に接
続していた。
【０００８】単ビットセンス型のセンスアンプを動作さ
せるには、センスアンプの入力電圧振幅を差動型センス
アンプよりも大きくする必要があった。このため、高速
化が困難となってしまう。
せるには、センスアンプの入力電圧振幅を差動型センス
アンプよりも大きくする必要があった。このため、高速
化が困難となってしまう。
【０００９】そこで、本出願人は、特願平２−４１７１
８２号でメモリセルアレイをワードライン方向に２分割
してメモリアレイ相互のビット線の電圧差を差動増幅器
で増幅し、データ形成回路により差動増幅器の出力とア
ドレスの最上位ビットとの論理をとる事で高速リードを
可能とする半導体記憶装置を提案している。
８２号でメモリセルアレイをワードライン方向に２分割
してメモリアレイ相互のビット線の電圧差を差動増幅器
で増幅し、データ形成回路により差動増幅器の出力とア
ドレスの最上位ビットとの論理をとる事で高速リードを
可能とする半導体記憶装置を提案している。
【００１０】
【発明が解決しようとする課題】しかるに、図７に示す
セルを用いた半導体記憶装置では素子数が多くなるた
め、高集積化できない。また、図８に示すセルを用いた
半導体記憶装置では単ビットセンス型のアンプを用いな
ければならないため、センスアンプへの入力電圧振幅を
差動型センスアンプより大きくしなければならず、高速
化が困難であった。特願平２−４１７１８２号に示す半
導体記憶装置では図８に示すセルを差動型センスアンプ
で増幅可能な構成としているが十分な出力レベルが得ら
れないためデータ形成回路を用いて、差動型センスアン
プの出力に基づいてデータを形成していたため、データ
形成回路の分高集積化が困難となる等の問題点があっ
た。
セルを用いた半導体記憶装置では素子数が多くなるた
め、高集積化できない。また、図８に示すセルを用いた
半導体記憶装置では単ビットセンス型のアンプを用いな
ければならないため、センスアンプへの入力電圧振幅を
差動型センスアンプより大きくしなければならず、高速
化が困難であった。特願平２−４１７１８２号に示す半
導体記憶装置では図８に示すセルを差動型センスアンプ
で増幅可能な構成としているが十分な出力レベルが得ら
れないためデータ形成回路を用いて、差動型センスアン
プの出力に基づいてデータを形成していたため、データ
形成回路の分高集積化が困難となる等の問題点があっ
た。
【００１１】本発明は上記の点に鑑みなされたもので、
高速にデータを読み出し、かつ高集積化が可能な半導体
記憶装置を提供することを目的とする。
高速にデータを読み出し、かつ高集積化が可能な半導体
記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図中、１１は第１のメモリセル、１２は第
２のメモリセル、１３は差動増幅部、１４は第１のスイ
ッチング素子、１５は第２のスイッチング素子、１６は
スイッチング制御手段を示す。
図を示す。同図中、１１は第１のメモリセル、１２は第
２のメモリセル、１３は差動増幅部、１４は第１のスイ
ッチング素子、１５は第２のスイッチング素子、１６は
スイッチング制御手段を示す。
【００１３】第１のメモリセル１１には第１のメモリセ
ル１１に記憶されたデータを読み出す第１の読出用ビッ
ト線ＢＬ11が接続され、第２のメモリセル１２には第２
のメモリセル１２に記憶されたデータを読み出す第２の
読出用ビット線ＢＬ12が接続される。差動増幅部１３に
は一入力として第１の読出用ビット線ＢＬ11が接続さ
れ、他の入力として第２の読出用ビット線ＢＬ12が接続
される。
ル１１に記憶されたデータを読み出す第１の読出用ビッ
ト線ＢＬ11が接続され、第２のメモリセル１２には第２
のメモリセル１２に記憶されたデータを読み出す第２の
読出用ビット線ＢＬ12が接続される。差動増幅部１３に
は一入力として第１の読出用ビット線ＢＬ11が接続さ
れ、他の入力として第２の読出用ビット線ＢＬ12が接続
される。
【００１４】第１のスイッチング素子１４は第１の読出
用ビット線ＢＬ11に接続され、オン時に第１の読出用ビ
ット線ＢＬ11の電位を低下させる。第２のスイッチング
素子１５は第２の読出用ビット線ＢＬ12に接続され、オ
ン時に第２の読出用ビット線ＢＬ12の電位を低下させ
る。スイッチング制御手段１６は、アドレス信号に基づ
いて第１のメモリセル１１からデータを読み出すときは
第２のスイッチング素子１５がオン、第１のスイッチン
グ素子１４がオフし、前記第２のメモリセル１２からデ
ータを読み出すときは第２のスイッチング素子１５がオ
フ、第１のスイッチング素子１４がオンするように第１
のスイッチング素子１４及び第２のスイッチング素子１
５を制御し、第１，２のスイッチング素子１４，１５に
よって生ずるビット線電位の降下分は、メモリセルをリ
ードする時に生ずる電圧降下分よりも少ないようにす
る。
用ビット線ＢＬ11に接続され、オン時に第１の読出用ビ
ット線ＢＬ11の電位を低下させる。第２のスイッチング
素子１５は第２の読出用ビット線ＢＬ12に接続され、オ
ン時に第２の読出用ビット線ＢＬ12の電位を低下させ
る。スイッチング制御手段１６は、アドレス信号に基づ
いて第１のメモリセル１１からデータを読み出すときは
第２のスイッチング素子１５がオン、第１のスイッチン
グ素子１４がオフし、前記第２のメモリセル１２からデ
ータを読み出すときは第２のスイッチング素子１５がオ
フ、第１のスイッチング素子１４がオンするように第１
のスイッチング素子１４及び第２のスイッチング素子１
５を制御し、第１，２のスイッチング素子１４，１５に
よって生ずるビット線電位の降下分は、メモリセルをリ
ードする時に生ずる電圧降下分よりも少ないようにす
る。
【００１５】
【作用】読み出し時に第１のスイッチング素子及び第２
のスイッチング素子をスイッチング制御することによ
り、第１の読出用ビット線及び第２の読出用ビット線の
レベルを最適値に制御することができ、したがって、第
１のメモリセル及び第２のメモリセルに記憶されたデー
タを差動増幅部より確実に読み出すことができる。
のスイッチング素子をスイッチング制御することによ
り、第１の読出用ビット線及び第２の読出用ビット線の
レベルを最適値に制御することができ、したがって、第
１のメモリセル及び第２のメモリセルに記憶されたデー
タを差動増幅部より確実に読み出すことができる。
【００１６】
【実施例】図２は本発明の第１実施例の構成図を示す。
同図中、ＭＣ１は第１のメモリセル部となるメモリセ
ル、ＭＣ２は第２のメモリセルとなるメモリセルあり、
ＭＣ１，２は図８のメモリセルの等価回路である。１３
は差動増幅回路部、１４は第１のスイッチング素子、１
５は第２のスイッチング素子、１６はスイッチング制御
手段を示す。
同図中、ＭＣ１は第１のメモリセル部となるメモリセ
ル、ＭＣ２は第２のメモリセルとなるメモリセルあり、
ＭＣ１，２は図８のメモリセルの等価回路である。１３
は差動増幅回路部、１４は第１のスイッチング素子、１
５は第２のスイッチング素子、１６はスイッチング制御
手段を示す。
【００１７】第１のメモリセル群１１はＭＯＳトランジ
スタＱ1 〜Ｑ3 、ＭＯＳインバータ１７ａ，１７ｂより
なり、第１の読出用ビット線ＢＬ11、読出用ワード線Ｗ
ＤA、書込用ビット線ＷＤ1 等が接続される。
スタＱ1 〜Ｑ3 、ＭＯＳインバータ１７ａ，１７ｂより
なり、第１の読出用ビット線ＢＬ11、読出用ワード線Ｗ
ＤA、書込用ビット線ＷＤ1 等が接続される。
【００１８】第２のメモリセル１２はＭＯＳトランジス
タＱ4 〜Ｑ6 、ＭＯＳインバータ１８ａ，１８ｂよりな
り、第２の読出用ビット線ＢＬ12、読出用ワード線ＷＤ
B 、書込用ビット線ＷＤ2 等が接続される。
タＱ4 〜Ｑ6 、ＭＯＳインバータ１８ａ，１８ｂよりな
り、第２の読出用ビット線ＢＬ12、読出用ワード線ＷＤ
B 、書込用ビット線ＷＤ2 等が接続される。
【００１９】差動増幅回路部１３はＭＯＳトランジスタ
Ｑ7 〜Ｑ9 、抵抗Ｒ1 ，Ｒ3 よりなり、前記第１のメモ
リセル群１１の読出用ビット線ＢＬが一入力として接続
され、前記第２のメモリセル群１２の読出用ビット線Ｂ
Ｌが他の入力として接続され両者の読出用ビット線の差
電圧に応じたレベルの出力信号を出力端子Ｔout より出
力する。
Ｑ7 〜Ｑ9 、抵抗Ｒ1 ，Ｒ3 よりなり、前記第１のメモ
リセル群１１の読出用ビット線ＢＬが一入力として接続
され、前記第２のメモリセル群１２の読出用ビット線Ｂ
Ｌが他の入力として接続され両者の読出用ビット線の差
電圧に応じたレベルの出力信号を出力端子Ｔout より出
力する。
【００２０】第１のスイッチング素子１４は第１のメモ
リセル１１が読出用ビット線ＢＬ11に接続されており、
アドレス信号の最上位ビットに応じてオン・オフされ
る。オン時に読出用ビット線の電位を低下される。
リセル１１が読出用ビット線ＢＬ11に接続されており、
アドレス信号の最上位ビットに応じてオン・オフされ
る。オン時に読出用ビット線の電位を低下される。
【００２１】第２のスイッチング素子１５は、Ｎチャネ
ルＭＯＳトランジスタＰＤ２よりなり前記第２のメモリ
セル１２の読出用ビット線ＢＬに接続され、アドレス信
号の最上位ビットがインバータ１６を介して入力され、
オン・オフされ、オン時に読出用ビット線ＢＬ12の電位
を低下させる。
ルＭＯＳトランジスタＰＤ２よりなり前記第２のメモリ
セル１２の読出用ビット線ＢＬに接続され、アドレス信
号の最上位ビットがインバータ１６を介して入力され、
オン・オフされ、オン時に読出用ビット線ＢＬ12の電位
を低下させる。
【００２２】これにより、アドレス信号に基づいて前記
第１のメモリセルＭＣ１からデータを読み出すときは前
記第１のスイッチング素子１４がオフ、第２のスイッチ
ング素子１５がオンし、前記第２のメモリセルＭＣ２か
らデータを読み出すときは第１のスイッチング素子１４
がオン、前記第２のスイッチング素子１５がオフする。
第１のメモリセルＭＣ１からデータを読み出すときは前
記第１のスイッチング素子１４がオフ、第２のスイッチ
ング素子１５がオンし、前記第２のメモリセルＭＣ２か
らデータを読み出すときは第１のスイッチング素子１４
がオン、前記第２のスイッチング素子１５がオフする。
【００２３】次に図３と共に第１実施例の動作を説明す
る。図３は、本発明の第１実施例の動作波形図を示す。
同図中、信号ＡＤはリードアドレス信号であり、ＣＬ，
ＣＲはメモリセル内データ保持ラッチの１ノードであ
り、信号Ｏ（ＴouT ）は差動増幅器の出力で、ワード線
ＷＤＡ，ＷＤＢはメモリセルＭＣ１・ＭＣ２のリード用
ワード線、ＷＤ1 ，ＷＤ2 は書込み用ビット線である。
る。図３は、本発明の第１実施例の動作波形図を示す。
同図中、信号ＡＤはリードアドレス信号であり、ＣＬ，
ＣＲはメモリセル内データ保持ラッチの１ノードであ
り、信号Ｏ（ＴouT ）は差動増幅器の出力で、ワード線
ＷＤＡ，ＷＤＢはメモリセルＭＣ１・ＭＣ２のリード用
ワード線、ＷＤ1 ，ＷＤ2 は書込み用ビット線である。
【００２４】メモリセルＭＣ１には書込みデータ、メモ
リセルＭＣ２には書込みデータの反転データが保持され
る。
リセルＭＣ２には書込みデータの反転データが保持され
る。
【００２５】図３のメモリセルＭＣ１・ＭＣ２の保持デ
ータが共に“１”である状態において、ラッチノードＣ
ＬのレベルはＨで、ラッチノードＣＲのレベルはＬであ
る。この様な設定において、メモリセルＭＣ１のデータ
をリードする場合、アドレス信号ＡＤはローレベルとな
り、ワードＷＤＡはハイレベル（Ｈ）になる。この時、
第１のスイッチング素子１４がオフ、スイッチング素子
１５はオンとなり分割ビット線ＢＬ12がプルダウンされ
る。一方分割ビット線ＢＬ11は、ワードＷＤＡがＨレベ
ルになり、ラッチノードＣＬもＨレベルなので電位が低
下する。
ータが共に“１”である状態において、ラッチノードＣ
ＬのレベルはＨで、ラッチノードＣＲのレベルはＬであ
る。この様な設定において、メモリセルＭＣ１のデータ
をリードする場合、アドレス信号ＡＤはローレベルとな
り、ワードＷＤＡはハイレベル（Ｈ）になる。この時、
第１のスイッチング素子１４がオフ、スイッチング素子
１５はオンとなり分割ビット線ＢＬ12がプルダウンされ
る。一方分割ビット線ＢＬ11は、ワードＷＤＡがＨレベ
ルになり、ラッチノードＣＬもＨレベルなので電位が低
下する。
【００２６】この状態でのビット線ＢＬ11とＢＬ12は、
ビット線ＢＬ11のレベルがビット線ＢＬ12の電圧レベル
より低くなるので（図５参照）、差動増幅器１３の出力
ＯはＨレベルとなる。（図３サイクル） また、同条件でメモリセルＭＣ２をアクセスした場合、
アドレスＡＤはＨになりプルダウン第１のスイッチング
素子１４がオン、第２のスイッチング素子１５はオフな
ので、ビット線ＢＬ11がプルダウンされワードＷＤＢが
Ｈになり、メモリセルＭＣ２が選択されるが、セルラッ
チノードＣＲはＬなのでビット線ＢＬ12の電位は変化せ
ず、差動増幅器１３の出力ＯはＨレベルとなる（図３サ
イクル）。 仮に、メモリセルＭＣ２に“０”データが保持されてい
ると、セルラッチノードＣＲはＨなのでビット線ＢＬ12
はビット線電位が低下する。一方のビット線ＢＬ11は、
第１のスイッチング素子１４によりプルダウンされてい
るので、ビット線ＢＬ11＞ビット線ＢＬ12という電位差
を生ずるので、差動増幅器１３の出力ＯはＬレベルとな
る。（図３サイクル） 同様に、メモリセルＭＣ１に“０”データが保持されて
いると、セルラッチノードＣＬはＬなのでビット線電位
が変化しないと共に、ビット線ＢＬ12はプルダウンして
いるので差動増幅器１３の出力ＯはＬレベルとなる（図
２サイクル） ここで、左右のセルＭＣ１・ＭＣ２に保持されているデ
ータは、出力データの極性を同一にする為に反転されて
いる。仮に、セルＭＣ１とセルＭＣ２の保持データの極
性を揃えると〔ＣＬ1 ＝ＣＲ2 →ＣＬ1 ＝ＣＲ1 〕、左
右のセルが共に“１”を保持している場合、ＭＣ１をリ
ードすると出力ＯはＨレベルになるものの、ＭＣ２では
同じ１を保持しているにも関わらず、出力ＯはＬレベル
になっている。
ビット線ＢＬ11のレベルがビット線ＢＬ12の電圧レベル
より低くなるので（図５参照）、差動増幅器１３の出力
ＯはＨレベルとなる。（図３サイクル） また、同条件でメモリセルＭＣ２をアクセスした場合、
アドレスＡＤはＨになりプルダウン第１のスイッチング
素子１４がオン、第２のスイッチング素子１５はオフな
ので、ビット線ＢＬ11がプルダウンされワードＷＤＢが
Ｈになり、メモリセルＭＣ２が選択されるが、セルラッ
チノードＣＲはＬなのでビット線ＢＬ12の電位は変化せ
ず、差動増幅器１３の出力ＯはＨレベルとなる（図３サ
イクル）。 仮に、メモリセルＭＣ２に“０”データが保持されてい
ると、セルラッチノードＣＲはＨなのでビット線ＢＬ12
はビット線電位が低下する。一方のビット線ＢＬ11は、
第１のスイッチング素子１４によりプルダウンされてい
るので、ビット線ＢＬ11＞ビット線ＢＬ12という電位差
を生ずるので、差動増幅器１３の出力ＯはＬレベルとな
る。（図３サイクル） 同様に、メモリセルＭＣ１に“０”データが保持されて
いると、セルラッチノードＣＬはＬなのでビット線電位
が変化しないと共に、ビット線ＢＬ12はプルダウンして
いるので差動増幅器１３の出力ＯはＬレベルとなる（図
２サイクル） ここで、左右のセルＭＣ１・ＭＣ２に保持されているデ
ータは、出力データの極性を同一にする為に反転されて
いる。仮に、セルＭＣ１とセルＭＣ２の保持データの極
性を揃えると〔ＣＬ1 ＝ＣＲ2 →ＣＬ1 ＝ＣＲ1 〕、左
右のセルが共に“１”を保持している場合、ＭＣ１をリ
ードすると出力ＯはＨレベルになるものの、ＭＣ２では
同じ１を保持しているにも関わらず、出力ＯはＬレベル
になっている。
【００２７】このように本実施例によれば素子数の少な
いセルから差動増幅器のみを用いてデータを確実に読み
出すことができる。このため、高速かつ高集積化が可能
となる。
いセルから差動増幅器のみを用いてデータを確実に読み
出すことができる。このため、高速かつ高集積化が可能
となる。
【００２８】図４は本発明の第２実施例の構成図を示
す。同図中、ＭＣＬｎ，ＭＣＲｎは、メモリセルであり
図８に示すセルに対応する。ＭＡＬ，ＭＡＲはメモリセ
ルＭＣＬｎ，ＭＣＲｎをマトリクス状に配置され、ワー
ド線方向で２分割したメモリアレイである。
す。同図中、ＭＣＬｎ，ＭＣＲｎは、メモリセルであり
図８に示すセルに対応する。ＭＡＬ，ＭＡＲはメモリセ
ルＭＣＬｎ，ＭＣＲｎをマトリクス状に配置され、ワー
ド線方向で２分割したメモリアレイである。
【００２９】またＰ1 ，Ｐ2 は、Ａボードのリード専用
分割ビット線、Ｐ3 ，Ｐ4 はＢポートのリード専用分割
ビット線を示す。中央には差動増幅器２１，２２が各ポ
ートに１個づつ配置されており、Ｑ33〜Ｑ36は分割ビッ
ト線プルダウン用トランジスタである。差動増幅器２
１，２２はトランジスタＱ27〜Ｑ32、抵抗Ｒ5 〜Ｒ8 よ
りなる。信号ＰＥは、ビット線を初期化するためのパル
スである。信号ＰＥによりトランジスタＱ21〜Ｑ26がオ
ンされ、ビット線Ｐ1 〜Ｐ4 が初期化される。
分割ビット線、Ｐ3 ，Ｐ4 はＢポートのリード専用分割
ビット線を示す。中央には差動増幅器２１，２２が各ポ
ートに１個づつ配置されており、Ｑ33〜Ｑ36は分割ビッ
ト線プルダウン用トランジスタである。差動増幅器２
１，２２はトランジスタＱ27〜Ｑ32、抵抗Ｒ5 〜Ｒ8 よ
りなる。信号ＰＥは、ビット線を初期化するためのパル
スである。信号ＰＥによりトランジスタＱ21〜Ｑ26がオ
ンされ、ビット線Ｐ1 〜Ｐ4 が初期化される。
【００３０】信号ＭＵＡ1 ，ＭＵＢ1 は、リードアドレ
スの最上位ビットであり、ＭＵＡ2，ＭＵＢ2 はＭＵＡ
1 ，ＭＵＢ1 の反転信号を示す。ＲＯＡ1 ，ＲＯＢ1 は
差動増幅器２１，２２の出力信号でＲＯＡ2 ，ＲＯＢ2
はＲＯＡ1 ，ＲＯＢ1 の反転信号を示す。ＷＢＬ1 はメ
モリセルのライト用ビット線信号で、ＷＢＬ2 はＷＢＬ
1 の反転信号を示す。
スの最上位ビットであり、ＭＵＡ2，ＭＵＢ2 はＭＵＡ
1 ，ＭＵＢ1 の反転信号を示す。ＲＯＡ1 ，ＲＯＢ1 は
差動増幅器２１，２２の出力信号でＲＯＡ2 ，ＲＯＢ2
はＲＯＡ1 ，ＲＯＢ1 の反転信号を示す。ＷＢＬ1 はメ
モリセルのライト用ビット線信号で、ＷＢＬ2 はＷＢＬ
1 の反転信号を示す。
【００３１】Ａ１，ＡＸはＡポートのリード用ワード
線、Ｂ１，ＢＸはＢポートのリード用ワード線、Ｃ
Ｌ1 ，ＣＲ1 はメモリセル内のデータ保持ラッチのノー
ドで、ＣＬ 2 ，ＣＲ2 はＣＬ1 ，ＣＲ2 の反転ノードを
示す。信号ＢＣは、ビット線プルダウン期間のコントロ
ール用パルスを示す。ＳＰ１〜４はプルダウントランジ
スタＱ33〜Ｑ36のゲート信号、ＳＥは差動増幅器２１，
２２（センスアンプ）の活性化信号を示す。
線、Ｂ１，ＢＸはＢポートのリード用ワード線、Ｃ
Ｌ1 ，ＣＲ1 はメモリセル内のデータ保持ラッチのノー
ドで、ＣＬ 2 ，ＣＲ2 はＣＬ1 ，ＣＲ2 の反転ノードを
示す。信号ＢＣは、ビット線プルダウン期間のコントロ
ール用パルスを示す。ＳＰ１〜４はプルダウントランジ
スタＱ33〜Ｑ36のゲート信号、ＳＥは差動増幅器２１，
２２（センスアンプ）の活性化信号を示す。
【００３２】２３〜２６はアンドゲートを示し、プルダ
ウントランジスタＱ33〜Ｑ36をスイッチング制御する制
御信号を生成する制御手段を構成している。
ウントランジスタＱ33〜Ｑ36をスイッチング制御する制
御信号を生成する制御手段を構成している。
【００３３】通常のＳＲＡＭでは、データをリードする
ビット線は、極性の違う２本が対をなしているが本実施
例ではリード用ビット線は１本として同一サイクルに異
なる２つのアドレスを同時にリードする構成としてい
る。
ビット線は、極性の違う２本が対をなしているが本実施
例ではリード用ビット線は１本として同一サイクルに異
なる２つのアドレスを同時にリードする構成としてい
る。
【００３４】図４は本発明の一実施例の動作を説明する
ための図を示す。同図中、ＶC はメモリセルによるビッ
ト線振幅電圧、ＶD はプルダウン用トランジスタＱ33〜
Ｑ36によるビット線振幅電圧を示す。ここで、ＶC ＞Ｖ
D となるように設定する。
ための図を示す。同図中、ＶC はメモリセルによるビッ
ト線振幅電圧、ＶD はプルダウン用トランジスタＱ33〜
Ｑ36によるビット線振幅電圧を示す。ここで、ＶC ＞Ｖ
D となるように設定する。
【００３５】図６は本発明の一実施例の動作波形図を示
す。本実施例ではメモリセルアレイＭＡＬ，ＭＡＲでメ
モリセルに保持するデータの極性を変えている。このた
め、メモリセルＭＣＬｎ・ＭＣＲｎが共に“１”を保持
している場合、ＣＬ＝Ｈ・ＣＲ＝Ｌとなる。
す。本実施例ではメモリセルアレイＭＡＬ，ＭＡＲでメ
モリセルに保持するデータの極性を変えている。このた
め、メモリセルＭＣＬｎ・ＭＣＲｎが共に“１”を保持
している場合、ＣＬ＝Ｈ・ＣＲ＝Ｌとなる。
【００３６】この状態で、ＡポートからＭＣＬｎの保持
データをリードする場合、初期化パルスＰＥによりビッ
ト線がショート・プリチャージされる。また、メモリセ
ルＭＣＬｎをアクセスするので、ビット線信号ＭＣＡ１
はＬとなり、（メモリセルＭＣＲｎにアクセスする時に
はＨ）、ビット線プルダウントランジスタＱ34が選択さ
れる。
データをリードする場合、初期化パルスＰＥによりビッ
ト線がショート・プリチャージされる。また、メモリセ
ルＭＣＬｎをアクセスするので、ビット線信号ＭＣＡ１
はＬとなり、（メモリセルＭＣＲｎにアクセスする時に
はＨ）、ビット線プルダウントランジスタＱ34が選択さ
れる。
【００３７】ビット線初期化後、ＢＣを所望のタイミン
グでアクティブにして、図５に基づく適切な電位にまで
ビット線Ｐ2 をプルダウンする。
グでアクティブにして、図５に基づく適切な電位にまで
ビット線Ｐ2 をプルダウンする。
【００３８】ワード線Ａ１が選択（Ｌ→Ｈ）されると、
メモリセルＭＣＬｎの保持データノードＣＬはＨなの
で、分割ビット線Ｐ1 はメモリセルＭＣＬｎにより電圧
レベルが低下する。
メモリセルＭＣＬｎの保持データノードＣＬはＨなの
で、分割ビット線Ｐ1 はメモリセルＭＣＬｎにより電圧
レベルが低下する。
【００３９】この時の分割ビット線電圧レベルは、図５
の設定に基づいて各トランジスタサイズ及びタイミング
を決めておくと、Ｐ1 ＜Ｐ2 という電圧レベルがセンス
アンプの入力になり出力ＲＯＡ１はＨレベルとなる（図
６サイクルを参照）。
の設定に基づいて各トランジスタサイズ及びタイミング
を決めておくと、Ｐ1 ＜Ｐ2 という電圧レベルがセンス
アンプの入力になり出力ＲＯＡ１はＨレベルとなる（図
６サイクルを参照）。
【００４０】また、同一条件でメモリセルＭＣＲｎをリ
ードすると、ＭＵＡ１はＨレベルで図６のサイクル１と
同様にトランジスタＱ33がオンすることにより、ビット
線Ｐ 1 がプルダウンし、ワード線ＡＸが選択〔Ｌ→Ｈ〕
となる。メモリセルＭＣＲｎのデータ保持ノードＣＲは
Ｌであるから、ビット線Ｐ2 の電位は変化しないのでセ
ンスアンプの入力はＰ1 ＜Ｐ2 という電圧関係になり出
力ＲＯＡ１はＨレベルとなる（図６サイクル）。
ードすると、ＭＵＡ１はＨレベルで図６のサイクル１と
同様にトランジスタＱ33がオンすることにより、ビット
線Ｐ 1 がプルダウンし、ワード線ＡＸが選択〔Ｌ→Ｈ〕
となる。メモリセルＭＣＲｎのデータ保持ノードＣＲは
Ｌであるから、ビット線Ｐ2 の電位は変化しないのでセ
ンスアンプの入力はＰ1 ＜Ｐ2 という電圧関係になり出
力ＲＯＡ１はＨレベルとなる（図６サイクル）。
【００４１】次に、保持データがＬの場合、メモリＭＣ
Ｌｎのデータ保持ラッチノードＣＬは、Ｌレベルメモリ
セルＭＣＲｎのＣＲはＨレベルとなる。
Ｌｎのデータ保持ラッチノードＣＬは、Ｌレベルメモリ
セルＭＣＲｎのＣＲはＨレベルとなる。
【００４２】メモリセルＭＣＲｎをリードする場合、図
６のサイクル１同様ビット線初期化後、分割ビット線Ｐ
1 がプルダウンされ、ワード線ＡＸが選択される。
６のサイクル１同様ビット線初期化後、分割ビット線Ｐ
1 がプルダウンされ、ワード線ＡＸが選択される。
【００４３】セルデータＣＲはＨレベルであるから、図
５に基づく電圧〔ビット線初期化電圧−Ｖｍ〕にまでビ
ット線電位が下がり、センスアンプの入力はＰ2 ＜Ｐ1
というレベルになり、出力ＲＯＡ１はＬレベルになる
（図６のサイクル）。
５に基づく電圧〔ビット線初期化電圧−Ｖｍ〕にまでビ
ット線電位が下がり、センスアンプの入力はＰ2 ＜Ｐ1
というレベルになり、出力ＲＯＡ１はＬレベルになる
（図６のサイクル）。
【００４４】同じく、ＭＣＬｎをリードするとビット線
Ｐ2 がプルダウンされ、ワードＡ１がＨレベル、ＣＬは
Ｌレベルであるから、ビット線Ｐ1 の電位は変化しな
い。
Ｐ2 がプルダウンされ、ワードＡ１がＨレベル、ＣＬは
Ｌレベルであるから、ビット線Ｐ1 の電位は変化しな
い。
【００４５】従って、センスアンプの入力はＰ2 ＜Ｐ1
というレベルになり、出力ＲＯＡ１はＬレベルとなる。
というレベルになり、出力ＲＯＡ１はＬレベルとなる。
【００４６】このように、本実施例によれば、プルダウ
ントランジスタＱ33〜Ｑ36を用いることによりビット線
Ｐ１〜Ｐ４のレベルを差動増幅器１３により読み出すの
に最適なレベルとすることができるため、メモリセルＭ
ＣＬｎ，ＭＣＲｎ内のデータを確実にかつ、高速に読み
出せる。このため、データ形成回路等の付加的回路が不
要となり、高集積化が可能となる。
ントランジスタＱ33〜Ｑ36を用いることによりビット線
Ｐ１〜Ｐ４のレベルを差動増幅器１３により読み出すの
に最適なレベルとすることができるため、メモリセルＭ
ＣＬｎ，ＭＣＲｎ内のデータを確実にかつ、高速に読み
出せる。このため、データ形成回路等の付加的回路が不
要となり、高集積化が可能となる。
【００４７】
【発明の効果】上述の如く、本発明によれば、差動増幅
器を用いてデータの読み出しが行なえるため、高速化が
可能でかつ、第１及び第２のスイッチング素子より差動
増幅部の入力電圧を制御し、データ読み出しに適切なレ
ベルとすることができるため、データ形成回路等なしに
データを確実に読み出せ、したがって高集積化が可能と
なる等の特長を有する。
器を用いてデータの読み出しが行なえるため、高速化が
可能でかつ、第１及び第２のスイッチング素子より差動
増幅部の入力電圧を制御し、データ読み出しに適切なレ
ベルとすることができるため、データ形成回路等なしに
データを確実に読み出せ、したがって高集積化が可能と
なる等の特長を有する。
【図１】本発明の原理構成図である。
【図２】本発明の第１実施例の構成図である。
【図３】本発明の第１実施例の動作波形図である。
【図４】本発明の一実施例の構成図である。
【図５】本発明の一実施例の動作を説明するための図で
ある。
ある。
【図６】本発明の一実施例の動作波形図である。
【図７】３ポート用ＲＡＭのセルの一例の構成図であ
る。
る。
【図８】３ポート用ＲＡＭのセルの他の一例の構成図で
ある。
ある。
１１ 第１のメモリセル群 １２ 第２のメモリセル群 １３ 差動増幅回路部 １４ 第１のスイッチング素子 １５ 第２のスイッチング素子 １６ スイッチング制御手段
Claims (3)
- 【請求項１】 記憶されたデータを読み出す第１の読出
用ビット線（ＢＬ11）が接続される第１のメモリセル部
（１１）と、 記憶されたデータを読み出す第２の読出用ビット線（Ｂ
Ｌ12）が接続される第２のメモリセル部（１２）と、 前記第１の読出用ビット線（ＢＬ11）が一入力として接
続され、前記第２読出用ビット線（ＢＬ12）が他の入力
として接続され前記第１の読出用ビット線（ＢＬ11）を
前記第２の読出用ビット線（ＢＬ12）との差電圧に応じ
たレベルの出力信号を出力する差動増幅回路部（１３）
と、 前記第１の読出用ビット線（ＢＬ11）に接続されオン時
に該第１の読出用ビット線（ＢＬ11）の電位を低下させ
る第１のスイッチング素子（１４）と、 前記第２の読出用ビット線（ＢＬ12）に接続され、オン
時に前記第２の読出用ビット線（ＢＬ12）の電位を低下
させる第２のスイッチング素子（１５）と前記アドレス
信号に基づいて前記第１のメモリセル部（１１）からデ
ータを読み出すときは前記第１のスイッチング素子（１
４）がオフ、第２のスイッチング素子（１５）がオン
し、前記第２のメモリセル部（１２）からデータを読み
出すときは第１のスイッチング素子（１４）がオン、前
記第２のスイッチング素子（１５）がオフするよう前記
第１のスイッチング素子（１４）及び前記第２のスイッ
チング素子（１５）を制御するスイッチング制御手段
（１６）とを有することを特徴とする半導体記憶装置。 - 【請求項２】 前記スイッチング制御手段（１６）は前
記アドレス信号の最上位ビットに応じて前記第１のスイ
ッチング素子（１４）及び前記第２のスイッチング素子
（１５）を、スイッチング制御することを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項３】 前記第２のメモリセル群（１２）は前記
第１のメモリセル群（１１）に対してデータを反転させ
て記憶することを特徴とする請求項１又は２記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4150504A JPH05342875A (ja) | 1992-06-10 | 1992-06-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4150504A JPH05342875A (ja) | 1992-06-10 | 1992-06-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342875A true JPH05342875A (ja) | 1993-12-24 |
Family
ID=15498315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4150504A Pending JPH05342875A (ja) | 1992-06-10 | 1992-06-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342875A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9076505B2 (en) | 2011-12-09 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
-
1992
- 1992-06-10 JP JP4150504A patent/JPH05342875A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9076505B2 (en) | 2011-12-09 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |