DE102020101397A1 - Systeme und verfahren zum betreiben eines speichers unter verwendung von lokalen wortleitungen - Google Patents

Systeme und verfahren zum betreiben eines speichers unter verwendung von lokalen wortleitungen Download PDF

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Abstract

Es werden Systeme und Verfahren für eine Speicherschaltung bereitgestellt. Bei einigen Ausführungsformen weist die Speicherschaltung eine Mehrzahl von Speicherzellen, die einem Datenwort entsprechen; und eine globale Schreibwortleitung auf. Eine Mehrzahl von lokalen Schreibleitungen ist mit einer Teilmenge der Mehrzahl von Speicherzellen für das Datenwort verbunden. Eine Auswahllogik ist so konfiguriert, dass sie eine spezielle Teilmenge von Speicherzellen zum Schreiben über eine spezielle lokale Schreibleitung auf der Basis eines Signals auf der globalen Schreibleitung und eines Auswahlsignals aktiviert, das mit der speziellen Teilmenge von Speicherzellen assoziiert ist.

Description

  • Hintergrund
  • Eine Speicherschaltung, z. B. eine Direktzugriffsspeicherschaltung, verwendet Speicherzellen zum Speichern einer Mehrzahl von Datenbits. Speicherschaltungen können so konfiguriert sein, dass sie mit Datenwörtern arbeiten, wobei jedes Datenwort eine bestimmte Anzahl von Bits (z. B. 16, 32, 64, 128 Bit) enthält. Insbesondere kann ein Datenwort in die Speicherschaltung geschrieben werden, wobei Daten, die an Eingangspins anliegen, in den Speicherzellen für einen späteren Abruf gespeichert werden. Ein Datenwort kann aus der Speicherschaltung gelesen werden, wobei Daten, die in den Speicherzellen gespeichert sind, an Ausgangspins zur Verwendung außerhalb der Speicherschaltung ausgegeben werden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Blockdiagramm, das eine Speicherschaltung gemäß einer beispielhaften Ausführungsform zeigt.
    • 2 ist ein Schaltbild, das eine Speicherschaltung zeigt, die eine geteilte Wortleitung gemäß Ausführungsformen der Patentbeschreibung implementiert.
    • 3 ist ein Schaltbild, das eine Speicherschaltung zeigt, die eine geteilte Wortleitung unter Verwendung einer NOR-basierten Auswahllogik gemäß Ausführungsformen der Patentbeschreibung implementiert.
    • 4 ist ein Schaltbild, das eine Speicherschaltung mit geteilten Schreibwortleitungen, die mit einem Acht-Transistor-Speicher mit zwei Eingängen (2P8T-Speicher) arbeitet, gemäß Ausführungsformen zeigt.
    • 5 zeigt eine Speicherschaltung mit einer Mehrzahl von lokalen Schreibleitungen, die mit Zehn-Transistor-Speicherzellen mit zwei Eingängen (2P10T-Speicherzellen) arbeitet, gemäß Ausführungsformen.
    • 6 zeigt eine Speicherschaltung mit einer Mehrzahl von lokalen Schreibleitungen, die mit Zehn-Transistor-Speicherzellen mit drei Eingängen (3P10T-Speicherzellen) arbeitet, gemäß Ausführungsformen.
    • 7 ist ein Ablaufdiagramm, das ein Verfahren zum Betreiben einer Speicherschaltung, die eine Mehrzahl von Speicherzellen aufweist, die einem Datenwort entsprechen, gemäß speziellen Ausführungsformen der Erfindung zeigt.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • 1 ist ein Blockdiagramm, das eine Speicherschaltung (z. B. einen Direktzugriffsspeicher) gemäß einer beispielhaften Ausführungsform zeigt. Eine Speicherschaltung 102 steuert das Speichern, Lesen und Schreiben eines Datenworts, das eine Länge von M Bit hat. Die Speicherschaltung 102 speichert Datenbits, die das Datenwort bilden, in Speicherzellen 106, 108 und 110, wobei jede Speicherzelle ein oder mehrere Datenbits speichert. Jede Speicherzelle weist einen oder mehrere Pins zum Empfangen von Daten, die in diese Speicherzelle geschrieben werden sollen, und einen oder mehrere Pins zum Ausgeben von Daten auf, die aus der Speicherzelle gelesen werden. Bei einigen Ausführungsformen können Lese- und Schreiboperationen unter Verwendung von gemeinsamen Pins ausgeführt werden, die in Abhängigkeit von dem Betriebsmodus der Speicherschaltung zum Lesen oder Schreiben von Daten verwendet werden können.
  • Speicherzellen nutzen Aktivierungssignale zum Steuern von Operationen einzelner Speicherzellen. Eine Speicherzelle kann zum Beispiel so konfiguriert sein, dass sie ein Datenbit, das an ihrem Eingangspin anliegt, speichert (d. h., schreibt), wenn sie ein Schreibsignal empfängt. Außerdem kann diese Speicherzelle so konfiguriert sein, dass sie ein in der Speicherzelle gespeichertes Bit ausgibt, wenn sie ein Lesesignal empfängt. Bei einigen Implementierungen wird ein gemeinsames Schreib- oder Lesesignal für alle Speicherzellen für ein Datenwort gleichzeitig bereitgestellt, was Operationen an einem gesamten Datenwort zu einem Zeitpunkt erleichtert. Wenn zum Beispiel ein Aktivierungssignal auf einer Schreibwortleitung übertragen wird, speichern alle Speicherzellen für das Datenwort die Daten, die an ihrem jeweiligen Eingangspin anliegen. Und wenn ein Aktivierungssignal auf einer Lesewortleitung übertragen wird, geben alle Speicherzellen für das Datenwort ihre gespeicherten Daten an ihren jeweiligen Ausgangspin aus. 1 zeigt eine Lesewortleitung 104, die ein gemeinsames Schreibaktivierungssignal für alle Speicherzellen für das Datenwort mit einer Breite von M Bit bereitstellt.
  • Im Gegensatz dazu werden Schreibaktivierungssignale in dem Beispiel von 1 nicht gemeinsam für alle Speicherzellen für das Datenwort bereitgestellt. Wie in 1 gezeigt ist, werden die Speicherzellen der Speicherschaltung 102 in eine Mehrzahl von Teilmengen 106, 108 und 110 unterteilt. In einem Beispiel arbeitet die Speicherschaltung 102 mit einem Datenwort mit einer Breite M = 32 Bit, das in N = 4 Teilmengen unterteilt ist, wobei jede Teilmenge mit M/N = 8 Datenbit (1 Byte) assoziiert ist. In dem Beispiel von 1 wird für jede Teilmenge 106, 108 und 110 von Speicherzellen ihr Schreibaktivierungssignal über eine lokale Schreibleitung 112,114 oder 116 bereitgestellt, die mit dieser speziellen Teilmenge assoziiert ist. Das heißt, die Speicherzellen der ersten Teilmenge 106 von Speicherzellen empfangen ihr Schreibaktivierungssignal von der ersten lokalen Schreibleitung 112, die Speicherzellen der zweiten Teilmenge 108 von Speicherzellen empfangen ihr Schreibaktivierungssignal von der zweiten lokalen Schreibleitung 114, und die Speicherzellen der N-ten Teilmenge 110 von Speicherzellen empfangen ihr Schreibaktivierungssignal von der N-ten lokalen Schreibleitung 116. Bei dieser Konfiguration können Daten in einzelne Teilmengen (d. h., in weniger als alle Teilmengen) von Speicherzellen geschrieben werden, die das Datenwort bilden (z. B. können Daten nur in die zweite Teilmenge 108 von Speicherzellen geschrieben werden, oder Daten können gleichzeitig in die erste Teilmenge 106 von Speicherzellen und die N-te Teilmenge 110 von Speicherzellen geschrieben werden).
  • Ein Steuern der lokalen Schreibleitungen 112, 114 und 116 und ein entsprechendes Schreiben von Daten in die Teilmengen 106, 108 und 110 von Speicherzellen erfolgen mittels einer Mehrzahl von Gruppen von Auswahllogikschaltungen 118, 120 und 122. Bei der Ausführungsform von 1 empfängt jede Gruppe von Auswahllogikschaltungen 118, 120 und 122 Signale von einer globalen Schreibwortleitung 124 und ein individuelles Auswahlsignal 126, 128 bzw. 130. Die globale Schreibwortleitung 124 stellt ein Signal bereit, das anzeigt, dass Daten geschrieben werden sollen (z. B. in einige oder alle Teilmengen 106, 108 und 110 von Speicherzellen). Die individuellen Auswahlsignale 126, 128 und 130 zeigen an, in welche Teilmengen 106, 108 und 110 von Speicherzellen Daten geschrieben werden sollen. Wenn zum Beispiel die globale Schreibwortleitung 124 und das erste Auswahlsignal 126 aktiv sind, bestimmt die erste Auswahllogikschaltung 118, dass die Daten in die erste Teilmenge 106 von Speicherzellen geschrieben werden sollen. Dementsprechend aktiviert die erste Auswahllogikschaltung 118 die erste lokale Schreibleitung 112, die mit dem Schreibaktivierungseingang jeder der Speicherzellen der ersten Teilmenge 106 von Speicherzellen verbunden ist. In Reaktion auf die Aktivierung der ersten lokalen Schreibleitung 112 speichern die Speicherzellen der ersten Teilmenge 106 die Daten, die an ihrem Eingangspin anliegen. In ähnlicher Weise bestimmt, wenn die globale Schreibwortleitung 124 und das N-te Auswahlsignal 130 aktiv sind, die N-te Auswahllogikschaltung 122, dass die Daten in die N-te Teilmenge 110 von Speicherzellen geschrieben werden sollen. Dementsprechend aktiviert die N-te Auswahllogikschaltung 122 die N-te lokale Schreibleitung 116, die mit dem Schreibaktivierungseingang jeder der Speicherzellen der N-ten Teilmenge 110 von Speicherzellen verbunden ist. In Reaktion auf die Aktivierung der N-ten lokalen Schreibleitung 116 speichern die Speicherzellen der N-ten Teilmenge 110 die Daten, die an ihrem Eingangspin anliegen.
  • Bei bestimmten Ausführungsformen kann jeweils nur eine Teilmenge 106,108 oder 110 von Speicherzellen beschrieben werden. In diesem Beispiel kann die Speicherschaltung nur eine Anzahl von Schreibpins aufweisen, die den Speicherzellen einer Teilmenge entsprechen (z. B. M/N Schreibpins ). Bei einigen Ausführungsformen können Lese-Operationen in ähnlicher Weise über eine Teilmengen-Auswahllogik mit einer entsprechenden begrenzten Anzahl von Lesepins gesteuert werden. Bei anderen Ausführungsformen kann ein einziges Lesewortleitungssignal 104 das Lesen des gesamten Datenworts gleichzeitig über M Ausgangspins ermöglichen.
  • Bei bestimmten Ausführungsformen kann die Verwendung von lokalen Schreibleitungen mehrere Vorzüge bieten. Zum Beispiel können lokale Schreibleitungen ein Schreiben von weniger als einem gesamten Datenwort auf einmal (z. B. Byteschreibaktivierung) ermöglichen, wobei die zu beschreibenden Teilmengen von Speicherzellen wählbar sind (z. B. über eine Y-MUX-Operation). Auch die Datenschreibleistung kann verbessert werden. Bei Implementierungen, bei denen eine Schreibwortleitung mit jeder Speicherzelle für ein Datenwort verbunden ist, wird die Schreibwortleitung durch Laden von jeder dieser Speicherzellen beeinflusst. Dieses Laden kann die Signalausbreitungszeit beim Senden von Schreibaktivierungssignalen (z. B. an eine Speicherzelle, die am weitesten von dem Ursprung des Schreibwortleitungssignals entfernt ist) beeinträchtigen. Eine verzögerte Ankunft von Schreibaktivierungssignalen kann die Geschwindigkeit des Betriebs verringern und kann Synchronisationsschwierigkeiten verursachen (z. B. muss sichergestellt werden, dass zu schreibende Daten an dem Eingangspin einer Speicherzelle während des entsprechenden Zeitfensters anliegen, wenn diese Speicherzelle schreibaktiviert ist und eine Schreiboperation ausführt). Lokale Schreibleitungen sind jeweils mit weniger Speicherzellen verbunden, wodurch Lade- und Schreibaktivierungssignalausbreitungs-Probleme abgeschwächt werden. Bei einigen Implementierungen ist die globale Schreibwortleitung 124 nicht direkt mit einer Speicherzelle verbunden (z. B. erfolgt die einzige Verbindung indirekt über die Auswahllogik), sodass Ladeprobleme auf der globalen Schreibwortleitung 124 begrenzt werden.
  • 2 ist ein Schaltbild, das eine Speicherschaltung zeigt, die eine geteilte Wortleitung gemäß Ausführungsformen der Patentbeschreibung implementiert. In 2 bezeichnet 202 eine Speicherzelle, die mit einem Schreibwortleitungssignal (WWL-Signal; write word line), einem Schreibwortleitungsschienensignal (WWLB-Signal; write word line bar), einem Lesewortleitungssignal (RWL-Signal; read word line) und einem Lesewortleitungsschienensignal (RWLB-Signal; read word line bar) gesteuert wird. Wenn das WWL-Signal aktiv ist und das WWLB-Signal entsprechend inaktiv ist, wird das Schreiben für die Speicherzelle aktiviert, sodass sie den Bitwert speichert, der an ihrem Eingang D anliegt. Wenn das RWL-Signal aktiv ist und das RWLB-Signal entsprechend inaktiv ist, wird das Lesen für die Speicherzelle aktiviert, sodass sie ihren gespeicherten Bitwert ausgibt, der an ihrem Eingang Q anliegt.
  • 2 zeigt außerdem eine Speicherschaltung 204, die eine Mehrzahl von Speicherzellen 206, 208, 210 und 212 aufweist, die der Speicherzelle 202 ähnlich sind. Die Mehrzahl von Speicherzellen 206, 208, 210 und 212 entspricht einem Datenwort. Die Speicherzellen 206, 208, 210 und 212 reagieren auf ein RWL-Signal und ein entsprechendes RWLB-Signal, die jeweils für alle Speicherzellen 206, 208, 210 und 212 bereitgestellt werden. Die Speicherschaltung 204 ist in N Teilmengen unterteilt, wobei jede Teilmenge mit 8 Datenbit assoziiert ist, die in 8 Speicherzellen gespeichert sind. Eine erste Teilmenge 214 umfasst Speicherzellen 206 und 208 (und sechs Speicherzellen dazwischen, die nicht dargestellt sind), und eine N-te Teilmenge 216 umfasst Speicherzellen 210 und 212 (und sechs Speicherzellen dazwischen, die nicht dargestellt sind). Das Beispiel von 2 wird zwar in Zusammenhang mit einer speziellen Speicherzellenstruktur 202 und einer speziellen Speicherschaltungsstruktur 204 bereitgestellt, aber in der Erfindung werden auch zahlreiche andere Konfigurationen zum Implementieren der hier beschriebenen Systeme und Verfahren in Betracht gezogen.
  • Jede Teilmenge umfasst eine Auswahllogik. In dem Beispiel von 2 ist die erste Teilmenge 214 mit einer ersten Auswahllogikschaltung 218 assoziiert, und die N-te Teilmenge 216 ist mit einer zweiten Auswahllogikschaltung 220 assoziiert. Jede Gruppe von Auswahllogikschaltungen empfängt ein globales Schreibwortleitungssignal (GWWL-Signal; global write word line), das anzeigt, dass eine Schreiboperation erfolgen soll, und ein Auswahlsignal (ein Auswahlsignal von Y[o] bis Y[N-1]), das mit der Teilmenge von Speicherzellen assoziiert ist. Das heißt, die erste Auswahllogikschaltung 218 empfängt das GWWL-Signal und das Auswahlsignal Y[o], das mit der ersten Teilmenge 214 von Speicherzellen assoziiert ist, und die N-te Auswahllogikschaltung 220 empfängt das GWWL-Signal und das Auswahlsignal Y[N-1], das mit der N-ten Teilmenge 216 von Speicherzellen assoziiert ist. (Die GWWL kann bei einigen Ausführungsformen direkt mit den Speicherzellen 206, 208, 210 und 212 verbunden werden, aber bei anderen Ausführungsformen wird sie nicht direkt mit diesen Speicherzellen verbunden.)
  • Die Auswahllogikschaltungen 218 und 220 können auf unterschiedliche Art und Weise implementiert werden. In dem Beispiel von 2 wird ein lokales Schreibleitungssignal (WWL-Signal), das als ein Schreibaktivierungssignal für Speicherzellen einer gewählten Teilmenge von Speicherzellen fungiert, als das Ausgangssignal eines NAND-Gates erzeugt, das das GWWL-Signal und ein entsprechendes Auswahlsignal (ein Ausgangssignal von Y[o] bis Y[N-1]) empfängt, die anschließend mit einem Inverter invertiert werden. Das lokale WWLB-Signal wird von dem Ausgang des NAND-Gates vor dem Inverter abgegriffen. Wenn bei der ersten Teilmenge 214 von Speicherzellen das GWWL-Signal und das Auswahlsignal Y[o] High sind, was anzeigt, dass Daten in die erste Teilmenge 214 von Speicherzellen geschrieben werden sollen, ist das Ausgangssignal des NAND-Gates, das für die WWLB-Eingänge der Speicherzellen der ersten Teilmenge 214 bereitgestellt wird, Low, und das Ausgangssignal des Inverters, das für die WWL-Eingänge (Schreibaktivierung) der Speicherzellen der ersten Teilmenge 214 bereitgestellt wird, ist High, sodass eine Schreiboperation für die Speicherzellen (z. B. 206 und 208) der ersten Teilmenge aktiviert wird. Wenn entweder das GWWL-Signal oder das Auswahlsignal Y[o] Low ist, ist in der ersten Auswahllogikschaltung das Ausgangssignal des NAND-Gates High und das Ausgangssignal des Inverters ist Low, sodass eine Schreiboperation in der ersten Teilmenge verhindert wird. Die N-te Auswahllogikschaltung 220 funktioniert in ähnlicher Weise auf der Basis des GWWL-Signals und des Auswahlsignals Y[N-1]. Somit können durch Steuern des GWWL-Signals und der Auswahlsignale Y[o] bis Y[N-1] eine oder mehrere Teilmengen von Speicherzellen selektiv beschrieben werden.
  • Wie vorstehend dargelegt worden ist, kann die Auswahllogik zum Bereitstellen von Signalen für die WWL und die WWLB auf unterschiedliche Art und Weise implementiert werden. 3 ist ein Schaltbild, das eine Speicherschaltung zeigt, die eine geteilte Wortleitung unter Verwendung einer NOR-basierten Auswahllogik gemäß Ausführungsformen der Patentbeschreibung implementiert. Die Speicherzellen von 3 funktionieren bei Ausführungsformen in ähnlicher Weise wie bei den Ausführungsformen, die in 2 gezeigt sind. Eine Auswahllogikschaltung 302 oder 304 von 3 empfängt ein globales Schreibwortleitungsschienensignal (GWWLB-Signal), das Low ist, wenn eine Schreiboperation erfolgen soll, und ein entsprechendes Auswahlschienensignal (ein Auswahlsignal von YB[o] bis YB[N-1]). Das WWL-Signal, das als ein Schreibaktivierungssignal für Speicherzellen einer ausgewählten Teilmenge von Speicherzellen fungiert, wird als ein Ausgangssignal eines NOR-Gates erzeugt, das das GWWLB-Signal und ein entsprechendes Auswahlschienensignal empfängt. Dieses Signal ist High, sodass eine Schreiboperation aktiviert wird, wenn das GWWLB-Signal Low ist und das Auswahlschienensignal Low ist. Wenn das GWWLB-Signal und das YB-Signal beide High sind, ist das WWL-Signal Low, sodass eine Schreiboperation verhindert wird. Das entsprechende WWLB-Signal wird unter Verwendung eines Inverters erzeugt, der an den Ausgang des NOR-Gates angeschlossen ist.
  • Geteilte Schreibwortleitungen können verwendet werden, um partielle Wortschreiboperationen in einer breiten Palette von Speicherarten zu ermöglichen. Zum Beispiel ist 4 ein Schaltbild, das eine Speicherschaltung mit geteilten Schreibwortleitungen, die mit einem Acht-Transistor-Speicher mit zwei Eingängen (2P8T-Speicher; 2 ports, 8 transistors) arbeitet, gemäß Ausführungsformen zeigt. Eine 2P8T-Speicherzelle 402 weist Schreibeingangs-Pull-up-Transistoren Q1 und Q2, Schreibeingangs-Pull-down-Transistoren Q3 und Q4 und Schreibeingangs-Durchgangsgate-Transistoren Q5 und Q6 auf. Die Drains des Pull-up-Transistors Q2 und des Pull-down-Transistors Q4 sind miteinander verbunden, und die Drains des Pull-up-Transistors Q1 und des Pull-down-Transistors Q3 sind ebenfalls miteinander verbunden. Die Transistoren Q1, Q2, Q3 und Q4 sind querverbunden, sodass ein Daten-Latch entsteht. Ein Speicherknoten Node_1 des Daten-Latches ist über den Schreibeingangs-Durchgangsgate-Transistor Q6 mit einer Schreibbitleitung WBL verbunden, während ein Speicherknoten Node_2 über den Schreibeingangs-Durchgangsgate-Transistor Q5 mit der WBLB verbunden ist. Die Speicherknoten Node_1 und Node_2 sind komplementäre Knoten, die oft auf entgegengesetzten Logikebenen (logisch High oder logisch Low) sind. Gates 10 und 12 des Schreibeingangs-Durchgangsgate-Transistors Q6 bzw. Q5 sind mit der Schreibwortleitung WWL verbunden. Die Speicherzelle 402 ist zwischen Betriebsspannungen VDD und VSS (z. B. Erdspannungspegel) geschaltet.
  • Die Transistoren Q1, Q2, Q3, Q4, Q5 und Q6 bilden Schreibeingänge der Speicherzelle 402, wobei die Transistoren Q6, Q2 und Q4 einen ersten halben Schreibeingang bilden und die Transistoren Q5, Q1 und Q3 einen zweiten halben Schreibeingang bilden. Die Schreibeingänge werden zum Schreiben von Daten in die Speicherzelle 402 verwendet. Das Lesen der Daten, die in der Speicherzelle 402 gespeichert sind, erfolgt über einen Leseeingangs-Pull-down-Transistor Q8 und einen Leseeingangs-Durchgangsgate-Transistor Q7. Ein Gate 14 des Leseeingangs-Durchgangsgate-Transistors Q7 ist mit einer Lesewortleitung RWL verbunden, die von der Schreibwortleitung WWL elektrisch und physisch getrennt ist. Wenn Schreiboperationen ausgeführt werden, wird der Leseeingangs-Durchgangsgate-Transistor Q7 ausgeschaltet, und die Schreibeingangs-Durchgangsgate-Transistoren Q5 und Q6 werden eingeschaltet. Somit werden die Daten über die Schreibbitleitungen WBL und WBLB in die Speicherzelle 402 geschrieben. Wenn hingegen Lese-Operationen ausgeführt werden, werden die Schreibeingangs-Durchgangsgate-Transistoren Q5 und Q6 ausgeschaltet, und der Leseeingangs-Durchgangsgate-Transistor Q7 wird eingeschaltet. Somit werden die Daten in eine Lesebitleitung RBL geschrieben.
  • Eine Speicherschaltung zum Steuern einer Mehrzahl von Speicherzellen, die als 2P8T-Zellen implementiert sind, ist mit 404 bezeichnet. Ein Datenwort mit einer Breite von M Bit ist in mehrere Teilmengen 406 und 408 von Speicherzellen unterteilt. Eine lokale Schreibleitung (WWL) für jede Teilmenge wird über eine jeweilige Auswahllogikschaltung 410. und 412 (z. B. ein NAND-Gate, an das sich ein Inverter anschließt, oder ein NOR-Gate) gesteuert. Es kann auch eine andere Auswahllogikschaltung (z. B. nur ein UND-Gate) implementiert werden, um ein ähnliches Ergebnis zu erzielen. Jede Gruppe von Auswahllogikschaltungen 410 und 412, die mit einer lokalen Schreibleitung und einer Speicherzellen-Teilmenge assoziiert sind, empfängt ein globales Schreibwortleitungssignal, das anzeigt, dass eine Schreiboperation erfolgen soll, und ein Auswahlsignal, das mit dieser Speicherzellen-Teilmenge assoziiert ist. Wenn bei der ersten Teilmenge 406 die erste Auswahllogikschaltung ein aktives GWWL-Signal und ein High-Auswahlsignal Y[o] empfängt, das anzeigt, dass die erste Teilmenge 406 von Speicherzellen gewählt ist, ist das Ausgangssignal des NAND-Gates Low, sodass ein High-WWL-Signal-Post-Inverter bereitgestellt wird. Dieses High-WWL-Signal für die erste Teilmenge 406 aktiviert die 2P8T-Speicherzellen der ersten Teilmenge zum Schreiben. Das Beispiel von 4 wird zwar in Zusammenhang mit einer speziellen Speicherzellenstruktur 204 und einer speziellen Speicherschaltungsstruktur 404 beschrieben, aber in der Erfindung werden auch zahlreiche andere Konfigurationen zum Implementieren der hier beschriebenen Systeme und Verfahren in Betracht gezogen.
  • 5 zeigt eine Speicherschaltung mit einer Mehrzahl von lokalen Schreibleitungen, die mit Zehn-Transistor-Speicherzellen mit zwei Eingängen (2P10T-Speicherzellen; 2 ports, 10 transistors) arbeitet, gemäß Ausführungsformen. Eine 2PT10-Speicherzelle 502 weist zehn Transistoren RPGo, PGAo, RPDo, PUo, PDo, PU1, PD1, PGA1, RPG1 und PPD1 auf. Die Transistoren RPGo, PGAo, RPDo, PDo, PD1, PGA1, RPG1 und PPD1 sind n-Feldeffekttransistoren, und die Transistoren PUo and PU1 sind p-Feldeffekttransistoren. Die 2PT10-Speicherzelle 502 weist vier Durchgangsgate-Transistoren PGAo, PGBo, PGA1 und PGB1 und vier Pull-down-Transistoren RPDo, PDo, RPD1 und PD1 auf, wobei die Transistoren RPDo and RPD1 Spiegeltransistoren der Transistoren PDo bzw. PD1 sind.
  • Eine Speicherschaltung zum Steuern einer Mehrzahl von Speicherzellen, die als 2P10T-Zellen implementiert sind, ist mit 504 bezeichnet. Ein Datenwort mit einer Breite von M Bit ist in mehrere Teilmengen 506 und 508 von Speicherzellen unterteilt. Eine lokale Schreibleitung (WWL) für jede Teilmenge wird über eine jeweilige Auswahllogikschaltung 510 und 512 (z. B. ein NAND-Gate, an das sich ein Inverter anschließt, oder ein NOR-Gate) gesteuert. Jede Gruppe von Auswahllogikschaltungen 510 und 512, die mit einer lokalen Schreibleitung und einer Speicherzellen-Teilmenge assoziiert sind, empfängt ein globales Schreibwortleitungssignal, das anzeigt, dass eine Schreiboperation erfolgen soll, und ein Auswahlsignal, das mit dieser Speicherzellen-Teilmenge assoziiert ist. Wenn bei der ersten Teilmenge 506 die erste Auswahllogikschaltung ein aktives GWWL-Signal und ein High-Auswahlsignal Y[o] empfängt, das anzeigt, dass die erste Teilmenge 506 von Speicherzellen gewählt ist, ist das Ausgangssignal des NAND-Gates Low, sodass ein High-WWL-Signal-Post-Inverter bereitgestellt wird. Dieses High-WWL-Signal für die erste Teilmenge 506 aktiviert die 2P10T-Speicherzellen der ersten Teilmenge zum Schreiben. Das Beispiel von 5 wird zwar in Zusammenhang mit einer speziellen Speicherzellenstruktur 502 und einer speziellen Speicherschaltungsstruktur 504 beschrieben, aber in der Erfindung werden auch zahlreiche andere Konfigurationen zum Implementieren der hier beschriebenen Systeme und Verfahren in Betracht gezogen.
  • 6 zeigt eine Speicherschaltung mit einer Mehrzahl von lokalen Schreibleitungen, die mit Zehn-Transistor-Speicherzellen mit drei Eingängen (3P10T-Speicherzellen; 3 ports, 10 transistors) arbeitet, gemäß Ausführungsformen. Eine 3P10T-Speicherzelle, die mit 602 bezeichnet ist, verhält sich ähnlich wie eine 2P10T-Speicherzelle für Schreiboperationen. Eine 3P10T-Speicherzelle kann einen gesonderten Leseeingang aufweisen, der über die A/BWRL-Leitungen zugreifbar ist, sodass eine weitere simultane Lese-Operation unterstützt werden kann. Wie in 6 gezeigt ist, ist ein Gate des Pull-down-Transistors an dem A/BWRL-Eingang mit einem internen Steuerknoten verbunden (z. B. ist ein Pull-down-Transistor, der mittels Signalen auf der Lesewortleitung gesteuert wird, mit einem Steuerknoten einer bestimmten Speicherzelle verbunden).
  • Eine Speicherschaltung zum Steuern einer Mehrzahl von Speicherzellen, die als 3P10T-Speicherzellen implementiert ist, ist mit 604 bezeichnet. Ein Datenwort mit einer Breite von M Bit ist in mehrere Teilmengen 606 und 608 von Speicherzellen unterteilt. Eine lokale Schreibleitung (WWL) für jede Teilmenge wird über eine jeweilige Auswahllogikschaltung 610 und 612 (z. B. ein NAND-Gate, an das sich ein Inverter anschließt, oder ein NOR-Gate) gesteuert. Jede Gruppe von Auswahllogikschaltungen 610 und 612, die mit einer lokalen Schreibleitung und einer Speicherzellen-Teilmenge assoziiert sind, empfängt ein globales Schreibwortleitungssignal, das angibt, dass eine Schreiboperation erfolgen soll, und ein Auswahlsignal, das mit dieser Speicherzellen-Teilmenge assoziiert ist. Wenn bei der ersten Teilmenge 606 die erste Auswahllogikschaltung ein aktives GWWL-Signal und ein High-Auswahlsignal Y[o] empfängt, das anzeigt, dass die erste Teilmenge 606 von Speicherzellen gewählt ist, ist das Ausgangssignal des NAND-Gates Low, sodass ein High-WWL-Signal-Post-Inverter bereitgestellt wird. Dieses High-WWL-Signal für die erste Teilmenge 606 aktiviert die 3P10T-Speicherzellen der ersten Teilmenge zum Schreiben. Das Beispiel von 6 wird zwar in Zusammenhang mit einer speziellen Speicherzellenstruktur 602 und einer speziellen Speicherschaltungsstruktur 604 beschrieben, aber in der Erfindung werden auch zahlreiche andere Konfigurationen zum Implementieren der hier beschriebenen Systeme und Verfahren in Betracht gezogen.
  • 7 ist ein Ablaufdiagramm, das ein Verfahren zum Betreiben einer Speicherschaltung, die eine Mehrzahl von Speicherzellen aufweist, die einem Datenwort entsprechen, gemäß speziellen Ausführungsformen der Erfindung zeigt. Das Beispiel von 7 wird zwar zum besseren Verständnis unter Bezugnahme auf Strukturen der vorhergehenden Ausführungsformen beschrieben, aber das Verfahren kann auch für andere Strukturen verwendet werden. In einem Schritt 702 wird ein Signal auf einer globalen Schreibwortleitung (GWWL) bereitgestellt, das anzeigt, dass Daten geschrieben werden sollen. In einem Schritt 704 wird ein Auswahlsignal auf einer einer Mehrzahl von Auswahlleitungen Y[x] bereitgestellt, wobei jede Auswahlleitung mit einer Teilmenge der Mehrzahl von Speicherzellen assoziiert ist. In einem Schritt 706 wird eine Auswahllogikschaltung (410, 412) so betrieben, dass sie ein Signal auf einer lokalen Schreibleitung (WWL) erzeugt, die mit der Teilmenge der Mehrzahl von Speicherzellen verbunden ist, die mit dem Auswahlsignal assoziiert ist, und in einem Schritt 708 werden Daten, die an einer Mehrzahl von Eingangsdatenpins (WBL[ ]) anliegen, auf der Basis des Signals auf der lokalen Schreibleitung (WWL) in die Teilmenge der Mehrzahl von Speicherzellen geschrieben.
  • Gemäß einigen Ausführungsformen weist eine Speicherschaltung eine Mehrzahl von Speicherzellen, die einem Datenwort entsprechen; und eine globale Schreibwortleitung auf. Eine Mehrzahl von lokalen Schreibleitungen ist mit einer Teilmenge der Mehrzahl von Speicherzellen für das Datenwort verbunden. Eine Auswahllogik ist so konfiguriert, dass sie eine bestimmte Teilmenge von Speicherzellen zum Schreiben über eine bestimmte lokale Schreibleitung auf der Basis eines Signals auf der globalen Schreibleitung und eines Auswahlsignals aktiviert, das mit der speziellen Teilmenge von Speicherzellen assoziiert ist.
  • Bei einigen Ausführungsformen wird eine Speicherschaltung, die eine Mehrzahl von Speicherzellen aufweist, die einem Datenwort entsprechen, so betrieben, dass sie ein Signal auf einer globalen Schreibwortleitung bereitstellt, das anzeigt, dass Daten geschrieben werden sollen. Ein Signal wird auf einer einer Mehrzahl von Auswahlleitungen bereitgestellt, wobei jede Auswahlleitung mit einer Teilmenge der Mehrzahl von Speicherzellen assoziiert ist. Eine Auswahllogik wird so betrieben, dass sie ein Signal auf einer lokalen Schreibleitung erzeugt, die mit der Teilmenge der Mehrzahl von Speicherzellen verbunden ist, die mit dem Auswahlsignal assoziiert sind, und Daten, die an einer Mehrzahl von Eingangsdatenpins anliegen, werden auf der Basis des Signals auf der lokalen Schreibleitung in die Teilmenge der Mehrzahl von Speicherzellen geschrieben.
  • Bei bestimmten Ausführungsformen weist ein metallisches Routingnetzwerk zum Betreiben einer Speicherschaltung, die eine Mehrzahl von Speicherzellen aufweist, die einem Datenwort entsprechen, eine globale Schreibwortleitung; und eine Lesewortleitung auf, die zum Verbinden mit jeder der Mehrzahl von Speicherzellen konfiguriert ist. Es wird eine Mehrzahl von Auswahlsignalleitungen verwendet, wobei jede Auswahlsignalleitung mit einer Teilmenge der Mehrzahl von Speicherzellen assoziiert ist. Eine lokale Schreibleitung ist zum Verbinden mit einer Teilmenge der Mehrzahl von Speicherzellen konfiguriert, wobei die lokale Schreibleitung zum Verbinden mit einer Auswahllogik konfiguriert ist, die ein Signal von der globalen Schreibwortleitung und der Auswahlsignalleitung empfängt, die mit der Teilmenge der Mehrzahl von Speicherzellen assoziiert ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Speicherschaltung mit: einer Mehrzahl von Speicherzellen, die einem Datenwort entsprechen; einer globalen Schreibwortleitung; einer Mehrzahl von lokalen Schreibleitungen, wobei jede lokale Schreibleitung mit einer Teilmenge der Mehrzahl von Speicherzellen für das Datenwort verbunden ist; und einer Auswahllogik, die so konfiguriert ist, dass sie eine spezielle Teilmenge von Speicherzellen zum Schreiben über eine spezielle lokale Schreibleitung auf der Basis eines Signals auf der globalen Schreibleitung und eines Auswahlsignals aktiviert, das mit der speziellen Teilmenge von Speicherzellen assoziiert ist.
  2. Speicherschaltung nach Anspruch 1, die weiterhin eine Schreibwortleitung aufweist, die mit allen Speicherzellen für das Datenwort verbunden ist.
  3. Speicherschaltung nach Anspruch 2, wobei ein Gate eines Pull-down-Transistors, der mittels Signalen auf der Lesewortleitung gesteuert wird, mit einem Speicherknoten einer speziellen Speicherzelle verbunden ist.
  4. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die globale Schreibwortleitung nicht direkt mit einer der Speicherzellen verbunden ist.
  5. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei eine spezielle Speicherzelle auf ein Signal von einem Schreibeingang und auf ein Signal von einem Schreibschieneneingang reagiert, wobei die Auswahllogik so konfiguriert ist, dass sie Signale für den Schreibeingang und den Schreibschieneneingang erzeugt.
  6. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei eine spezielle Speicherzelle so konfiguriert ist, dass sie Daten von einem Dateneingang der speziellen Speicherzelle speichert, wenn die spezielle Speicherzelle ein Element der speziellen Teilmenge von Speicherzellen ist, die von der Auswahllogik aktiviert werden.
  7. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei eine spezielle Speicherzelle auf ein Signal von einem Leseeingang, ein Signal von einem Schreibeingang und ein Signal von einem Schreibschieneneingang reagiert.
  8. Speicherschaltung nach Anspruch 7, wobei die Auswahllogik so konfiguriert ist, dass sie Signale für den Schreibeingang und den Schreibschieneneingang unter Verwendung eines einzigen NAND-Gates und eines einzigen Inverters erzeugt.
  9. Speicherschaltung nach Anspruch 7, wobei die Auswahllogik so konfiguriert ist, dass sie Signale für den Schreibeingang und den Schreibschieneneingang unter Verwendung eines einzigen NOR-Gates und eines einzigen Inverters erzeugt.
  10. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei das Datenwort M Bit entspricht und jede lokale Schreibleitung M/N Bit steuert.
  11. Speicherschaltung nach Anspruch 10, wobei M = 64, N = 8 und M/N = 8.
  12. Speicherschaltung nach Anspruch 10 oder 11, wobei die Speicherschaltung M/N Pins zum Eingeben von zu schreibenden Daten aufweist.
  13. Speicherschaltung nach einem der Ansprüche 10 bis 12, wobei die Speicherschaltung M oder M/N Pins zum Ausgeben von gelesenen Daten aufweist.
  14. Speicherschaltung nach einem der Ansprüche 10 bis 13, wobei die Speicherschaltung zum gleichzeitigen Schreiben von x · M/N Bit auf einmal konfiguriert ist, wobei x eine ganze Zahl von 1 bis N ist.
  15. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die Speicherzellen 2P8T-, 2P10T- oder 3P10T-Speicherzellen sind.
  16. Verfahren zum Betreiben einer Speicherschaltung, die eine Mehrzahl von Speicherzellen aufweist, die einem Datenwort entsprechen, mit den folgenden Schritten: Bereitstellen eines Signals auf einer globalen Schreibwortleitung, das anzeigt, dass Daten geschrieben werden sollen; Bereitstellen eines Auswahlsignals auf einer aus einer Mehrzahl von Auswahlleitungen, wobei jede Auswahlleitung mit einer Teilmenge der Mehrzahl von Speicherzellen assoziiert ist; Betreiben einer Auswahllogik so, dass sie ein Signal auf einer lokalen Schreibleitung erzeugt, die mit der Teilmenge der Mehrzahl von Speicherzellen verbunden ist, die mit dem Auswahlsignal assoziiert sind, auf der Basis des Auswahlsignals und des globalen Schreibwortleitungssignals; und Schreiben von Daten, die an einer Mehrzahl von Eingangsdatenpins anliegen, auf der Basis des Signals auf der lokalen Schreibleitung in die Teilmenge der Mehrzahl von Speicherzellen.
  17. Verfahren nach Anspruch 16, das weiterhin Folgendes umfasst: Bereitstellen eines Signals auf einer Schreibwortleitung, das für alle Speicherzellen für das Datenwort bereitgestellt wird.
  18. Verfahren nach Anspruch 16 oder 17, wobei die Auswahllogik das Signal auf der lokalen Schreibleitung und ein Signal auf einer lokalen Schreibleitungsschiene erzeugt.
  19. Verfahren nach Anspruch 18, wobei die Signale auf der lokalen Schreibleitung und der lokalen Schreibleitungsschiene unter Verwendung eines einzigen NAND-Gates und eines einzigen Inverters oder unter Verwendung eines einzigen NOR-Gates und eines einzigen Inverters erzeugt werden.
  20. Signalnetzwerk zum Betreiben einer Speicherschaltung, die eine Mehrzahl von Speicherzellen aufweist, die einem Datenwort entsprechen, wobei das Signalnetzwerk Folgendes aufweist: eine globale Schreibwortleitung; eine Lesewortleitung, die zum Verbinden mit jeder der Mehrzahl von Speicherzellen konfiguriert ist; eine Mehrzahl von Auswahlsignalleitungen, wobei jede Auswahlsignalleitung mit einer Teilmenge der Mehrzahl von Speicherzellen assoziiert ist; eine lokale Schreibleitung, die zum Verbinden mit einer Teilmenge der Mehrzahl von Speicherzellen konfiguriert ist, wobei die lokale Schreibleitung zum Verbinden mit einer Auswahllogik konfiguriert ist, die ein Signal von der globalen Schreibwortleitung und der Auswahlsignalleitung empfängt, die mit der Teilmenge der Mehrzahl von Speicherzellen assoziiert ist.
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