DE4218686C2

DE4218686C2 - Statischer Direktzugriffsspeicher

Info

Publication number: DE4218686C2
Application number: DE4218686A
Authority: DE
Inventors: Yukio Miyazaki; Takenori Okitaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-06-05
Filing date: 1992-06-05
Publication date: 1999-03-11
Anticipated expiration: 2012-06-06
Also published as: US5424995A; JPH05151778A; DE4218686A1

Description

Die vorliegende Erfindung bezieht sich auf einen statischen Direktzugriffsspeicher (im folgenden als statischer RAM be zeichnet) und im besonderen auf einen statischen RAM, bei dem der Lesewinkel beliebig zu 0°, 90°, 180° und 270° gewählt wer den kann.

Bei der Bildverarbeitung durch einen Drucker, einen Wortpro zessor, ein Kopiergerät oder ein Fernsehgerät werden die dar zustellenden Bilder oftmals einer x-y Umwandlung (Lesewinkel drehung) bezüglich der Original-Bilddaten unterzogen. Die Lese winkeldrehung bzw. -rotation ist unverzichtbar, wenn in Zeilen form geschriebene Zeichen so verändert werden sollen, daß sie in einer Spalte geschrieben sind, oder wenn Zeichen beispiels weise durch einen Drucker auf der Rückseite eines Blattes Pa pier gedruckt werden sollen. Die Fig. 13(a), (b), (c) und (d) sind Beispiele für die Lesewinkeldrehung um einen Winkel von 0°, 90°, 180° bzw. 270° des Buchstabens "A".

Fig. 14 zeigt das Konzept für das Beispiel eines herkömmlichen Verfahrens zur x-y-Umwandlung eines ursprünglichen Zeichens um einen vorbestimmten Winkel. Vier verschiedene Schriftarten (Fonts) des Buchstabens "A", die durch Drehen des Zeichens um 0°, 90°, 180° und 270° entstehen, sind in vier Schriftartspei chern 200, 201, 202 und 203 gespeichert, die beispielsweise aus Nur-Lese-Speichern (ROMs) gebildet sind, wie in Fig. 14 ge zeigt. Eine benötigte Schriftart wird aus den vier Schriftart speichern 200, 201, 202 und 203 durch einen Schalter 204 aus gewählt, und die benötigte Schriftart wird auf einem Ausgabean schluß 205 erzeugt.

Bei diesem Verfahren ist die Umwandlungsgeschwindigkeit hoch. Es erfordert jedoch einen Speicher von hoher Speicherkapazität zum Speichern einer großen Anzahl von Schriftarten. Außerdem kann dieses Verfahren nicht für ständig wechselnde Daten, wie die Ausgangsdaten von einer Videokamera, angewandt werden.

Bei einem anderen herkömmlichen Verfahren ist für jedes Zeichen nur ein Typ von Schriftart vorbereitet, und die Schriftart wird zur Ausgabe um einen gewünschten Winkel mittels einer Software gedreht, wobei eine Steuerung wie eine MPU (Mikroverarbei tungseinheit), eine MCU (Speichersteuereinheit) o. ä. verwendet wird. Bei diesem Verfahren ist jedoch die Umwandlungsgeschwin digkeit sehr gering.

Fig. 15 ist ein Blockschaltbild, das den Aufbau des Hauptab schnittes eines herkömmlichen statischen RAM zeigt, durch den dargestellte Bilder mit hoher Geschwindigkeit bewegt, geneigt oder gedreht werden können. Dieser statische RAM ist in der japanischen Patent-Offenlegungsschrift Nr. 63-53783 beschrie ben.

Ein x-Achsen-Adreßdekoder DCRX, ein x-Achsen-Spaltenschalter CSWX, ein x-Achsen-Schieberegister SRX, ein y-Achsen-Adreßde koder DCRY, ein y-Achsen-Spaltenschalter CSWY und ein y-Achsen- Schieberegister SRY sind mit einem Speicherarray M-ARY verbun den. Eine Ein-/Ausgabeschaltung I/O ist zur Eingabe und Ausgabe von Daten vorgesehen.

Fig. 16 zeigt den genauen Aufbau des Speicherarrays M-ARY. Wie Fig. 16 zeigt, weist das Speicherarray M-ARY eine Mehrzahl von x-Achsen-Wortleitungen WX0 bis WXn und eine Mehrzahl von Sätzen von komplementären x-Achsen-Datenleitungen DX0, /DX0 bis DXn, /DXn auf, die in senkrechter Richtung der Abbildung angeordnet sind, sowie eine Mehrzahl von y-Achsen-Wortleitungen WY0 bis WYn und eine Mehrzahl von Sätzen von komplementären y-Achsen- Datenleitungen DY0, /DY0 bis DYn, /DYn, die in waagerechter Richtung der Abbildung angeordnet sind. Speicherzellen MC00 bis MCnn sind an den Kreuzungen der Wortleitungen und der komple mentären Datenleitungen angeordnet.

Die x-Achsen-Wortleitungen WX0 bis WXn sind mit dem x-Achsen- Adreßdekoder DCRX verbunden, und die komplementären x-Achsen- Datenleitungen DXO, /DX0 bis DXn, /DXn sind über den x-Achsen- Spaltenschalter CSWX mit entsprechenden Bits des x-Achsen- Schieberegisters FRX verbunden. Der x-Achsen-Spaltenschalter CSWX enthält eine Mehrzahl von Sätzen von Schalt-MOSFETs Q7, Q8, Q9 und Q10. Die komplementären x-Achsen-Datenleitungen DX0, /DX0 bis DXn, /DXn sind mit den gemeinsamen komplementären x- Achsen-Datenleitungen CDX und /CDX über die Schalt-MOSFETs Q7, Q8-Q9 und Q10 verbunden. Datenleitungsauswahlsignale DX0 bis DXn vom x-Achsen-Adreßdekoder DCRX werden an die Gates jedes Satzes von Schalt-MOSFETs Q7, Q8-Q9 und Q10 angelegt.

Die komplementären gemeinsamen x-Achsen-Datenleitungen CDX und /CDX sind mit der Ein-Ausgangsschaltung I/O verbunden. Das füh rende Bit und das letzte Bit des x-Achsen-Schieberegisters SRX sind über die seriellen Datensignalleitungen SDX und /SDX mit der Ein-/Ausgangsschaltung I/O verbunden.

Eine der Mehrzahl von x-Achsen-Wortleitungen WX0 bis WXn ist durch den x-Achsen-Adreßdekoder DCRX ausgewählt, oder einer der Mehrzahl von Sätzen von komplementären x-Achsen-Datenleitungen DX0, /DX0 bis DXn, /DXn ist ausgewählt.

Ähnlich sind die y-Achsen-Wortleitungen WY0 bis Wyn mit dem y- Achsen-Adreßdekoder DCRY verbunden, und die komplementären y- Achsen-Datenleitungen DY0, /DY0 bis DYn, /DYn sind über den y- Achsen-Spalterschalter CSWY mit dem y-Achsen-Schieberegister SRY verbunden.

Eine der Mehrzahl von y-Achsen-Wortleitungen WY0 bis WYn ist durch den y-Achsen-Adreßdekoder DCRY ausgewählt, oder einer der Mehrzahl von Sätzen von komplementären y-Achsen-Datenleitungen DY0, /DY0 bis DYn, /DYn ist ausgewählt.

Wie oben beschrieben, ist jede Speicherzelle des Speicherarrays M-ARY mit einer x-Achsen-Wortleitung, komplementären x-Achsen- Datenleitungen, einer y-Achsen-Wortleitung und komplementären y-Achsen-Datenleitungen verbunden. Sie kann daher von der x- Achse über die x-Achsen-Wortleitung und die komplementären y- Achsen-Datenleitungen und von der y-Achse über die y-Achsen- Wortleitung und die komplementären x-Achsen-Datenleitungen zu gegriffen werden.

Es ist möglich, die in einer mit der ausgewählten Wortleitung eines Schieberegisters gekoppelten Speicherzelle gespeicherten Daten zu lesen, die Daten eine vorbestimmte Anzahl von Malen zu verschieben und die verschobenen Daten in eine Speicherzelle eines Speicherarrays zu schreiben. Durch Wiederholung eines solchen Schiebevorganges kann ein dargestelltes Bild mit hoher Geschwindigkeit in horizontaler oder vertikaler Richtung ver schoben, geneigt oder gedreht werden.

Beim oben beschriebenen statischen RAM enthält jede Speicher zelle Widerstände R1 und R2 und MOSFETs Q1 und Q2, die eine Latch- bzw. Verriegelungsschaltung bilden. In einer Speicher zelle MC00 sind beispielsweise Knoten N1 und N2 über MOSFETs Q3 und Q4, die als Zugriffsgatter dienen, mit den komplementären x-Achsen-Datenleitungen DY0 und /DY0 und über MOSFETs Q5 und Q6, die als Zugriffsgatter dienen, mit komplementären x-Achsen- Datenleitungen DX0 und /DX0 verbunden.

Auf diese Weise werden in der Speicherzelle nach Fig. 16 kom plementäre Daten über komplementäre x-Achsen-Datenleitungen oder y-Achsen-Datenleitungen in zwei Knoten N1 und N2 geschrie ben, und komplementäre Daten werden von den beiden Knoten N1 und N2 über komplementäre x-Achsen-Datenleitungen oder y-Daten leitungen gelesen. Dafür sind vier Zugriffsgatter und sechs Signalleitungen erforderlich. Infolgedesser erhöht sich die An zahl der Elemente und die Schaltkreisfläche, und die Verbin dungen werden unvermeidlich kompliziert.

Beim oben beschriebenen statischen RAM sind Schreibtreiber DRa und DRb und ein Leseverstärker SAX mit den komplementären x- Achsen-Datenleitungen DX0, /DX0 verbunden, und mindestens ein Leseverstärker SAY ist mit den komplementären y-Achsen-Daten leitungen DY0, /DY0 verbunden.

Ähnlich sind Schreibtreiber und Leseverstärker mit den anderen komplementären x-Achsen-Datenleitungen verbunden, und ähnlich sind auch Leseverstärker mit den anderen komplementären y- Achsen-Datenleitungen verbunden.

Der Schreibtreiber DRa weist p-Kanal-MOSFETs Q51, Q52 und n-Ka nal-MOSFETs Q53 und Q54 auf, während der Schreibtreiber DRb p- Kanal-MOSFETs Q55, Q56 und n-Kanal-MOSFETs Q57 und Q58 auf weist. Die Eingangsdaten Din werden an die Gates der Transisto ren Q52 und Q53 des Schreibtreibers DRa angelegt, und Eingangs daten Din werden über einen Inverter G11 an die Gates der Tran sistoren Q56 und Q57 des Schreibtreibers DRb angelegt. Die Schreibtreiber DRa und DRb werden durch ein Schreibfreigabesig nal WE und dessen invertiertes Signal/WE gesteuert. Der Lese verstärker SAX weist p-Kanal-MOSFETs Q59 und Q60 und n-Kanal- MOSFETs Q61 und Q62 auf, während der Leseverstärker SAY p-Ka nal-MOSFETs Q63 und Q64 und n-Kanal-MOSFETs Q65 und Q66 auf weist. Die Leseverstärker SAX und SAY liefern jeweils Ausgangs daten DO.

Auf diese Weise sind beim oben beschriebenen statischen RAM 12 MOSFETs und ein Inverter für die mit einem Satz von komplemen tären x-Achsen-Datenleitungen verbundenen Schreibtreiber und Leseverstärker erforderlich, und 4 MOSFETs sind für den mit einem Satz von komplementären x-Achsen-Datenleitungen verbun denen Leseverstärker erforderlich. Infolgedessen steigt die Anzahl von Elementen und die Schaltkreisfläche in der peri pheren Schaltung an, und die Verbindung wird kompliziert.

Aus der EP 0 339 219 A2 ist ein statischer Direktzugriffsspei cher mit einer Mehrzahl von Speicherzellen bekannt. Jede Spei cherzelle ist mit einer Spaltenwortleitung, einer Zeilenwort leitung, einer Spaltenbitleitung und einer Zeilenbitleitung verbunden. Jede Speicherzelle weist komplementäre Bitspeicher knoten auf, auf die durch einen ersten bzw. zweiten Zugriffs transistor zugegriffen wird. Eine Schreibeinrichtung dient zum Einschreiben von Daten über ausgewählte Bitleitungen. Eine Leseeinrichtung dient zum Auslesen von Daten aus den Speicher knoten über ausgewählte Bitleitungen. Die Leseeinrichtung weist eine erste Bitauswahleinrichtung und eine zweite Bitauswahlein richtung auf. Sie weist weiter eine erste Lesen-Einrichtung, die Daten, die an der von der ersten Auswahleinrichtung ausge wählten Spaltenbitleitung erscheinen, empfängt und eine zweite Lesen-Einrichtung, die die Daten, die an der von der zweiten Bitauswahlvorrichtung ausgewählten Zeilenbitleitung erscheinen, empfängt, auf.

Aus dem US-Patent 4 849 935 ist ein statischer Direktzugriffs speicher bekannt, dessen Leseeinrichtung eine Mehrzahl von durch zugehörige Freigabesignale gesteuerten Leseverstärkerein richtungen aufweist, die jeweils mit einer einzelnen Spalten bitleitung verbunden sind.

Es ist Aufgabe der vorliegenden Erfindung, einen statischen Di rektzugriffsspeicher bereitzustellen, bei dem eingeschriebene Daten gedreht mit hoher Geschwindigkeit gelesen werden können und insbesondere die dafür benötigte Anzahl von Elementen sowie Schaltkreisfläche gegenüber den vorbekannten Anordnungen ver ringert und der Verbindungsaufbau vereinfacht ist.

Diese Aufgabe wird gelöst durch einen statischen Direktzu griffsspeicher mit den Merkmalen des Anspruches 1 sowie durch ein Verfahren zum Betreiben des statischen Direktzugriffsspei chers mit den Merkmalen des Anspruches 7.

Bevorzugte Ausgestaltungen des statischen Direktzugriffsspei chers ergeben sich aus den Unteransprüchen.

Die erste Wort-Auswahleinrichtung wählt eine der Mehrzahl von ersten Wortleitungen aus. Die zweite Wort-Auswahleinrichtung wählt eine der Mehrzahl von zweiten Wortleitungen aus. Die erste Bit-Auswahleinrichtung wählt eine der Mehrzahl erster einzelner Bitleitungen aus. Die zweite Bit-Auswahleinrichtung wählt eine der Mehrzahl zweiter einzelner Bitleitungen aus. Die Schreibschaltung schreibt Daten auf eine Bitleitung, die ent weder durch die erste oder die zweite Bit-Auswahleinrichtung während des Schreibvorganges ausgewählt ist. Die Leseschaltung liest Daten von einer Bitleitung aus, die entweder durch die erste oder die zweite Bit-Auswahleinrichtung während des Lese betriebes ausgewählt ist.

Jede Speicherzelle enthält einen ersten und einen zweiten Knoten, an die komplementäre Daten angelegt werden, eine Halte schaltung zum Halten komplementärer Daten am ersten und zweiten Knoten und ein erstes und ein zweites einzelnes Zugriffsgatter. Das erste einzelne Zugriffsgatter ist zwischen den ersten Knoten und eine entsprechende erste einzelne Bitleitung geschaltet, und ein Steueranschluß ist mit der entsprechenden ersten Wortleitung verbunden. Das zweite einzelne Zugriffsgat ter ist zwischen den zweiten Knoten und eine entsprechende zweite einzelne Bitleitung geschaltet, und ein Steueranschluß ist mit der entsprechenden zweiten Wortleitung verbunden.

Die Schreibschaltung kann mindestens eine mit mindestens einer der ersten und zweiten Bit-Auswahleinrichtung verbundene Schreiben-Schaltung enthalten. Die Leseschaltung kann eine mit der ersten Bit-Auswahleinrichtung verbundene erste Lesen- Schaltung und eine zweite, mit der zweiten Bit-Auswahleinrich tung verbundene Lesen-Schaltung enthalten.

Im Datenschreibbetrieb werden, wenn eine erste Wortleitung und eine erste einzelne Bitleitung durch die erste Wort-Auswahlein richtung und die erste Bit-Auswahleinrichtung ausgewählt sind, Daten über die ausgewählte erste einzelne Bitleitung und das erste einzelne Zugriffsgatter in den ersten Knoten der ausge wählten Speicherzelle eingeschrieben. Im Datenschreibbetrieb können durch die zweite Wort-Auswahleinrichtung und die zweite einzelne Bit-Auswahleinrichtung eine zweite Wortleitung und eine zweite einzelne Bitleitung ausgewählt sein.

Beim Datenlesebetrieb werden, wenn eine erste Wortleitung und eine erste einzelne Bitleitung durch die erste Wort-Auswahlein richtung und die erste Bit-Auswahleinrichtung ausgewählt sind, die am ersten Knoten der ausgewählten Speicherzelle gehaltenen Daten über das erste einzelne Zugriffsgatter und die ausge wählte erste einzelne Bitleitung ausgelesen.

Beim Datenlesebetrieb werden, wenn eine zweite Wortleitung und eine zweite einzelne Bitleitung durch die zweite Wort-Auswahl einrichtung und die zweite Bit-Auswahleinrichtung ausgewählt sind, am zweiten Knoten der ausgewählten Speicherzelle gehal tene Daten über das zweite einzelne Zugriffsgatter und die aus gewählte zweite einzelne Bitleitung ausgelesen.

Auf diese Weise wird ein Datenschreibvorgang unter Verwendung entweder des ersten oder des zweiten Knotens jeder Speicher zelle ausgeführt, und ein Datenlesevorgang wird durch selektive Verwendung des ersten und des zweiten Knotens jeder Speicher zelle ausgeführt. Daher enthält jede Speicherzelle nur zwei einzelne Zugriffsgatter, und sie ist mit nur vier Signallei tungen verbunden.

In jeder Speicherzelle können die über ein einzelnes Zugriffs gatter auf einen Knoten geschriebenen Daten von einem der beiden Knoten ausgelesen werden. Daher können die eingeschrie benen Daten einer beliebigen Lesewinkeldrehung unterzogen werden.

Damit kann eine Lesewinkeldrehung verschiedener Daten durch einen Speicher mit kleiner Speicherkapazität realisiert wer den.

Außerdem kann, da jede Speicherzelle nur zwei einzelne Zu griffsgatter enthält und mit nur vier Signalleitungen verbun den ist, die Anzahl der Elemente und die benötigte Schaltungs fläche verringert werden, und die Verbindungen werden einfach gemacht.

Weitere Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung eines Ausführungsbeispiels anhand der Figuren.

Von den Figuren zeigen

Fig. 1 den Aufbau eines statischen RAM entsprechend einer Ausführungsform,

Fig. 2 ein Schaltbild, das detailiert den Aufbau einer Speicherzelle zeigt,

Fig. 3 den genauen Aufbau des Schreibtreibers und des Leseverstärkers,

Fig. 4 die Reihenfolge des Datenschreibens oder -lesens in verschiedenen Betriebsarten des in Fig. 1 gezeig ten statischen RAM,

Fig. 5 eine Darstellung der Signalwellenformen, die Zu stände der externen und internen Signale in ver schiedenen Betriebsarten des in Fig. 1 gezeigten statischen RAM zeigt,

Fig. 6 eine Tabelle für den Schreibbetrieb des in Fig. 1 gezeigten statischen RAM,

Fig. 7 eine Tabelle für den Lesebetrieb bei 0° des in Fig. 1 gezeigten statischen RAM,

Fig. 8 eine Tabelle für den Lesebetrieb bei 90° des in Fig. 1 gezeigten statischen RAM,

Fig. 9 eine Tabelle für den Lesebetrieb bei 180° des in Fig. 1 gezeigten statischen RAM,

Fig. 10 eine Tabelle für den Lesebetrieb bei 270° des in Fig. 1 gezeigten statischen RAM,

Fig. 11 eine 64-Pixel-Anzeige des Buchstaben "A",

Fig. 12 ein Beispiel, bei dem das in Fig. 1 gezeigte Speicherarray auf einen FIFO-Speicher angewendet ist,

Fig. 13 Beispiele für die Lesewinkeldrehung des Zeichens "A",

Fig. 14 ein herkömmliches Verfahren zur Lesewinkeldrehung unter Verwendung von vier verschiedenen Schrift arten,

Fig. 15 ein Blockschaltbild, das den Aufbau des Hauptab schnittes eines herkömmlichen statischen RAM zeigt, bei dem eingeschriebene Daten um einen vorbe stimmten Winkel gedreht gelesen werden können,

Fig. 16 den genauen Aufbau des statischen RAM nach Fig. 15,

Fig. 17 ein Beispiel des Aufbaus von in dem statischen RAM nach Fig. 15 angewendeten Schreibtreibern und Leseverstärkern.

Fig. 1 zeigt einen Aufbau eines statischen RAM entsprechend einer Ausführungsform der Erfindung. Der statische RAM umfaßt ein Speicherarray 1, eine erste Wort-Auswahleinrichtung 2a, eine zweite Wort-Auswahleinrichtung 2b, eine erste Bit-Auswahl einrichtung 3a, eine zweite Bit-Auswahleinrichtung 3b, eine Schreibschaltung 4, eine erste Leseschaltung 5a, eine zweite Leseschaltung 5b und einen Schalter 6. Das Speicherarray ent hält eine Mehrzahl von Speicherzellen, die in einer Mehrzahl von Zeilen und Spalten angeordnet sind. Beispielsweise enthält das Speicherarray 1 4096 Speicherzellen, die in 64 Zeilen und 64 Spalten angeordnet sind. Zur Vereinfachung der Beschreibung sind vier Speicherzellen MC1 bis MC4 gezeigt, die in zwei Zei len und zwei Spalten angeordnet sind. Eine Mehrzahl von ersten Wortleitungen WX1 und WX2 sind mit der ersten Wort-Auswahlein richtung 2a verbunden, und eine Mehrzahl von zweiten Wortlei tungen WY1 und WY2 sind mit der zweiten Wort-Auswahleinrichtung 2b verbunden. Eine Mehrzahl von ersten Bitleitungen BY1 und BY2 sind mit der ersten Bit-Auswahleinrichtung 3a verbunden, und eine Mehrzahl von zweiten Bitleitungen BX1 und BX2 sind mit der zweiten Bit-Auswahleinrichtung 3b verbunden.

Die Schreibschaltung 4 und die erste Leseschaltung 5a sind mit der ersten Bit-Auswahleinrichtung 3a verbunden, und die zweite Leseschaltung 5b ist mit der zweiten Bit-Auswahleinrichtung 3b verbunden. Die Schreibschaltung 4 enthält einen Eingabepuffer u. ä., und die erste und die zweite Leseschaltung 5a und 5b ent halten Leseverstärker, Ausgabepuffer u. ä.

Die Schreibschaltung 4 ist mit einem Eingangsanschluß 7, der die eingegebenen Daten DI aufnimmt, verbunden. Die Ausgänge von der ersten und der zweiten Leseschaltung 5a und 5b werden dem Schalter 6 zugeführt. Der Schalter 6 legt wahlweise die Aus gänge von der ersten oder der zweiten Leseschaltung 5a oder 5b als Ausgangsdaten DO an einen Ausgangsanschluß 8 an.

Die erste Wortleitung WX1 ist mit den Speicherzellen MC1 und MC2 verbunden, und die erste Wortleitung WX2 ist mit den Speicherzellen MC3 und MC4 verbunden. Die zweite Wortleitung WY1 ist mit den Speicherzellen MC1 und MC3 verbunden, und die zweite Wortleitung WY2 ist mit den Speicherzellen MC2 und MC4 verbunden. Die erste Bitleitung BY1 ist mit den Speicherzellen MC1 und MC3 verbunden, und die erste Bitleitung BY2 ist mit den Speicherzellen MC2 und MC4 verbunden. Die zweite Bitleitung BX1 ist mit den Speicherzellen MC1 und MC2 verbunden, und die zwei te Bitleitung BX2 ist mit den Speicherzellen MC3 und MC4 ver bunden.

Jede der Speicherzellen MC1 bis Mc4 enthält erste und zweite Zugriffsgatter Q11 und Q12 und zwei Inverter G1 und G2. Die Inverter G1 und G2 sind umgekehrt parallel zwischen den ersten und den zweiten Knoten N1 und N2 geschaltet. Das erste Zugriffsgatter Q11 ist zwischen den ersten Knoten N1 und die entsprechende erste Bitleitung geschaltet, und sein Gatean schluß ist mit der entsprechenden ersten Wortleitung verbunden. Das zweite Zugriffsgatter Q12 ist zwischen den zweiten Knoten N2 und die zweite Bitleitung geschaltet, und sein Gateanschluß ist mit der entsprechenden zweiten Wortleitung verbunden.

Steuersignale DIRA, DIRB, ADDA und ADDB werden extern jeweils an die erste Wort-Auswahleinrichtung 2a, die zweite Wort-Aus wahleinrichtung 2b, die erste Bit-Auswahleinrichtung 3a und die zweite Bit-Auswahleinrichtung 3b angelegt. Ein Schreibimpuls WR wird extern an die Schreibschaltung 4 angelegt, und ein Lese impuls RD wird extern an die Leseschaltungen 5a und 5b ange legt. Die Steuersignale DIRA und DIRB werden an den Schalter 6 angelegt.

Die erste Wort-Auswahleinrichtung 2a wählt eine der ersten Wortleitungen WX1 und WX2 aus und hebt das Potential auf der ausgewählten ersten Wortleitung auf "H". Wenn beispielsweise die erste Wortleitung WX1 ausgewählt ist, werden die ersten Zugriffsgatter Q11 der Speicherzellen MC1 und MC2 eingeschal tet, und die ersten Knoten N1 der Speicherzellen MC1 und MC2 werden mit den ersten Bitleitungen BY1 bzw. BY2 verbunden. Die zweite Wort-Auswahleinrichtung 2b wählt eine der zweiten Wort leitungen WY1 und WY2 aus und hebt das Potential der ausge wählten Wortleitung auf "H" an. Wenn beispielsweise die zweite Wortleitung WY1 ausgewählt ist, werden die zweiten Zugriffs gatter Q12 der Speicherzellen MC1 und MC3 eingeschaltet, und die zweiten Knoten N2 der Speicherzellen MC1 und MC3 werden mit den zweiten Bitleitungen BX1 bzw. BX2 verbunden. Die erste Bit- Auswahleinrichtung 3a wählt eine der ersten Bitleitungen BY1 und BY2 aus und verbindet beim Datenschreiben die ausgewählte erste Bitleitung mit der Schreibschaltung 4 und beim Datenlesen dieselbe mit der Leseschaltung 5a. Die zweite Bit-Auswahlein richtung 3b wählt eine der zweiten Bitleitungen BX1 und BX2 aus und verbindet die ausgewählte zweite Bitleitung mit der zweiten Leseschaltung 5b.

Fig. 2 zeigt den genauen Schaltungsaufbau der Speicherzelle MC1. Ein Widerstand R11 ist zwischen den ersten Knoten N1 und das Stromversorgungspotential Vcc geschaltet, und ein Wider stand R12 ist zwischen den zweiten Knoten N2 und das Stromver sorgungspotential Vcc geschaltet. Ein n-Kanal-MOSFET Q13 ist zwischen den ersten Knoten N1 und das Massepotential geschal tet, wobei der Gateanschluß mit dem zweiten Knoten N2 verbunden ist. Ein n-Kanal-MOSFET Q14 ist zwischen den zweiten Knoten N2 und Massepotential geschaltet, wobei der Gateanschluß mit dem ersten Knoten N1 verbunden ist. Das erste Zugriffsgatter Q11 ist zwischen den ersten Knoten N1 und die erste Bitleitung BY1 geschaltet, und sein Gateanschluß ist mit der ersten Wortlei tung WX1 verbunden. Das zweite Zugriffsgatter Q12 ist zwischen den zweiten Knoten N2 und die zweite Bitleitung BX1 geschaltet, und sein Gateanschluß ist mit der zweiten Wortleitung WY1 ver bunden. Die Widerstände R11 und R12 und die MOSFETs Q13 und Q14 bilden eine Latch- bzw. Verriegelungsschaltung. Das erste und das zweite Zugriffsgatter Q11 und Q12 werden durch n-Kanal- MOSFETs gebildet.

Die Speicherzelle entsprechend der Ausführungsform weist nur zwei Zugriffsgatter auf und ist mit nur vier Signalleitungen verbunden. Damit ist die Anzahl der Elemente verringert, und die Schaltungsfläche kann ebenfalls verringert werden.

Fig. 3 zeigt den genauen Schaltungsaufbau eines Schreibtrei bers, der in der Schreibschaltung 4 enthalten ist, und von Leseverstärkern, die in den Leseschaltungen 5a und 5b enthalten sind. Fig. 3 zeigt einen mit der ersten Bitleitung BY1 verbun denen Schreibtreiber und Leseverstärker 50 sowie einen mit der zweiten Bitleitung BX2 verbundenen Leseverstärker 50b.

Der Schreibtreiber 40 enthält p-Kanal-MOSFETs Q21 und Q22 und n-Kanal-MOSFETs Q23 und Q24. Eingangsdaten D1 werden an die Gates der Transistoren Q22 und Q23 angelegt. Der Schreibtreiber 40 wird durch das Freigabesignal WE und das invertierte Signal/WE gesteuert, die auf den Schreibimpuls WR ansprechen. Der Leseverstärker 50a enthält p-Kanal-MOSFETs Q25 und Q26 und n-Kanal-MOSFETs Q27 und Q28. Der Leseverstärker 50b enthält p- Kanal-MOSFETs Q29 und Q30 und n-Kanal-MOSFETs Q31 und Q32. Die Leseverstärker 50a und 50b liefern Ausgangsdaten DO.

Der Leseverstärker 50a wird durch ein Schreibfreigabesignal REa und dessen invertiertes Signal/REa gesteuert, während der Leseverstärker 50b durch ein Lesefreigabesignal REb und dessen invertiertes Signal/REb gesteuert wird. Die Lesefreigabesig nale REa und REb werden durch die logische Verarbeitung der Steuersignale DIRA, DIRB, ADDA und ADDB erhalten.

Ähnlich sind die Schreibtreiber und Leseverstärker mit den an deren ersten Bitleitungen BY2 und die Leseverstärker mit den anderen zweiten Bitleitungen BX2 verbunden.

Wenn die Leseverstärker den oben beschriebenen Aufbau haben, ist der in Fig. 1 gezeigte Schalter 6 nicht erforderlich. In diesem Falle werden die Ausgänge von den Leseschaltungen 5a und 5b direkt an den Ausgangsanschluß 8 angelegt.

Auf diese Weise sind 8 MOSFETs für die mit der ersten Bitlei tung verbundenen Schreibtreiber und den Leseverstärker erfor derlich, während vier MOSFETs für den mit der einen zweiten Bitleitung verbundenen Leseverstärker erforderlich sind. Dadurch wird im Vergleich zu der in Fig. 17 gezeigten Schal tung die Anzahl der Elemente verringert, und die in der peri pheren Schaltung benötigte Schaltungsfläche wird verkleinert.

Der Betrieb des statischen RAM nach Fig. 1 wird im folgenden unter Bezugnahme auf die Fig. 4 bis 10 beschrieben.

Im statischen RAM werden ein 0°-Schreibbetrieb, ein 0°-Lesebe trieb, ein 90°-Lesebetrieb, ein 180°-Lesebetrieb und ein 270°- Lesebetrieb ausgeführt.

Zuerst werden diese Betriebsweisen unter Bezugnahme auf Fig. 4 kurz beschrieben. In Fig. 4 bezeichnen die Bezugszeichen D1, D2, D3 und D4 Daten, die in die Speicherzellen MC1, MC2, MC3 bzw. MC4 einzuschreiben oder aus diesen auszulesen sind. Die Ziffer in jeder Speicherzelle bezeichnet die Reihenfolge des Einschreibens oder die Reihenfolge des Auslesens der Daten.

Bei 0°-Schreibbetrieb (nachfolgend einfach als Schreibbetrieb bezeichnet) werden Daten in der Reihenfolge D1, D2, D3 und D4 eingeschrieben. Beim 0°-Lesebetrieb werden Daten in der Reihenfolge D1, D2, D3 und D4 ausgelesen. Beim 90°-Lesebetrieb werden Daten in der Reihenfolge D2, D4, D1 und D3 ausgelesen. Beim 180°-Lesebetrieb werden Daten in der Reihenfolge D4, D3, D2 und D1 ausgelesen. Beim 270°-Lesebetrieb werden Daten in der Reihenfolge D3, D1, D4 und D2 ausgelesen.

Fig. 5 ist eine Darstellung von Signalwellenformen, die die Zustände der externen und internen Signale in jeweiligen Be triebsarten zeigen.

Diese Betriebsarten werden durch die Steuersignale DIRA und DIRB definiert. Die Zustände der ersten und zweiten Wortlei tungen WX1, WX2, WY1 und WY2 und der ersten und zweiten Bit leitungen BY1, BY2, BX1 und BX2 werden durch die Steuersignale DIRA, DIRB, ADDA und ADDW bestimmt, die dekodiert werden. Wenn der Schreibimpuls WR auf niedrigem Pegel ist, werden Daten ein geschrieben. Wenn der Leseimpuls RD auf niedrigem Pegel ist, werden Daten ausgelesen.

Die Wellenformen von WX1, WX2, WY1 und WY2 stellen die Poten tiale der entsprechenden Wortleitungen dar. Die Wellenformen von BX1, BX2, BY1 und BY2 zeigen nicht die Signalpegel der ent sprechenden Bitleitungen, sondern sie zeigen - durch den hohen Pegel - die Periode, in der auf die Bitleitungen zugegriffen wird.

Fig. 6 ist eine Tabelle zur Erleichterung des Verständnisses des Schreibbetriebs. Ein Betriebsablauf, bei dem ein Zeichen "A" in vier Bit aufgeteilt wird und die entsprechenden Bits in die Speicherzellen MC1 bis MC4 eingeschrieben werden, wird als Beispiel beschrieben.

Im Zyklus 1 ist durch die erste Wort-Auswahleinrichtung 2a die erste Wortleitung WX1 ausgewählt, und durch die erste Bit-Aus wahleinrichtung 3a ist die erste Bitleitung BY1 ausgewählt. In folgedessen ist die Speicherzelle MC1 ausgewählt. In Reaktion auf einen Schreibimpuls WR wird der an den Eingangsanschluß 7 angelegte Eingangswert DI über die Schreibschaltung 4 und die erste Bit-Auswahleinrichtung 3a an die erste Bitleitung BY1 an gelegt, und der Wert wird über das erste Zugriffsgatter Q11 in der Speicherzelle MC1 auf die Knoten N1 und N2 geschrieben.

Im Zyklus 2 sind die erste Wortleitung WX1 und die erste Bit leitung BY2 ausgewählt, und die Speicherzelle MC2 ist ausge wählt. Infolgedessen wird der an die erste Bitleitung BY2 an gelegte Eingangswert DI in die Speicherzelle MC2 eingeschrie ben.

Im Zyklus 3 sind die erste Wortleitung WX2 und die erste Bit leitung BY1 ausgewählt, und damit ist die Speicherzelle MC3 ausgewählt. Infolgedessen wird der an die erste Bitleitung BY1 angelegte Eingangswert DI in die Speicherzelle MC3 eingeschrie ben.

Im Zyklus 4 sind die erste Wortleitung WX2 und die erste Bit leitung BY2 ausgewählt, und damit ist die Speicherzelle MC4 ausgewählt. Infolgedessen wird der an die erste Bitleitung BY2 angelegte Eingabewert DI in die Speicherzelle MC4 eingeschrie ben.

Fig. 7 ist eine Tabelle zur Erleichterung des Verständnisses des Lesevorganges bei 0°. Beim Lesevorgang bei 0° wird der im Speicherarray 1 gespeicherte Buchstabe "A" in dem in Fig. 13(a) gezeigten Zustand ausgelesen.

Im Zyklus 1 ist durch die erste Wort-Auswahleinrichtung 2a die erste Wortleitung WX1 ausgewählt, und durch die erste Bit-Aus wahleinrichtung 3a ist die erste Bitleitung BY1 ausgewählt. In folgedessen ist die Speicherzelle MC1 ausgewählt. Dementspre chend wird der am ersten Knoten N1 in der Speicherzelle MC1 ge haltene Wert über das erste Zugriffsgatter Q11 an die erste Bitleitung BY1 und über die erste Bit-Auswahleinrichtung 3a an die erste Leseschaltung 5a angelegt. Der Wert wird über den Schalter 6 in Reaktion auf einen Leseimpuls RD als Ausgangswert DO am Ausgangsanschluß 8 ausgelesen.

Im Zyklus 2 sind die erste Wortleitung WX1 und die erste Bit leitung BY2 ausgewählt, und folglich ist die Speicherzelle MC2 ausgewählt. Infolgedessen wird der in der Speicherzelle MC2 ge speicherte Wert über die erste Bitleitung BY2 ausgelesen.

Im Zyklus 3 sind die erste Wortleitung WY2 und die erste Bit leitung BY1 ausgewählt, und damit ist die Speicherzelle MC3 ausgewählt. Infolgedessen wird der in der Speicherzelle MC3 gespeicherte Wert über die erste Bitleitung BY1 ausgelesen.

Im Zyklus 4 sind die erste Wortleitung WX2 und die erste Bit leitung BY2 ausgewählt, und damit ist die Speicherzelle MC4 ausgewählt. Infolgedessen wird der in der Speicherzelle MC4 gespeicherte Wert über die erste Bitleitung BY2 ausgelesen.

Fig. 8 ist eine Tabelle für den Lesevorgang bei 90°. Beim Lesevorgang bei 90° wird das im Speicherarray 1 gespeicherte Zeichen "A" in dem in Fig. 13(b) gezeigten Zustand ausgele sen.

Im Zyklus 1 ist durch die zweite Wort-Auswahleinrichtung 2b die zweite Wortleitung WY2 ausgewählt, und durch die zweite Bit- Auswahleinrichtung 3b ist die zweite Bitleitung BX1 ausgewählt. Infolgedessen ist die Speicherzelle MC2 ausgewählt. Damit wird der am zweiten Speicherknoten N2 der Speicherzelle MC2 gehal tene Wert über das zweite Zugriffsgatter Q12 an die zweite Bit leitung BX1 und weiter über die zweite Bit-Auswahleinrichtung 3b an die zweite Leseschaltung 5b angelegt. Der Wert wird durch den Schalter 6 in Reaktion auf den Leseimpuls RD als Ausgangs wert DO am Ausgangsanschluß 8 ausgegeben.

Im Zyklus 2 sind die zweite Wortleitung WY2 und die zweite Bit leitung BX2 ausgewählt, und damit ist die Speicherzelle MC4 ausgewählt. Infolgedessen wird über die zweite Bitleitung BX2 der in der Speicherzelle MC4 gespeicherte Wert ausgelesen.

Im Zyklus 3 sind die zweite Wortleitung WY1 und die zweite Bit leitung BX1 ausgewählt, und damit ist die Speicherzelle MC1 ausgewählt. Infolgedessen wird über die zweite Bitleitung BX1 der in der Speicherzelle MC1 gespeicherte Wert ausgelesen.

Im Zyklus 4 sind die zweite Wortleitung WY1 und die zweite Bit leitung BX2 ausgewählt, und damit ist die Speicherzelle MC3 ausgewählt. Infolgedessen wird über die zweite Bitleitung BX2 der in der Speicherzelle MC3 gespeicherte Wert ausgelesen.

Fig. 9 ist eine Tabelle für den Lesevorgang bei 180°. Beim Lesevorgang bei 180° wird das im Speicherarray 1 gespeicherte Zeichen "A" in dem in Fig. 13(c) gezeigten Zustand ausge lesen.

Durch die erste Wort-Auswahleinrichtung 2a ist die erste Wort leitung WX2 ausgewählt, und durch die erste Bit-Auswahlein richtung 3a ist die erste Bitleitung BY2 ausgewählt. Infolge dessen ist die Speicherzelle MC4 ausgewählt. Damit wird der am ersten Knoten N2 in der Speicherzelle MC4 gehaltene Wert über das erste Zugriffsgatter Q11 an die erste Bitleitung BY2 und weiter durch die erste Bit-Auswahleinrichtung 3a an die erste Leseschaltung 5a angelegt. Der Wert wird durch den Schalter 6 in Reaktion auf den Leseimpuls RD als Ausgangswert DO am Aus gangsanschluß 8 ausgegeben.

Im Zyklus 2 sind die erste Wortleitung WX2 und die erste Bit leitung BY1 ausgewählt, und damit ist die Speicherzelle MC3 ausgewählt. Infolgedessen wird der in der Speicherzelle MC3 gespeicherte Wert über die erste Bitleitung BY1 ausgelesen.

Im Zyklus 3 sind die erste Wortleitung WX1 und die erste Bit leitung BY2 ausgewählt, und damit ist die Speicherzelle MC2 ausgewählt. Infolgedessen wird der in der Speicherzelle MC2 gespeicherte Wert über die erste Bitleitung BY2 ausgelesen.

Im Zyklus 4 sind die erste Wortleitung WX1 und die erste Bit leitung BY1 ausgewählt, und damit ist die Speicherzelle MC1 ausgewählt. Infolgedessen wird der in der Speicherzelle MC1 gespeicherte Wert über die erste Bitleitung BY1 ausgelesen.

Fig. 10 ist eine Tabelle für den Lesevorgang bei 270°. Beim Lesevorgang bei 270° wird das im Speicherarray 1 gespeicherte Zeichen "A" in dem in Fig. 13(d) gezeigten Zustand ausge lesen.

Im Zyklus 1 ist durch die zweite Wort-Auswahleinrichtung 2b die zweite Wortleitung WY1 ausgewählt, und durch die zweite Bit- Auswahleinrichtung 3b ist die zweite Bitleitung BY2 ausgewählt. Infolgedessen ist die Speicherzelle MC3 ausgewählt. Damit wird der am zweiten Knoten N2 in der Speicherzelle MC3 gehaltene Wert durch das zweite Zugriffsgatter Q12 an die zweite Bitlei tung BX2 und weiter durch die zweite Bit-Auswahleinrichtung 3b an die zweite Leseschaltung 5b angelegt. Der Wert wird durch den Schalter 6 in Reaktion auf den Leseimpuls RD als Ausgangs wert DO am Ausgangsanschluß 8 ausgegeben.

Im Zyklus 2 sind die zweite Wortleitung WY1 und die zweite Bit leitung BX1 ausgewählt, und damit ist die Speicherzelle MC1 ausgewählt. Infolgedessen wird der in der Speicherzelle MC1 gespeicherte Wert durch die zweite Bitleitung BX1 ausgelesen.

Im Zyklus 3 sind die zweite Wortleitung WY2 und die zweite Bit leitung BX2 ausgewählt, und damit ist die Speicherzelle MC4 ausgewählt. Infolgedessen wird der in der Speicherzelle MC4 gespeicherte Wert über die zweite Bitleitung BX2 ausgelesen.

Im Zyklus 4 sind die zweite Wortleitung WY2 und die zweite Bit leitung BX1 ausgewählt, und damit ist die Speicherzelle MC2 ausgewählt. Infolgedessen wird über die zweite Bitleitung BX1 der in der Speicherzelle MC2 gespeicherte Wert ausgelesen.

Wie oben beschrieben, können die im Speicherarray 1 gespeicher ten Werte mit hoher Geschwindigkeit um 0°, 90°, 180° oder 270° gedreht ausgelesen werden.

Jede der ersten und zweiten Wort-Auswahleinrichtungen 2a und 2b und der ersten und zweiten Bit-Auswahleinrichtungen 3a und 3b enthalten einen Zählkreis, der einen Auf-/Ab-Schaltanschluß und einen Dekoder enthält, und die oben beschriebene Steuerung kann durch Anlegen eines Signals von einem Mikroprozessor an den Auf-/Ab-Schaltanschluß bewerkstelligt werden.

Alternativ kann ein Signal vom Mikroprozessor ohne Verwendung der Zählerschaltung an den Dekoder angelegt werden.

Der in Fig. 1 gezeigte statische RAM kann allein auf einem Chip gebildet sein, oder er kann zusammen mit Mikroprozessor und anderen peripheren Schaltungen auf einem Chip gebildet sein.

Obgleich bei der oben beschriebenen Ausführungsform die Schreibschaltung 4 mit der ersten Bit-Auswahleinrichtung 3a verbunden ist, kann die Schreibschaltung 4 auch mit der zweiten Bit-Auswahleinrichtung 3b verbunden sein. Die Leseschaltung kann entsprechend mit der ersten oder zweiten Bit-Auswahlein richtung 3a oder 3b verbunden sein.

Das in Fig. 1 gezeigte Speicherarray (Speicherfeld) enthält vier Speicherzellen MC1 bis MC4, die in zwei Zeilen und zwei Spalten angeordnet sind, und damit wird eine 4-Pixel(Bild element)-Anzeige ausgeführt. Wenn das Speicherarray 1 64 in acht Zeilen und acht Spalten angeordnete Speicherzellen enthält, wird eine 64-Pixel-Anzeige - wie sie in Fig. 11 gezeigt ist - ausgeführt. Die Ziffern 0 bis 7 bezeichnen die Zeilen der Speicherzellen, während die Buchstaben a bis h die Spalten der Speicherzellen bezeichnen. Eine Speicherzelle ist durch eine der Ziffern 0 bis 7 und einen der Buchstaben a bis h gekennzeichnet. Fig. 11 zeigt das Ergebnis des Auslesens des Buchstabens "A" durch Drehung desselben um 0°, 90°, 180° bzw. 270°.

Fig. 12 zeigt ein Beispiel, bei dem das Speicherarray 1 nach Fig. 1 auf einen FIFO(First-In-First-Out)-Speicher angewandt ist.

Eine Schreibwortleitung WWL1 ist mit dem Gateanschluß des ersten Zugriffsgatters Q11 der Speicherzellen MC1 und MC2 ver bunden, während eine Schreibwortleitung WWL2 mit dem Gatean schluß des ersten Zugriffsgatters Q11 der Speicherzellen MC3 und MC4 verbunden ist. Die Lesewortleitung RWL1 ist mit dem Gateanschluß des zweiten Zugriffsgatters Q12 der Speicherzelle MC1 und MC2 verbunden, während die Lesewortleitung RWL2 mit dem Gateanschluß des zweiten Zugriffsgatters Q12 der Speicherzellen MC3 und MC4 verbunden ist. Die Schreibwortleitungen WWL1 und WWL2 sind mit der Schreib-Wortauswahleinrichtung 20W verbunden, während die Lesewortleitungen RWL1 und RWL2 mit der Lese-Wort auswahleinrichtung 20R verbunden sind.

Die Schreibbitleitung WBL1 ist mit dem ersten Zugriffsgatter Q11 der Speicherzellen MC1 und MC3 verbunden, während die Schreibbitleitung WBL2 mit dem ersten Zugriffsgatter Q11 der Speicherzellen MC2 und MC4 verbunden ist. Die Lesebitleitung RBL1 ist mit dem zweiten Zugriffsgatter Q12 der Speicherzellen MC1 und MC3 verbunden, während die Lesebitleitung RBL2 mit dem zweiten Zugriffsgatter Q12 der Speicherzellen MC2 und MC4 ver bunden ist. Die Schreibbitleitungen WBL1 und WBL2 sind über die Schreibbitleitungs-Ein/Aus-Schalter 41 und 42 mit der Schreib bitleitungs-Auswahleinrichtung 30W verbunden, während die Lese bitleitungen RBL1 und RBL2 über die Leseverstärker 51 bzw. 52 mit der Lesebitleitungs-Auswahleinrichtung 30R verbunden sind.

Die Schreibbitleitungs-Auswahleinrichtung 30W wählt aufein anderfolgend die Schalter 41 und 42 aus und schaltet die Schalter in Reaktion auf ein Schreibtaktsignal WCLK ein. Die Schalter 41 und 42 empfangen über den Eingabepuffer 43 einen Eingangswert DI. Die Lesebitleitungs-Auswahleinrichtung 30R wählt und aktiviert aufeinanderfolgend die Leseverstärker 51 und 52 in Reaktion auf das Lesetaktsignal RCLK. Die durch die Leseverstärker 51 und 52 verstärkten Daten werden über den Ausgabepuffer 53 als Ausgangsdaten DO geliefert.

Bei dem in Fig. 12 gezeigten FIFO-Speicher wird das Daten schreiben über das erste Zugriffsgatter Q11 jeder der Spei cherzellen ausgeführt, und die Daten werden über das zweite Zugriffsgatter Q12 jeder der Speicherzellen ausgelesen.

Claims

1. Statischer Direktzugriffspeicher, mit:
einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzel len (MC1 bis MC4),
einer Mehrzahl von Zeilen- und Spalten-Wortleitungen (WX1, WX2, WY1, WY2) und Zeilen- und Spalten-Bitleitungen (BY1, BY2, BX1, BX2),
wobei jede Speicherzelle (MC1 bis MC4) mit einem Satz von ent sprechenden Zeilen- und Spalten-Bit- und Wortleitungen, der aus jeweils nur einer der Spaltenwortleitungen, Zeilenwortleitungen, Spaltenbitleitungen und Zeilenbitleitungen besteht, verbunden ist, und jede Speicherzelle komplementäre Bitspeicherknoten (N1, N2) und erste und zweite Zugriffstransistoren (Q11, Q12), die auf Werte auf den Zeilen- und Spaltenwortleitungen, mit denen die Zelle verbunden ist, zum Übertragen von Datenbits zwischen dem Speicherknoten (N1, N2) und den damit verbundenen Zeilen- und Spaltenbitleitungen ansprechen, aufweist,
einer auf erste Signale zum Auswählen von Zeilen- und Spalten wortleitungen und Zeilen- und Spaltenbitleitungen ansprechenden Schreibeinrichtung (2a, 3a, 4) zum Einschreiben von Daten über die ausgewählten Bitleitungen in die Speicherknoten (N1, N2) der Mehrzahl von Speicherzellen (MC1 bis MC4) in einer vorbestimmten Reihenfolge und
einer auf zweite Signale zum Auswählen von Zeilen- und Spalten wortleitungen und Zeilen- und Spaltenbitleitungen ansprechenden Leseeinrichtung (2a, 2b, 3a, 3b, 5a, 5b) zum Auslesen von Daten aus den Speicherknoten über ausgewählte Bitleitungen in der gleichen oder einer sich von der obigen vorbestimmten Reihenfolge unterscheidenden Reihenfolge,
wobei
die Leseeinrichtung aufweist:
eine erste Bitauswahleinrichtung (3a) zum Auswählen einer vorbe stimmten Spaltenbitleitung aus der Mehrzahl der Spaltenbitlei tungen und zum Bereitstellen der auf der ausgewählten Spalten bitleitung erscheinenden Daten;
eine erste Lesen-Einrichtung (5a), die die Daten, die an der von der ersten Auswahleinrichtung ausgewählten Spaltenbitleitung erscheinen, empfängt;
eine zweite Bitauswahleinrichtung (3b) zum Auswählen einer vor bestimmten Zeilenbitleitung aus der Mehrzahl der Zeilenbitlei tungen und zum Bereitstellen der auf der ausgewählten Zeilenbit leitung erscheinenden Daten; und
eine zweite Lesen-Einrichtung (5b), die die Daten, die an der von der zweiten Bitauswahlvorrichtung ausgewählten Zeilen bitleitung erscheinen, empfängt;
wobei die erste Lesen-Einrichtung einen Leseverstärker (50a) mit einem ersten MOS-Transistor (Q27) aufweist, dessen Gateelektrode die an der von der ersten Bitauswahleinrichtung ausgewählten Spaltenbitleitung erscheinenden Daten empfängt und der einen zweiten MOS-Transistor (Q28) aufweist, dessen Gateelektrode ein Lese-Freigabesignal (REa) empfängt, wobei der erste und der zweite MOS-Transistor (Q27, Q28) zwischen einem Ausgabeknoten und einem Masseknoten in Serie verbunden sind; und
die zweite Lesen-Einrichtung einen Leseverstärker (50b) mit einem dritten MOS-Transistor (Q31) aufweist, mit einer Gateelek trode, die die Daten, die an der von der zweiten Bitauswahlein richtung ausgewählten Zeilenbitleitung erscheinenden Daten empfängt, sowie einen vierten MOS-Transistor (Q32) der ein Lese- Freigabesignal (REb) an einer Gateelektrode empfängt, wobei der dritte MOS-Transistor (Q31) und der vierte MOS-Transistor (Q32) zwischen einem Ausgabeknoten und einem Masseknoten miteinander in Serie verbunden sind.

2. Statischer Direktzugriffsspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Schreibeinrichtung mindestens eine mit mindestens einer der ersten und zweiten Bit-Auswahlein richtungen (3a, 3b) verbundene Schreiben-Einrichtung (4) auf weist.

3. Statischer Direktzugriffsspeicher nach Anspruch 2, gekennzeichnet durch einen Datenausgabeanschluß (8) und eine Schalteinrichtung zum selektiven Verbinden einer der ersten und zweiten Lesen-Einrichtungen (5a, 5b) mit dem Datenausgabean schluß (8).

4. Statischer Direktzugriffsspeicher nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine Halteeinrichtung mit einer umgekehrt parallel zwischen den ersten und zweiten Knoten (N1, N2) ge schalteten ersten und zweiten Invertereinrichtung (G1, G2).

5. Statischer Direktzugriffsspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Wortleitungen eine Mehrzahl von einzelnen Lese- und Schreibwortleitungen (WX1, WX2), von denen jede mit den Steuerelektroden der ersten Transfertransistoren (Q11) der in jeder Zeile angeordneten Speicherzellen verbunden ist, und
eine Mehrzahl von einzelnen Nur-Lese-Wortleitungen (WY1, WY2), von denen jede mit den Steuerelektroden der zweiten Transfer transistoren (Q12) der in jeder Spalte angeordneten Speicherzel len verbunden ist, aufweisen,
daß die Bitleitungen eine Mehrzahl von einzelnen Lese- und Schreib-Bitleitungen (BY1, BY2), von denen jede mit den ersten Transfertransistoren (Q11) der in jeder Spalte angeordneten Speicherzellen verbunden ist, und
eine Mehrzahl von einzelnen Nur-Lese-Bitleitungen (BX1, BY1), von denen jede mit den zweiten Transfer-Transistoren (Q12) der in jeder Zeile angeordneten Speicherzellen verbunden ist, auf weisen,
und daß eine Lese- und Schreib-Wortauswahleinrichtung (2a), die auf ein erstes Wortauswahlsignal anspricht und eine der Mehrzahl von einzelnen Lese- und Schreib-Wortleitungen (WX1, WY2) aus wählt,
eine Nur-Lese-Wortauswahleinrichtung (2b), die auf ein zweites Wortauswahlsignal anspricht und eine der Mehrzahl von einzelnen Nur-Lese-Wortleitungen (WY1, WY2) auswählt,
eine Lese-und-Schreib-Bitauswahleinrichtung (3a), die auf ein erstes Bitauswahlsignal anspricht und eine der Mehrzahl von ein zelnen Lese- und Schreib-Bitleitungen (BY1, BY2) auswählt, und
eine Nur-Lese-Bitauswahleinrichtung (3b), die auf ein zweites Bitauswahlsignal anspricht und eine der Mehrzahl von einzelnen Nur-Lese-Bitleitungen (BX1, BX2) auswählt, vorgesehen sind.

6. Statischer Direktzugriffsspeicher nach einem der Ansprüche 1 bis 5, gekennzeichnet durch:
ein erstes und ein zweites Lastelement (R11, R12), das zwischen ein erstes Potential und den ersten bzw. den zweiten Speicher knoten (N1, N2) geschaltet ist, und
einen ersten und einen zweiten Treibertransistor (Q13, Q14), der zwischen ein zweites Potential und den ersten bzw. zweiten Spei cherknoten (N1, N2) geschaltet ist.

7. Verfahren zum Betreiben des statischen Direktzugriffsspei chers nach einem der Ansprüche 1 bis 6, mit den Schritten:
aufeinanderfolgendes Auswählen einer der Mehrzahl von ersten Wortleitungen (WX1, WX2), aufeinanderfolgendes Auswählen einer der Mehrzahl erster einzelner Bitleitungen (BY1, BY2) und auf einanderfolgendes Schreiben von Daten in die ausgewählte Spei cherzelle im Schreibbetrieb und
aufeinanderfolgendes Auswählen einer der Mehrzahl von ersten Wortleitungen (WX1, WX2) oder einer der Mehrzahl von zweiten Wortleitungen (WY1, WY2), aufeinanderfolgendes Auswählen einer der Mehrzahl von ersten einzelnen Bitleitungen (BY1, BY2) oder einer der Mehrzahl von zweiten einzelnen Bitleitungen (BX1, BX2) und aufeinanderfolgendes Auslesen der Werte aus der ausgewählten Speicherzelle im Lesebetrieb.