JPS61142596A - メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理技術分野におけるメモリセルに関す
るものであり、更に詳しくは、２方向からのアクセスが
可能である如きメモリセルに関するものである。

〔従来の技術〕

第６図は、従来から提案されている単一方向アクセスス
タティックメモリセルを示す回路図である。

同図に示すように、メモリセル１は、情報保持手段とし
ての２個の入出力端子２．３を持つスタティックフリフ
ジフロップ形セル（以下、単にフリップフロップと云う
）４と、例えばｎチャネルＭＩＳ形電界効果トランジス
タで構成されたトランジスタ５，６と、信号線？、８．
９とを有する。

この場合、信号線７はメモリセル１を選択するワード線
であり、信号線８，９はメモリセル１への書き込みデー
タ又はメモリセル１からの読み出しデータを転送するビ
ット線対である。スタティックフリップフロップ４は４
個のトランジスタ１０〜１３で構成され、例えばトラン
ジスタ１０゜１１はｎチャネルＭＩＳ形電界効果トラン
ジスタ、トランジスタ１２．１３はｐチャネルＭＩＳ形
電界効果トランジスタである。トランジスタ１０゜１１
はその一端をそれぞれ入出力端子２，３に接続され、他
端は共通に接地される。又、トランジスタ１２．１３は
その一端をそれぞれ入出力端子２．３に接続され、他端
は共通に電源端子１４に接続される。トランジスタ１０
．１２のゲートは共通に入出力端子３に接続される。ト
ランジスタ１１．１３のゲートは共通に入出力端子２に
接続される。スタティックフリップフロップ４の入出力
端子２はトランジスタ５を介してビット線８に接続され
、スタティックフリ７ブフロツプ４の入出力端子３はト
ランジスタ６を介してビット線９に接続される。一方、
トランジスタ５．６のゲートはワード線７に共通に接続
されている。

以上が従来から提案されているメモリセルｌの構成であ
る。

このような構成を有する従来のメモリセル１にデータを
書き込むには、書き込むデータと同相の電位をビット線
８に印加し、書き込むデータと逆相の電位をビット線９
に印加し、ワード線７を高電位にする。ここでは、論理
値“１”に高電位を、論理値“Ｏ”に低電位を対応させ
る。ワード線７が高電位なので、トランジスタ５，６が
オン状態となり、導通するので、ビットｖＡ８の電位と
入出力端子２との電位およびビット線９の電位と入出力
端子３との電位がそれぞれ等しくなり、入出力端子２の
電位と入出力端子３の電位とが異なる極性を持つ。その
ため、スタティックフリップフロップ４のトランジスタ
１０〜１３のオン又はオフの状態が決定され、メモリセ
ル１にデータが書き込まれる。

データを保持するにはワード線７を低電位とし、トラン
ジスタ５，６をオフ状態とすることで、入出力端子２と
ビット線８との間および入出力端子３とビット線９との
間を非導通とし、フリップフロップ４とビット線８．９
とを切り離せばよい。

データを読み出すには、ビット線８をプリチャージして
高電位にした後に、ワード線７を高電位にして、スタテ
ィックフリップフロップ４に書き込まれ維持されている
状態をビット線８に伝える。

スタティックフリップフロップ４の入出力端子２に論理
値“ｌ”が書き込まれている場合、入出力端子２は高電
位であるため、高電位となっているビット線８の電位が
変化しないことにより、論理値“１”が読み出される。

一方、スタティックフリップフロップ４の入出力端子２
に論理値“０”が書き込まれている場合、入出力端子２
は低電位であるため、高電位となっているビット線８の
電位が引き下げられることにより、論理値“０”が読み
出される。

一方、入出力端子３に書き込まれている状態を同様にビ
ット線９から読み出すことができる。

第７図は第６図に示した如きメモリセル１をｍ行ｎ列に
（ｍＸｎ）個配列することにより構成した単一方向アク
セスメモリ装置１５を示す回路図である。同図において
、第ｉ　（ｉ　＝１．２．・・・、ＩＩ）のワード線７
に対応してアドレスＷｉを選択し、Ｂ１、Ｂ２．・・・
、　Ｂｎで示すビット線８を介すか、又は８１′、Ｂ２
’、・・・、Ｂｎ’で示すビット線９を介してメモリセ
ルｌであるＣ　ｉｌ、　　Ｃｉ２．・・・。

Ｃｉｎのデータをそれぞれ読み書きする。

画像認識や文字認識などの分野においては、煩雑な処理
または大量のハードウェアの付加が必要となる。例えば
、文字認識においては、第８図（イ）に示すように、１
個の文字データ１６を右方向、上方向の２方向にデータ
を走査することが必要となる。

第８図（ロ）に、第７図に示した単一方向アクセスメモ
リ装置からなる７ワード５ビッ−トのバタンメモリ装置
１７に文字“Ｆ”を書き込んだ場合を示す。第８図（ロ
）中のアドレスＷ１〜Ｗ７、ビット線８１〜Ｂ５は、第
７図におけるのと同一の趣旨で用いられる。

右　ロにデータを　査する場ム アクセス方向がバタンメモリ装置１７のワード線の方向
と一致するので、１回のアクセスで、右方向の１ワ一ド
分のデータの読み出しができる。

上　口にデータを　査する　ム 走査すべき特定のビット線について、アドレスＷ１〜Ｗ
７まで順次読み出す、従って、上方向に１回走査するの
に、７回のアクセスが必要となる。

以上の様に、一般にｍ行ｎ列の単一方向アクセスメモリ
装置では、ワード線と同じ右方向に走査するのに、１回
のアクセスが必要となる一方、ワード線と異なる上方向
に走査するのに、ｍ回のアクセスが必要となる。

第９図は、第８図の例に見られる走査時間の増加を短縮
するために、走査方向別に、専用のバタンメモリ装置を
備えた例を示している。第９図（イ）に示す７ワード５
ビツトのバタンメモリ装置１８は右走査方向用の単一方
向アクセスメモリ装置である。第９図（ロ）に示す５ワ
ード７ビソトのバタンメモリ装置１９は上走査方向用の
単一方向アクセスメモリ装置である。

ここで、各方向のデータの走査は、各バタンメモリ装置
へのアクセス１回の読み出しによりできるが、そのため
には、あらかじめ文字データを走査方向に応じて第９図
に示すように配置し直して各バタンメモリ装置に書き込
む操作が加わり、かつ２倍のメモリ装置が必要となる。

以上述べた様に、従来の単一方向アクセスメモリ装置を
バタンメモリ装置に用いる場合、バタンメモリ装置固有
のワード線の方向と異なる方向へデータを走査しようと
すると、バタンメモリ装置へのアクセス回数は、走査す
るビット数に等しい回数だけ必要となり、バタンメモリ
装置へのアクセス時間が膨大となる欠点があった。又、
バタンメモリ装置へのアクセス回数を増加させないため
には、走査方向別に、データをあらかじめ再配置して格
納しておくバタンメモリ装置が必要となる。

そのため、付加ハードウェア量が増大するだけでなく、
付加したバタンメモリ装置のそれぞれに対応する走査方
向のデータをバタンメモリ装置へのアクセス１回で読み
出せるように、あらかじめ再配置して書き込んでおく煩
雑な操作も必要となるという欠点があった・ 〔発明が解決しようとする問題点〕 本発明が解決しようとする問題点は、バタンメモリ装置
固有のワード線の方向と異なる方向へデータを走査する
ときの該メモリ装置へのアクセス時間の増大を、付加ハ
ードウェア量の増大や、データの再配置、書き込みのた
めの煩雑な操作を必要とすることなしに、阻止すること
、であると云える。

従って本発明は、上述のことを可能にするバタンメモリ
装置を構成することのできるメモリセルを提供すること
を目的とする。

〔問題点を解決するための手段および作用〕上記目的を
達成するため、本出願における第１の発明は、第１およ
び第２の２個の入出力端子を備えたフリップフロップ形
セルと、第１および第２の２個のトランジスタと、第１
および第２の２本のワード線と、第１および第２の２本
のビット線とを有し、 前記第１のトランジスタのゲートを前記第１のワード線
に、同じく該第１のトランジスタの第１の端子を前記フ
リップフロップ形セルの第１の入出力端子に、同じく該
第１のトランジスタの第２の端子を前記第１のビット線
に、それぞれ接続し、前記第２のトランジスタのゲート
を前記第２のワード線に、同じく該第２のトランジスタ
の第１の端子を前記フリップフロップ形セルの第２の入
出力端子に、同じく該第２のトランジスタの第２の端子
を前記第２のビット線に、それぞれ接続して成ることを
特徴とし、第２の発明は、第１および第２の２個の入出
力端子を備えたフリップフロップ形セルと、第１乃至第
４の４個のトランジスタと、第１乃至第４の４本の信号
線とを有し、前記第１のトランジスタのゲートは前記第
１の信号線へ、前記第２のトランジスタのゲートは前記
第２の信号線へ、それぞれ接続すると共に、該第１のト
ランジスタの第１の端子は前記第２の信号線へ、該第２
のトランジスタの第１の端子は前記第１の信号線へ、そ
れぞれ接続し、かつ前記第１、第２の各トランジスタの
第２の端子は前記フリップフロップ形セルの第１の入出
力端子に共通に接続し、 前記第３のトランジスタのゲートは前記第３の信号線へ
、前記第４のトランジスタのゲートは前記第４の信号線
へ、それぞれ接続すると共に、該第３のトランジスタの
第１の端子は前記第４の信号線へ、該第４のトランジス
タの第１の端子は前記第３の信号線へ、それぞれ接続し
、かつ前記第３、第４の各トランジスタの第２の端子は
、前記フリップフロップ形セルの第２の入出力端子に共
通に接続して成ることを特徴とする。

〔実施例〕

第１図は本発明の一実施例を示す回路図である。

同図において、メモリセル２０は、情報保持手段として
の２個の入出力端子２１．２２を持つスタティックフリ
ップフロップ４と、例えばｎチャネルＭＩＳ形電界効果
トランジスタで構成されたトランジスタ２３．２４と、
２本のワード線２５゜２６と、２本のビット線２７．２
８とを有する。

スタティックフリップフロップ４は、２個の入出力端子
２１．２２を有し、第６図と同様の接続関係を有する。

すなわちスタティックフリップフロップ４の第１の入出
力端子２１は、第１のトランジスタ２３を介して第１の
ビットｆ％１２７に接続され、第１のトランジスタ２３
のゲートは第１のワード線２５に接続されている。又、
スタティックフリップフロップ４の第２の入出力端子２
２は、第２のトランジスタ２４を介して第１のビット線
２８に接続され、第２のトランジスタ２４のゲートは第
２のワード線２６に接続されている。

以上がメモリセル２０の構成である。以下にメモリセル
２０の動作を説明する。

［データの書き込み］ このような構成を有するメモリセル２０へ、書き込むデ
ータと同相の電位を第１のビット線２７に印加し、書き
込むデータと逆相の電位を第２のビット線２８に印加し
、第１のワード線２５と第２のワード線２６を両方とも
高電位にする。この様にすると、第１のワード線２５に
制御される第１のトランジスタ２３がオン状態となり、
導通するので、第１のビット線２７の電位と第１の入出
力端子２１の電位とが同電位となる。一方、高電位とな
った第２のワード線２６に制御される第２のトランジス
タ２４がオン状態となり、導通するので、第２のビット
線２８の電位と第２の入出力端子２２の電位とが同電位
となる。この様にして、スタティックフリップフロップ
４の２個の入出力端子２１．２２にそれぞれ書き込むデ
ータの電位と同相と逆相の電位が印加されるので、これ
に伴いスタテイツタフリップフロップ内のオンオフ状態
が遷移し、データを書き込むことが出来る。

［データの保持］ このデータを保持するにはワード線２５．２６の両方を
低電位とし、２個の入出力端子２１，２２を両方ともハ
イインピーダンス状態とすることで、スタテイツタフリ
ップフロップ４の状態を維持する。

［データの読み出し］ 右方向アクセス 右方向にアクセスしてデータを読み出すには、第１のビ
ット線２７をディスチャージして低電位にした後に、第
１のワード線２５を高電位にして、スタティックフリッ
プフロップ４に保持された状態を第１の入出力端子２１
から第１のビット線２７に伝え、この電位の変化を検出
することによって、データが読み出される。

第１のビット線２７をディスチャージするのは以下の理
由による。仮に第１のビット線２７の電位をプリチャー
ジすると、スタティックフリップフロップ４の第１の入
出力端子２１にオン状態の第１のトランジスタ２３を介
して高電位が印加され、スタティックフリップフロップ
４に誤ったデータを蓄積することがある。そのため、メ
モリセル２０に誤ったデータが書き込まれることを防ぐ
ために、あらかじめ第１のビット線２７をディスチャー
ジし低電位にしておく。

上方向アクセス 上方向にアクセスしてデータを読み出すには、第２のビ
ット線２８をディスチャージして低電位にした後に、第
２のワード線２６を高電位し、第２のビット線２８から
書き込まれたデータと逆相の電位の読み出しを行うこと
が出来る。

直又ヱＬ皇ス 第１のワード線と第１のビット線との組み合わせによる
読み出し動作と、第２のワード線と第２のビット線との
組み合わせによる読み出し動作とは全く独立に行うこと
が出来る。そのため、第１のワード線２５により右方向
にアクセスして、第１のビット線２７からデータと同相
の電位を読み出す。これと同時に、第２のワード線２６
により上方向にアクセスして、第２のビットｖＡ２８か
らデータと逆相の電位を読み出し、同時に２方向からの
アクセスが可能となる。

以上の構成により、２方向からデータの読み出しが同等
に行える２方向アクセススタテイツクメモリセルを構成
することができる。

第２図は、第１図に示したメモリセル２０をｍ行ｎ列に
（ｍＸｎ）個配列し、信号線２５．２６゜２７．２８は
隣接する縦横のメモリセルとそれぞれ共有して配線され
た２方向アクセススタテイツクメモリ装置３１を示す概
念図である。２方向アクセススタテイツクメモリ装置３
１を構成するのに必要なアドレス回路、信号線駆動回路
等は従来のスタティックメモリ装置に用いられている回
路と同様の回路が使用出来るので、第２図はそれらをす
べて省略しである。

第１のワード線２５は右方向にアクセスするとき選択さ
れ、それぞれアドレスＷＸＩ　、ＷＸ２　。

・・・、ＷＸｍを与えられ、第１のビット線２７はビッ
ト線ＢＹＩ　、ＢＹ２　、　・・・、ＢＹｎを介してデ
ータの読み書きを行う。又、第２のワード線２６は上方
向にアクセスするとき選択され、それぞれアドレスＷＹ
Ｉ　、ＷＹ２、−、ＷＹｎを与えられ、第２のビット線
２８はビット線ＢＸＩ　、ＢＸ２　。

・・・、ＢＸｍを介して読み書きを行う。

以下にメモリ装置３１の動作を説明する。

［データの書き込み］ メモリセルＣｉｊ　（ｉ＝１．２．−、ｍ　　ｊ＝１．
２ｓ”、ｎ）にデータを書き込む場合、アドレスＷ　Ｘ
　ｉの第１のワード線２５とアドレスＷＹｊ　の第２の
ワード線２６を高電位とし、その他のアドレスのワード
線２５．２６を低電位とし、書き込むデータと同相の電
位を第１のビットｖＡ２７ＢＹｊに印加し、書き込むデ
ータと逆相の電位を第２のビット線２８ＢＸｉに印加す
る。

［データの読み出し］ 玄１血ヱ久鬼ス 第２図の様な構成を有するメモリ装置３１から、データ
を右方向にアクセスし読み出す方法は、アドレスＷＸｉ
（ｉ・１，２．・・・＋ｍ）で指定される第１のワード
線２５を高電位とし、これ以外のアドレスの第１のワー
ド線２５を低電位とし、あらかしめディスチャージされ
ていた第１のビット線２７から、メモリセルＣｉｔ、　
　Ｃｉ２．・・・、Ｃｉｎのデータを読み出す。

上方向アクセス 前述の右方向にアクセスして読み出す方法と同様に、上
方向にアクセスし読み出す方法は、アドレスＷＹｊ（ｊ
・１，２．・・・、ｍ）で指定される第２のワード線２
６を高電位とし、これ以外のアドレスの第２のワード＊
２６を低電位とし、あらかじめディスチャージされてい
た第２のビット線２８から、メモリセルＣ１ｊ、　　Ｃ
２ｊ、・・・、Ｃｍｊのデータを読み出す。

１２　ロアクセス データを右方向にアクセスすると同時に、上方向にアク
セスし、２方向から読み出すこともできる。例えば、ア
ドレスＷＸｉで指定される第１のワード線２５を高電位
とし、これ以外のアドレスの第１のワード線２５を低電
位とし、あらかじめディスチャージされていた第１のビ
ット線２７から、メモリセルＣｉＬ　　ＣｉＬ　”・、
Ｃｉｎのデータを読み出す。これと同時に、アドレスＷ
Ｙｊで指定される第２のワード線２６を高電位とし、こ
れ以外のアドレスの第２のワード線２６を低電位とし、
あらかじめディスチャージされていた第２のビット線２
８から、メモリセルＣ１ｊ、　Ｃ２ｊ、・・・、　Ｃａ
＋ｊに蓄えられたデータの逆相の電位を読み出す。

この様にして従来の単一方向アクセスメモリ装置では不
可能であった２方向からデータを読み出すことを同等に
行える２方向アクセススタテイツクメモリ装置を実現で
きる。

以上の実施例で、２方向アクセススタテイツクメモリセ
ルに示すように、２個のトランジスタと、２本のワード
線と、２本のビット線と、入出力端子２個を備えるスタ
ティックフリップフロップからなる情報保持手段とによ
り、２方向からデータの読み出しができる２方向アクセ
ススタテイツクメモリセルを構成でき、これらメモリセ
ルの複数個をアレイ状に配置し、同時に縦横２方向から
のアドレス選択に対してデータを読み出しできることを
特徴とする２方向アクセススタテイツクメモリ装置を実
現できる。

以上が、本願発明の第１の実施例による構成の説明図で
ある。

第３図に本発明の第２の実施例を示す。同図において、
メモリセル１２０は、情報保持手段としての２個の入出
力端子１２１．１２２を持つスタティックフリップフロ
ップ４と、例えばｎチャネルＭＩＳ形電界効果トランジ
スタで構成されたトランジスタ１２３，１２４，１２５
．１２６と４本の信号５ａ１２７，１２８，１２９．１
３０とを有する。

この場合、４本の信号線１２７，１２８，１２９．１３
０はそれぞれメモリセル１２０を選択する第１の信号線
、第２の信号線、第３の信号線、第４の信号線である。

スタティックフリップフロップ４は、２個の入出力端子
１２１，１２２に接続され、第６図と同様の接続関係を
有する。２個のトランジスタ１２３，１２４のゲートは
それぞれ第１の信号線１２７．第２の信号Ｎａ１２Ｂに
接続される一方、スタティックフリップフロップ４の第
１の入出力端子１２１は、第１のトランジスタ１２３を
介して第２の信号線１２８に接続され、第２のトランジ
スタ１２４を介して第１の信号線１２７に接続されてい
る。又、２個のトランジスタ１２５．１２６のゲートは
それぞれ第３の信号線１２９．第４の信号線１３０に接
続される一方、スタティックフリップフロップ４の第２
の入出力端子１２２は、第３のトランジスタ１２５を介
して第４の信号線１３０に接続され、第４のトランジス
タ１２６を介して第３の信号線１２９に接続されている
。

以上がメモリセル１２０の構成である。以下にメモリセ
ル１２０の動作を説明する。

［データの書き込み］ 立方輿ヱえ皇ス このような構成を有するメモリセル１２０へ、右方向に
配線される信号線によりアクセスしてデータを書き込む
場合、第１の信号線１２７と第３の信号線１２９がワー
ド線対となり、第２の信号ｖＡ１２Ｂと第４の信号線１
３０がビット線対となる。書き込むデータと同相の電位
を第２の信号線１２８に印加し、書き込むデータと逆相
の電位を第４の信号線１３０に印加し、第１の信号線１
２７と第３の信号線１２９の両方を高電位にする。

この様にすると、第１の信号線１２７に制御される第１
のトランジスタ１２３がオン状態となり導通するので、
第１の入出力端子１２１には、第２の信号線１２８上の
書き込みデータと同相の電位が印加される。一方、高電
位となった第３の信号線１２９に制御される第３のトラ
ンジスタ１２５がオン状態となり導通するので、第２の
入出力端子１２２には、第４の信号線１３０上の書き込
みデータと逆相の電位が印加される。この様にして、ス
タティックフリップフロップ４の２個の入出力端子１２
１．１２２に、それぞれ書き込むデータと同相と逆相の
電位が印加されるので、これに伴いスタティックフリッ
プフロップ４内のオンオフ状態が遷移し、データを書き
込むことが出来る。

書き込むデータが論理値“１”の場合、第２の信号線１
２８には書き込みデータと同相の高電位が印加され、第
２のトランジスタ１２４もオン状態となり、第１の信号
線１２７の電位が第１の入出力端子１２１に伝達される
。しかし、ワード線である第１の信号線１２７は高電位
であり、第２の信号線１２８に印加される書き込みデー
タの電位も高電位であるので、２個のトランジスタ１２
３．１２４両方を介して第１の入出力端子１２１に高電
位が印加されることになり、動作は矛盾しない。

書き込むデータが論理値“０”の場合、第１の信号線と
第２の信号線の組み合わせによる場合と同様に、第４の
信号線１３０には書き込みデータと逆相の高電位が印加
され、第４のトランジスタ１２６もオン状態となり、第
３の信号線１２９の電位が第２の入出力端子１２２に伝
達される。しかし、ワード線である第３の信号線１２９
は高電位であり、第４の信号線１３０に印加される書き
込みデータの電位も高電位であるので、２個のトランジ
スタ１２５，１２６両方を介して第２の入出力端子１２
２に高電位が印加されることになり、動作は矛盾しない
。

上方何ヱＬ鬼久 メモリセル１２０では、第１の信号線と第２の信号線と
が対称な構成となり、第３の信号線と第４の信号線とが
対称な構成となっているので、上述の説明と同様に、メ
モリセル１２０へ上方向に配線される信号線によりデー
タをアクセスして書き込む場合、第２の信号ｔｌＡ　１
２８と第４の信号線１３０との信号線対をワード線対と
し、第１の信号線１２７と第３の信号線１２９との信号
線対をビット線対とすることによっても、全く同様にデ
ータの書き込みが出来る。

慎】ミ乙久±ノ、 互いに直交する第２の信号線１２８と第３の信号線１２
９との信号線対をワード線対とし、互いに直交する第１
の信号！１２７と第４の信号線１３０との信号線対をビ
ット線対とすることによって、メモリセル１２０を選択
し、データを書き込む。

すなわち、書き込むデータと同相の電位を第１の信号線
１２７に印加し、書き込むデータと逆相の電位を第４の
信号＆’１１３０に印加し、第２の信号線１２８と第３
の信号線１２９の両方を高電位にする。この様にすると
、第２の信号線１２８に制御される第２のトランジスタ
１２４がオン状態となり導通するので、第１の入出力端
子１２１には、第１の信号線１２７上の書き込みデータ
と同相の電位が印加される。一方、高電位となった第３
の信号線１２９に制御される第３のトランジスタ１２５
がオン状態となり導通するので、第２の入出力端子１２
２には、第４の信号線１３０上の書き込みデータと逆相
の電位が印加される。この様にして、スタティックフリ
ソフフロソプ４の２個の入出力端子１２１，１２２に、
それぞれ書き込むデータと同相と逆相の電位が印加され
るので、これに伴いスタティックフリップフロップ４内
のオンオフ状態が遷移し、データを書き込むことが出来
る。

又、互いに直交する第１の信号線１２７と第４の信号線
１３０との信号線対をワード線対とし、互いに直交する
第２の信号線１２８と第３の信号線１２９との信号線対
をビット線対とすることによって、メモリセル１２０を
選択し、データを書き込むこともできる。

［データの保持］ このデータを保持するには信号線１２７，１２８の両方
またはどちらか一方を低電位とし、信号線１２９，１３
０の両方またはどちらか一方を低電位とし、２個の入出
力端子１２１，１２２が低電位またはハイインピーダン
ス状態となることで、スタティックフリップフロップ４
の状態を維持する。

［データの読み出し］ 立方鳳ヱ久皇久 ■データと同相の電位が印加されるビット線からの読み
出し 第２の信号線１２８をディスチャージして低電位にした
後に、ワード線として第１の信号線１２７を高電位にし
て、スタティックフリップフロップ４に保持された状態
を第１の入出力端子１２１から第２の信号線１２８に伝
え、・この電位の変化を検出することによってデータが
読み出される。

第２の信号線１２８をディスチャージするのは以下の理
由による。仮に第２の信号線１２８の電位をプリチャー
ジすると、第１の信号［１２７と第２の信号１２８が両
方とも高電位になり、２個のトランジスタ１２３．１２
４がオン状態となり、スタティックフリップフロップ４
の第１の入出力端子１２１に高電位が印加され、スタテ
ィックフリップフロップ４の内部状態に関係なく、２個
のトランジスタ１２３，１２４を介して第１の信号線１
２７の高電位が第２の信号線１２８に伝わり、誤ったデ
ータを読み出すことがある。そのため、メモリセル１２
０から誤ったデータを読み出すことと、メモリセル１２
０に誤ったデータが書き込まれることを防ぐために、あ
らかじめ第２の信号１２８をディスチャージし低電位に
しておく。

■データと逆相の電位が印加されるビット線からの読み
出し 第４の信号線１３０をディスチャージして低電位にした
後に、ワード線として第３の信号線１２９を高電位にし
て、スタテイツタフリップフロップ４に保持された状態
を第２の入出力端子１２２の電位から第４の信号線１３
０に伝え、この信号線の電位の変化を検出することによ
り、書き込まれたデータと逆相の電位の読み出しを行え
る。

■データと同相・逆相の電位が印加される２本のビット
線からの同時読み出し 右方向にアクセスする場合、第１の信号線１２７をワー
ド線とし、第２の信号ｖＡ１２８をビット線とし、書き
込まれたデータと同相の電位を読み出すと同時に、第３
の信号線１２９をワード線とし、第４の信号ｍ１３０を
ビット線とし、書き込まれたデータと逆相の電位を読み
出すことも出来る。

上方向アクセス 第１の信号線と第２の信号線とは第１の入出力端子１２
１に関して対称であり、第３の信号線と第４の信号線と
は第２の入出力端子１２２に関して対称であるので、前
述の右方向アクセスと同様に、上方向アクセスによる読
み出し動作を行うことができる。

■データと同相の電位が印加されるビット線からの読み
出し 第１の信号線１２７をディスチャージして低電位にした
後に、ワード線として第２の信号線１２８を高電位にし
て、スタティックフリップフロップ４に保持された状態
を第１の入出力端子１２１から第１の信号線１２７に伝
え、この電位の変化を検出することによってデータが読
み出される。

■データと逆相の電位が印加されるビット線からの読み
出し 第３の信号ｗＡｌ　２９をディスチャージして低電位に
した後に、ワード線として第４の信号線１３０を高電位
にして、スタティックフリップフロップ４に保持された
状態を第２の入出力端子１２２の電位から第３の信号線
１２９に伝え、この信号線の電位の変化を検出すること
により、書き込まれたデータと逆相の電位の読み出しを
行える。

■データと同相・逆相の電位が印加される２本のビット
線からの同時読み出し 上方向にアクセスする場合、第２の信号線１２８をワー
ド線とし、第１の信号線１２７をビット線とし、書き込
まれたデータと同相の電位を読み出すと同時に、第４の
信号線１３０をワード線とし、第３の信号線１２９をビ
ット線とし、書き込まれたデータと逆相の電位を読み出
すことも出来る。

右　口と上　ｐの６ｇアクセス 第１の信号線と第２の信号線との組み合わせによる読み
出し動作と、第３の信号線と第４の信号線との組み合わ
せによる読み出し動作とは全く独立に行うことが出来る
。そのため、第１の信号線１２７をワード線とし、第２
の信号線１２８をビット線として右方向にアクセスして
データと同相のデータを読み出すと同時に、第４の信号
線１３０をワード線とし、第３の信号線１２９をビット
線として上方向にアクセスしてデータと逆相の電位を読
み出すことが可能である。

又、第２の信号線１２８をワード線とし、第１の信号１
２７をビット線として上方向にアクセスしてデータと同
相のデータを読み出すと同時に、第３の信号線１２９を
ワード線とし、第４の信号線１３０をビット線として右
方向にアクセスしてデータと逆相の電位を読み出すこと
も可能である。

以上の構成により、２方向からデータの読み書きが同等
におこなえる２方向アクセススタテイ・ツクメモリセル
を構成することができる。

第４図は、第３図に示したメモリセル１２０をｍ行ｎ列
に（ｍＸｎ）個配列し、信号線１２７゜１２８．１２９
，１３０は隣接する縦横のメモリセルとそれぞれ共有し
て配線された２方向アクセススタテイツクメモリ装置１
３１を示す概念図である。２方向アクセススタテイツク
メモリ装置１３１を構成するのに必要なアドレス回路、
信号線駆動回路等は従来のスタティックメモリ装置に用
いられている回路と同様の回路が使用出来るので、第４
図ではそれらをすべて省略しである。

信号線１２７．１２９は右方向にアクセスした場合のワ
ード線対となりアドレスＷＸＩ、ＷＸ２゜・・・、ＷＸ
ｍを与えられ、信号線１２８，１３０はビット線対ＢＹ
１．ＢＹ２．・・・、ＢＹｎを表わす。

又、信号ｖＡ１２８，１３０は上方向にアクセスした場
合のワード線対となりアドレスＷＹＩ、ＷＹ２、−、Ｗ
Ｙｎを与えられ、信号線１２７．１２９はビット線対Ｂ
Ｘ１．ＢＸ２．　・”、ＢＸｍを表わす。

以下にメモリ装置１３１の動作を説明する。

［データの書き込み］ メモリ装置１３１には、右方向アクセスしてワード単位
にデータを書き込むモードと、上方向アクセスしてワー
ド単位にデータを書き込むモードと、特定のメモリセル
だけにデータを書き込むモードの３通りの書き込み方法
がある。

右方向アクセス メモリ装置１３１にデータを右方向にアクセスして書き
込む場合、必要なアドレスＷＸｉ（ｉ・１，２゜・・・
＋ｍ）を選択し、指定されるワード線対１２７゜１２９
だけを高電位とし、これ以外のアドレスのワード線対１
２７，１２９は低電位として、メモリセルＣｉｌ、　　
Ｃｍ２．−、　　Ｃｉｎにビット線対ＢＹｌ。

ＢＹ２．・・・、ＢＹｎを介してデータを書き込む。

上方向アクセス 右方向アクセスと同様に、データを上方向にアクセスし
て書き込む場合、必要なアドレスＷＹｊ（ｊ＝１．２．
・・・＋ｎ）を選択し、指定されるワード線対１２８．
１３０だけを高電位とし、これ以外のアドレスのワード
線対１２８，１３０は低電位として、メモリセルＣ１ｊ
、　　Ｃ２ｊ、・・・、Ｃｍｊにビット線対ＢＸｉ、Ｂ
Ｘ２．・・・、ＢＸｍを介してデータを書き込む。

産文ヱＬ鬼久 特定のメモリセルＣＩＪ（１”　１１２１”・１ｍ　　
Ｊ＝１＋２＋”・＋ｎ）だけにデータを書き込む場合、
アドレスＷ　Ｘ　ｉの第１の信号線１２７とアドレスＷ
Ｙｊ　の第４の信号線１３０をワード線対とし、書き込
むデータと同相の電位をビット線対ＢＹｊ　の第２の信
号線１２８に印加し、書き込むデータと逆相の電位をビ
ット線対ＢＸｉの第３の信号！１２９に印加し、これ以
外のすべての信号線を低電位とする。

又、アドレスＷＹｊの第２の信号線１２８とアドレスＷ
　Ｘ　ｉの第３の信号線１２９をワード線対とし、書き
込むデータと同相の電位をビット線ＢＸｉの第１の信号
線１２７に印加し、書き込むデータと逆相の電位をビッ
ト線対ＢＹｊの第４の信号、線１３０に印加し、これ以
外のすべての信号を低電位としても、特定のメモリセル
Ｃ１ｊにデータを書き込める。

この様にして、互いに直交するワード線対と互いに直交
するビット線対により、特定のメモリセル１個にデータ
を書き込むことができる。

［データの読み出しコ メモリ装置１３１には、右方向アクセスしてワード単位
にデータを読み出すモードと、上方向アクセスしてワー
ド単位にデータを読み出すモードと、これらの右方向ア
クセスのワード単位のデータと上方向アクセスのワード
単位のデータとを同時に読み出すモードの３通りの読み
出し方法がある。

玄防１戸−漏１ム メモリ装置１３１から、データを右方向にアクセスし読
み出す方法は以下の３通りある。

■データと同相の電位が印加されるビット線からの読み
出し アドレスＷＸｉ（ｉ＝１．２．・・・＋ｍ）で指定され
る第１の信号線１２７を高電位とし、これ以外のアドレ
スの第１の信号線１２７を低電位とし、あらかじめディ
スチャージされていた第２の信号線１２８から、メモリ
セルＣｉｌ、　Ｃｉ２．・・・Ｃｉｎのデータを読み出
す。

■データと逆相の電位が印加されるビット線からの読み
出し。

アドレスＷＸｐ　（ｐ＝　１　＋　２　、・・・、＃）
で指定される第３の信号線１２９を高電位とし、これ以
外のアドレスの第３の信号線１２９を低電位とし、あら
かじめディスチャージされていた第４の信号線１３０か
ら、メモリセルＣρ１．　　Ｃａ２．・・・Ｃｐｎに蓄
えられたデータの逆相の電位を読み出す。

■２アドレスのデータの同時読み出し 第１の信号線と第２の信号線との組み合わせによるアド
レスＷＸｉのデータの読み出し動作と、第３の信号線と
第４の信号線との組み合わせによるアドレスＷＸｐのデ
ータの読み出し動作とは全く独立に行うことが出来るの
で、アドレスＷ　Ｘ　ｉとアドレスＷＸｐは同時にアク
セス可能であり、２ポートＲＡＭ（７）動作をする。Ｗ
Ｘｐ　＝ＷＸｉ　（７）ときは、同一ワードのデータに
ついて、同相と逆相の電位を同時に読み出すことになる
。

上必１斤−と１ム 前述の右方向にアクセスして読み出す方法と同様に、上
方向にアクセスし読み出す方法も３通りある。

■データと同相の電位が印加されるビット線からの読み
出し アドレスＷＹｊ（ｊ＝１．２．・・・＋ｎ）で指定され
る第２の信号線１２８を高電位とし、これ以外のアドレ
スの第２の信号線１２８を低電位とし、あらかじめディ
スチャージされていた第１の信号線１２７から、メモリ
セルＣ１ｊ、　　Ｃ２ｊ、・・・、Ｃｍｊのデータを読
み出す。

■データと逆相の電位が印加されるビット線からの読み
出し アドレスＷＹｑ（ｑ＝１．２．・・・＋ｎ）で指定され
る第４の信号線１３０を高電位とし、これ以外のアドレ
スの第４の信号線１３０を低電位とし、あらかじめディ
スチャージされていた第３の信号線１２９から、メモリ
セルＣ１ｑ、　　Ｃ２ｑ、・・・、Ｃｍｑに蓄えられた
データの逆相の電位を読み出す。

■２アドレスのデータの同時読み出し 第１の信号線と第２の信号線との組み合わせによるアド
レスＷＹｊのデータの読み出し動作と、第３の信号線と
第４の信号線との組み合わせによるアドレスＷＹｑのデ
ータの読み出し動作とは全く独立に行うことが出来るの
で、アドレスＷＹｊとアドレスＷＹｑは同時にアクセス
可能である。

同時２方向アクセス データを右方向にアクセスすると同時に、上方向にアク
セスし、２方向から読み出す方法も以下の２通りある。

■右方向ワード単位にデータと同相の電位を読み出し、
かつ上方向ワード単位にデータと逆相の電位を読み出す
方法 アドレスＷ　Ｘ　ｉで指定される第１の信号線１２７を
高電位とし、これ以外のアドレスの第１の信号ｖＡｌ　
２７を低電位とし、あらかじめディスチャージされてい
た第２の信号線１２８から、メモリセルＣｉｌ、Ｃｉ２
＋　・・・、Ｃｉｎのデータを読み出す。

これと同時に、アドレスＷＹｑで指定される第４の信号
線１３０を高電位とし、これ以外のアドレスの第４の信
号線１３０を低電位とし、あらかじめディスチャージさ
れていた第３の信号線１２９から、メモリセルＣ１ｑ、
　　Ｃ２ｑ、・・・、Ｃｍｑにｉえられたデータの逆相
の電位を読み出す。

■右方向ワード単位にデータと逆相の電位を読み出し、
かつ上方向ワード単位にデータと同相の電位を読み出す
方法 アドレスＷＸｐで指定される第３の信号線１２９を高電
位とし、これ以外のアドレスの第３の信号線１２９を低
電位とし、あらかじめディスチャージされていた第４の
信号線１３０から、メモリセ）ＬｔＣｐｌ、　　Ｃｐ２
．・・・、Ｃｐｎのデータの逆相の電位を読み出す。こ
れと同時に、アドレスＷＹｊで指定される第２の信号線
１２８を高電位とし、これ以外のアドレスの第２の信号
線１２８を低電位とし、あらかじめディスチャージされ
ていた第１の信号線１２７から、メモリセルＣ１ｊ、　
Ｃ２ｊ、・・・。

Ｃｍｊに蓄えられたデータを読み出す。

この様にして従来の単一方向アクセスメモリ装置では不
可能であった２方向からデータの読み書きを同等に行え
る２方向アクセススタテイツクメモリ装置を実現できる
。

以上の実施例で、２方向アクセススタテイツクメモリセ
ルに示すように、４個のトランジスタと、４本の信号線
と、入出力端子２個を備えるフリップフロップからなる
情報保持手段とにより、２方向からデータの読み出し書
き込みができる２方向アクセススタテイツクメモリセル
を構成でき、これらメモリセルの複数個をアレイ状に配
置し、ワード線の選択の仕方で２方向から読み書きでき
、同時に２個のアドレス選択に対してデータを読み出し
できることを特徴とする２方向アクセススタテイツクメ
モリ装置を実現できる。

以上が、発明の第２の実施例による構成の説明である。

〔発明の効果〕

以上説明したように、本発明のメモリセルによれば、縦
横２方向から選択可能なメモリ装置を実現できる。画像
処理や文字認識など２次元に配置されるデータを処理す
る場合、本発明のメモリセルからなる２方向アクセスス
タテイツクメモリ装置を使用することにより、従来の単
一方向アクセススタティックメモリ装置では不可能であ
った２方向からのデータの読み出しが容易に行えるよう
になる。

前記従来技術の項で記述した第８図、第９図の例におけ
るバタンメモリ装置に、本発明の第１の実施例による２
方向アクセススタテイツクメモリ装置および本発明の第
２の実施例による２方向アクセススタテイツクメモリ装
置を適用した例を第５図に示す。

第５図に示される縦横２方向からアクセス可能な２方向
アクセススタテイツクメモリ装置は、第２図に示した第
１の実施例によるバタンメモリ装置３１または第４図に
示した第２の実施例によるバタンメモリ装置１３１のｍ
＝７．ｎ＝５の場合で実現され、第５図のバタンメモリ
装置３２のアドレス、ビット線はメモリ装置３１または
メモリ装置１３１と同一の趣旨で用いられる。

右　口にデータを走査する６合 アドレスＷＸＩ〜ＷＸ７により選択し、ビット線ＢＹＩ
〜ＢＹ５から読み出す。

上　田にデータを　査する６人 アドレスＷＹＩ〜ＷＹ５により選択し、ビット線ＢＸ１
７−ＢＸ７から読み出す。

以上のことから、縦横どちらの方向からデータを読み出
す場合でも、１回のアクセスで十分とな−る。すなわち
、ｍ行ｎ列の単一方向アクセスメモリ装置では、ワード
線と異なる方向に走査する場合、ｍ回のアクセスが必要
であったのに対して、１回のアクセスで実行できる。ま
た、本発明によると、走査方向別にメモリ装置を備える
ことが不要となるばかりでなく、そのメモリ装置へあら
かじめ各走査方向別に配列を変えてデータを書き込む必
要がなくなり、ハードウェア量、選択時間を著しく削減
できる効果がある。

又、本発明のメモリセルからなる２方向アクセススタテ
イツクメモリ装置によれば、書き込み操作をビット単位
に行なえる利点もある。

すなわち、ＣＣＤイメージセンサ等のビットシリアルな
画像データを右方向、上方向へ任意にラスクスキャンし
て書き込むメモリ装置としても使用できる。また、ベク
タスキャンして書き込むメモリ装置としての用途や、２
次元データ全面を走査しないで変更箇所のビットだけを
書き換えるメモリ装置としての用途にも使用できる。

なお、上述において、メモリセルの僅かな実施例を述べ
たに留ったが、本発明の精神を脱することなしに、種々
の変形、変更をなし得る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図に示したメモリセルをアレイ状に配列して成る２方向
アクセススタテイツクメモリ装置を示す概念図、第３図
は本発明の第２の実施例を示す回路図、第４図は第３図
のメモリセルをアレイ状に配列して成る２方向アクセス
スタテイツクメモリ装置を示す概念図、第５図は文字デ
ータ用の２次元のデータのバタンメモリ装置を示す概念
図、第６図は従来から提案されている単一方向アクセス
スタティックメモリセルを示す回路図、第７図は第６図
のセルを用いた従来の単一方向アクセススタティックメ
モリ装置を示す概念図、第８図は文字データ用のバタン
メモリ装置が１個の場合を示す概念図、第９図は文字デ
ータのバタンメモリ装置が２個の場合を示す概念図であ
る。 符号説明 １・・・単一方向アクセススタティックメモリセル、２
．３・・・入出力端子、４・・・スタティックフリップ
フロップ形セル、５．６・・・ｎチャネルＭＩＳ形電界
効果トランジスタ、７・・・ワード線、８．９・・・ビ
ット線、１０．１１・・・ｎチャネルＭＩＳ形電界効果
トランジスタ、１２．１３・・・ｐチャネルＭｒＳ形電
界効果トランジスタ、１４・・・電源端子、１５・・・
単一方向アクセススタティックメモリ装置、１６・・・
文字データ、１７・・・バタンメモリ装置、１８・・・
右走査方向専用バタンメモリ装置、１９・・・主走査方
向専用バタンメモリ装置、２０・・・２方向アクセスス
タテイツクメモリセル、２１．２２・・・入出力端子、
２３．２４・・・ｎチャネルＭｉｓ形電界効果トランジ
スタ、２５・・・第１のワード線、２６・・・第２のワ
ード線、２７・・・第１のビット線、２８・・・第２の
ビット線、３１・・・２方向アクセススタテイツクメモ
リ装置、３２・・・文字データ用の２方向アクセススタ
テイツクメモリ装置、１２０・・・２方向アクセススタ
テイツクメモリセル、１２１．１２２・・・入出力端子
、１２３〜１２６・・・ｎチャネルＭＩｓ形電界効果ト
ランジスタ、１２７・・・第１の信号線、１２８・・・
第２の信号線、１２９・・・第３の信号線、１３０・・
・第４の信号線、１３１・・・２方向アクセススタテツ
クメモリ装置 代理人　弁理士　並　木　昭　夫 代理人　弁理士　松　崎　　　清 ＩＩＩ　　図 ７−　Ｆ”線 ｆｌ１２図 ｊｌＩ３Ｉ！！

Claims (1)

1. 【特許請求の範囲】 １）第１および第２の２個の入出力端子を備えたフリッ
   プフロップ形セルと、第１および第２の２個のトランジ
   スタと、第１および第２の２本のワード線と、第１およ
   び第２の２本のビット線とを有し、 前記第１のトランジスタのゲートを前記第１のワード線
   に、同じく該第１のトランジスタの第１の端子を前記フ
   リップフロップ形セルの第１の入出力端子に、同じく該
   第１のトランジスタの第２の端子を前記第１のビット線
   に、それぞれ接続し、前記第２のトランジスタのゲート
   を前記第２のワード線に、同じく該第２のトランジスタ
   の第１の端子を前記フリップフロップ形セルの第２の入
   出力端子に、同じく該第２のトランジスタの第２の端子
   を前記第２のビット線に、それぞれ接続して成ることを
   特徴とするメモリセル。 ２）第１および第２の２個の入出力端子を備えたフリッ
   プフロップ形セルと、第１乃至第４の４個のトランジス
   タと、第１乃至第４の４本の信号線とを有し、 前記第１のトランジスタのゲートは前記第１の信号線へ
   、前記第２のトランジスタのゲートは前記第２の信号線
   へ、それぞれ接続すると共に、該第１のトランジスタの
   第１の端子は前記第２の信号線へ、該第２のトランジス
   タの第１の端子は前記第１の信号線へ、それぞれ接続し
   、かつ前記第１、第２の各トランジスタの第２の端子は
   前記フリップフロップ形セルの第１の入出力端子に共通
   に接続し、 前記第３のトランジスタのゲートは前記第３の信号線へ
   、前記第４のトランジスタのゲートは前記第４の信号線
   へ、それぞれ接続すると共に、該第３のトランジスタの
   第１の端子は前記第４の信号線へ、該第４のトランジス
   タの第１の端子は前記第３の信号線へ、それぞれ接続し
   、かつ前記第３、第４の各トランジスタの第２の端子は
   、前記フリップフロップ形セルの第２の入出力端子に共
   通に接続して成ることを特徴とするメモリセル。