JPH04205787A - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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- JPH04205787A JPH04205787A JP2331715A JP33171590A JPH04205787A JP H04205787 A JPH04205787 A JP H04205787A JP 2331715 A JP2331715 A JP 2331715A JP 33171590 A JP33171590 A JP 33171590A JP H04205787 A JPH04205787 A JP H04205787A
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- Japan
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- write
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- Pending
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- 230000009977 dual effect Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マルチボートメモリに関し、特に高速デュア
ルポートメモリに関するものである。
ルポートメモリに関するものである。
［従来の技術］
マルチボートメモリは複数のワードの読みだしを同時に
行なうことを可能にしたものであり、２ワードの同時読
みだし、１ワードの書き込みができるメモリを、デュア
ルポートメモリと呼んでいる。例えばＲＡＭに格納され
ている２変数Ａ、 Ｂを用いて、ＣＰＵが乗算を行な
う場合、まずＡの値を読みだし、次のサイクルでＢの値
を読み出したうえで、Ａ、 Ｂ間の乗算を行なった後
、結果をメモリ□にストアする過程を実行する、デュア
ルポートメモリは、複数のアドレスに対して同時に読み
だす事ができ、読みだし過程を短時間に実行できる。
行なうことを可能にしたものであり、２ワードの同時読
みだし、１ワードの書き込みができるメモリを、デュア
ルポートメモリと呼んでいる。例えばＲＡＭに格納され
ている２変数Ａ、 Ｂを用いて、ＣＰＵが乗算を行な
う場合、まずＡの値を読みだし、次のサイクルでＢの値
を読み出したうえで、Ａ、 Ｂ間の乗算を行なった後
、結果をメモリ□にストアする過程を実行する、デュア
ルポートメモリは、複数のアドレスに対して同時に読み
だす事ができ、読みだし過程を短時間に実行できる。
第１図にデュアルポートメモリのブロック図を示す。デ
コーダ（Ａ）を書き込みと読みだしアドレス（Ａ）とし
て用い、デコーダ（Ｂ）を読みだしアドレス（Ｂ）専用
に用いている。
コーダ（Ａ）を書き込みと読みだしアドレス（Ａ）とし
て用い、デコーダ（Ｂ）を読みだしアドレス（Ｂ）専用
に用いている。
第５図に従来のデュアルポートメモリのセルを示す。８
売みだしモードでは、アドレス（Ａ）、（Ｂ）に対して
ワード線（Ａ）、（Ｂ）によりメモリセルを選択し、各
々のビット線ＢＬ（Ａ）及びＢＬ （Ｂ）を用いて、デ
ータを読みだす。書き込みモードでは、アドレス（Ａ）
により、ワード線（Ａ）、（Ｂ）を同時に選択し、ビッ
ト線ＢＬ（Ａ）、ＢＬ （Ｂ）の双方を用いて書き込み
を行なう。
売みだしモードでは、アドレス（Ａ）、（Ｂ）に対して
ワード線（Ａ）、（Ｂ）によりメモリセルを選択し、各
々のビット線ＢＬ（Ａ）及びＢＬ （Ｂ）を用いて、デ
ータを読みだす。書き込みモードでは、アドレス（Ａ）
により、ワード線（Ａ）、（Ｂ）を同時に選択し、ビッ
ト線ＢＬ（Ａ）、ＢＬ （Ｂ）の双方を用いて書き込み
を行なう。
［発明が解決しようとする課題］
上記メモリセルに於ける従来技術では、メモリセルへの
書き込み／読みだしがビット線ＢＬ（Ａ）、Ｗ丁（Ｂ）
を用いて共通に行なわれなければならず、ビット線の読
みだし回路と書き込み回路が接続されなければならなか
った。またメモリセルにおいては、セルのトランジスタ
能力としてセルノードへの書き込み／読みだしの両方に
適したものとしなければならなかった。
書き込み／読みだしがビット線ＢＬ（Ａ）、Ｗ丁（Ｂ）
を用いて共通に行なわれなければならず、ビット線の読
みだし回路と書き込み回路が接続されなければならなか
った。またメモリセルにおいては、セルのトランジスタ
能力としてセルノードへの書き込み／読みだしの両方に
適したものとしなければならなかった。
本発明は、この様な問題を解決するもので、その目的と
するところは、高速な書き込み／読みだし動作可能なデ
ュアルポートメモリセルを提案し、高速なデュアルポー
トメモリを提供することにある。
するところは、高速な書き込み／読みだし動作可能なデ
ュアルポートメモリセルを提案し、高速なデュアルポー
トメモリを提供することにある。
［課題を解決するための手段］
本発明のマルチボートメモリは、第１の書き込み専用の
ビット線と、第１の読み出し専用のビット線と、第２の
読み出し専用のビット線と、第１の読み出だし及び、書
き込み用ワード線と、第１の読み出だし専用ワード線と
、第１及び第２の入出力からなる双安定なラッチ回路と
を有し、前記第１の読み出だし及び、書き込み用ワード
線がゲートに接続され、第１の書き込み専用のビット線
がドレイン接続され、ソースが前記ラッチ回路の第１の
入出力に接続された第１のトランジスタと、前記ラッチ
回路の第２の入出力がゲートに接続され、ソースが接地
電源に接続された第２のトランジスタと、ゲートが前記
第１の読み出だし及び、書き込み用ワード線に接続され
、ソースが前記第１の読み出し専用のビット線に接続さ
れ、ドレインが前記第２のトランジスタのドレインに接
続された第３のトランジスタと、ゲートが前記第１の読
み出だし専用ワード線に接続され、ソースが前記第２の
読み出し専用のビット線に接続され、ドレインが前記第
２のトランジスタのドレインに接続された第４のトラン
ジスタから成ることを特徴とする。
ビット線と、第１の読み出し専用のビット線と、第２の
読み出し専用のビット線と、第１の読み出だし及び、書
き込み用ワード線と、第１の読み出だし専用ワード線と
、第１及び第２の入出力からなる双安定なラッチ回路と
を有し、前記第１の読み出だし及び、書き込み用ワード
線がゲートに接続され、第１の書き込み専用のビット線
がドレイン接続され、ソースが前記ラッチ回路の第１の
入出力に接続された第１のトランジスタと、前記ラッチ
回路の第２の入出力がゲートに接続され、ソースが接地
電源に接続された第２のトランジスタと、ゲートが前記
第１の読み出だし及び、書き込み用ワード線に接続され
、ソースが前記第１の読み出し専用のビット線に接続さ
れ、ドレインが前記第２のトランジスタのドレインに接
続された第３のトランジスタと、ゲートが前記第１の読
み出だし専用ワード線に接続され、ソースが前記第２の
読み出し専用のビット線に接続され、ドレインが前記第
２のトランジスタのドレインに接続された第４のトラン
ジスタから成ることを特徴とする。
［作用コ
上記手段によれば、書き込みビット線と、各々の読みだ
しビット線を股、かつ読みだしのための専用トランジス
タを設けることにより、デュアルポートメモリセルから
の書き込み／読みだしを高速化することができ、デュア
ルポートメモリの高速比を図ることができる。
しビット線を股、かつ読みだしのための専用トランジス
タを設けることにより、デュアルポートメモリセルから
の書き込み／読みだしを高速化することができ、デュア
ルポートメモリの高速比を図ることができる。
［実施例コ
以下に本発明について、実施例に基いて説明する。第１
図は、デュアルポートメモリのブロック図である。第２
図は、本発明の実施例１を示すデュアルポートメモリセ
ルである。
図は、デュアルポートメモリのブロック図である。第２
図は、本発明の実施例１を示すデュアルポートメモリセ
ルである。
書き込みモードでは、アドレス（Ａ）によりワード線Ｗ
Ｌ （Ａ）が選択されＭＯＳ トランジスタＱ１がオン
する。この時書き込みビット線ＷＢＬ（Ａ）のデータが
双安定なラッチ回路であるメモリセルに書き込まれ、Ｗ
ＢＬ（Ａ）がＨの場合ＭＯＳトランジスタＱ２はオフと
なりＱ２のドレインは前サイクルの状態を保持している
。ＷＢＬ（Ａ）がＬの場合Ｑ２はオンし、Ｑ２のドレイ
ンはＬとなる。書き込みビット線には、書き込みのｋめ
の増幅器により増幅された信号が出力され、従来技術の
読みだしビット線と書き込みビット線が共通化されてい
ないために読みだしのためのビット線負荷が必要でなく
高速に書き込みビット線へデータの信号が伝搬すること
ができる。
Ｌ （Ａ）が選択されＭＯＳ トランジスタＱ１がオン
する。この時書き込みビット線ＷＢＬ（Ａ）のデータが
双安定なラッチ回路であるメモリセルに書き込まれ、Ｗ
ＢＬ（Ａ）がＨの場合ＭＯＳトランジスタＱ２はオフと
なりＱ２のドレインは前サイクルの状態を保持している
。ＷＢＬ（Ａ）がＬの場合Ｑ２はオンし、Ｑ２のドレイ
ンはＬとなる。書き込みビット線には、書き込みのｋめ
の増幅器により増幅された信号が出力され、従来技術の
読みだしビット線と書き込みビット線が共通化されてい
ないために読みだしのためのビット線負荷が必要でなく
高速に書き込みビット線へデータの信号が伝搬すること
ができる。
読みだしモードでは、アドレス（Ａ）に対してワード線
ＷＬ（Ａ）によりメモリセルが選択されＭＯＳトランジ
スタＱ３がオンしＱ２の状態によりビット線ＲＢＬ （
Ａ）にデータが読みだされる。
ＷＬ（Ａ）によりメモリセルが選択されＭＯＳトランジ
スタＱ３がオンしＱ２の状態によりビット線ＲＢＬ （
Ａ）にデータが読みだされる。
すなわちメモリセルの情報がＬの状態はＱ２がオンして
おりＲＢＬ（Ａ）はＬとなり、メモリセル情報がＨの状
態は、Ｑ２がオフとなりＲＢＬ （Ａ）は負荷回路によ
りプリチャージレベルのＨを読みだす。読みだしビット
線への信号の伝搬はＱ２のトランジスタ能力に依存して
おりＱ２のトランジスタ能力を大きくすることができる
。これはメモリセルノードの安定性より双安定なラッチ
回路で各々のインバータ回路を対称とすることが望まし
く、従来技術では読みだしビット線へ高速のためのメモ
リセルにするには、双安定なラッチ回路のすべてのトラ
ンジスタ能力を上げなければならないのに対し本発明の
回路ではＱ２のみのトランジスタ能力を大きくすれば良
い。
おりＲＢＬ（Ａ）はＬとなり、メモリセル情報がＨの状
態は、Ｑ２がオフとなりＲＢＬ （Ａ）は負荷回路によ
りプリチャージレベルのＨを読みだす。読みだしビット
線への信号の伝搬はＱ２のトランジスタ能力に依存して
おりＱ２のトランジスタ能力を大きくすることができる
。これはメモリセルノードの安定性より双安定なラッチ
回路で各々のインバータ回路を対称とすることが望まし
く、従来技術では読みだしビット線へ高速のためのメモ
リセルにするには、双安定なラッチ回路のすべてのトラ
ンジスタ能力を上げなければならないのに対し本発明の
回路ではＱ２のみのトランジスタ能力を大きくすれば良
い。
第３図は、本発明の他の実施例２を示すデュアルポート
メモリセルである。この実施例２では実施例１の場合に
ＭＯＳ トランジスタＱ５を付加することによりＲＢＬ
（Ａ）には、Ｑ２及びＱ３によりメモリセルのデータ
が８売みだされ、ＲＢＬ（Ｂ）には、Ｑ５及びＱ４によ
りメモリセルのデータが読みだされる。実施例１の場合
ワード線ＷＬ （Ａ）及びワード線ＷＬ（Ｂ）が同時に
オンした場合と、一方のワード線がオンした場合にビッ
ト線を駆動するＱ２が十分な能力が無い場合、同時にワ
ード線がオンし選択された場合と、一方のみが選択され
た場合にビット線の出力レベルが異なることを避けた回
路構成になっている。
メモリセルである。この実施例２では実施例１の場合に
ＭＯＳ トランジスタＱ５を付加することによりＲＢＬ
（Ａ）には、Ｑ２及びＱ３によりメモリセルのデータ
が８売みだされ、ＲＢＬ（Ｂ）には、Ｑ５及びＱ４によ
りメモリセルのデータが読みだされる。実施例１の場合
ワード線ＷＬ （Ａ）及びワード線ＷＬ（Ｂ）が同時に
オンした場合と、一方のワード線がオンした場合にビッ
ト線を駆動するＱ２が十分な能力が無い場合、同時にワ
ード線がオンし選択された場合と、一方のみが選択され
た場合にビット線の出力レベルが異なることを避けた回
路構成になっている。
第４図は、本発明の他の実施例３を示すデュアルポート
メモリセルである。この実施例３ではＭＯＳトランジス
タＱ６が０１と双安定のラッチ回路の間にスイッチとし
て置かれた構成となり書き込み制御信号線により制御さ
れ、ＷＬ （Ａ）が選択された時にＱｌとＱ３は同時に
オンしメモリセルと書き込みビット線ＷＢＬ（Ａ）と導
通状態となる。このときＱｌ及びメモリセルの能力と書
き込みビット線との寄生容量、または書き込みタイミン
グによりメモリセルへの誤書き込みが生じる可能性があ
り、また書き込み信号線により特定な列、ブロックへの
書き込みも制御することが可能性となる。
メモリセルである。この実施例３ではＭＯＳトランジス
タＱ６が０１と双安定のラッチ回路の間にスイッチとし
て置かれた構成となり書き込み制御信号線により制御さ
れ、ＷＬ （Ａ）が選択された時にＱｌとＱ３は同時に
オンしメモリセルと書き込みビット線ＷＢＬ（Ａ）と導
通状態となる。このときＱｌ及びメモリセルの能力と書
き込みビット線との寄生容量、または書き込みタイミン
グによりメモリセルへの誤書き込みが生じる可能性があ
り、また書き込み信号線により特定な列、ブロックへの
書き込みも制御することが可能性となる。
本実施例１〜３での双安定ラッチ回路として、ＰＭＯＳ
トランジスタを用いているが、これを高抵抗負荷を用い
ても本発明で提案しているデュアルポートメモリセルと
して同様に実現する事ができる。 また本実施例１〜
３では、ビット線とラッチ回路との間のトランスファゲ
ートにＮＭＯＳトランジスタを用いているが、これらを
ＰＭＯＳトランジスタを用いてワード線選択をＬレベル
でメモリセルを選択するどい構成とすることによっても
、本発明で提案しているデュアルポートメモリセルとし
て同様に実現する事ができる。
トランジスタを用いているが、これを高抵抗負荷を用い
ても本発明で提案しているデュアルポートメモリセルと
して同様に実現する事ができる。 また本実施例１〜
３では、ビット線とラッチ回路との間のトランスファゲ
ートにＮＭＯＳトランジスタを用いているが、これらを
ＰＭＯＳトランジスタを用いてワード線選択をＬレベル
でメモリセルを選択するどい構成とすることによっても
、本発明で提案しているデュアルポートメモリセルとし
て同様に実現する事ができる。
本実施例では、デュアルポートメモリとして読みだしビ
ット線を２本／書き込みビット線を１本としているが、
ビット線及びワード線を２本以上としての複数本として
高速マルチボートメモリを実現することができる。
ット線を２本／書き込みビット線を１本としているが、
ビット線及びワード線を２本以上としての複数本として
高速マルチボートメモリを実現することができる。
［発明の効果コ
以上述べた様に本発明によれば、専用の書き込みビット
線と、各々の読み出しビット線を設けた構造とし、かつ
読み出し専用のトランジスタを設けており、書き込み／
読み出しを高速に行なうことが可能となり、これにより
高速なデュアルポートメモリを実現することが出来る。
線と、各々の読み出しビット線を設けた構造とし、かつ
読み出し専用のトランジスタを設けており、書き込み／
読み出しを高速に行なうことが可能となり、これにより
高速なデュアルポートメモリを実現することが出来る。
・
第１図は１本発明に係わるデュアルポートメモリを示す
ブロック図。第２図は９本発明のデュアルポートメモリ
の実施例１を示す回路図。第３図は５本発明のデュアル
ポートメモリの実施例２を示す回路図。第４図は９本発
明のテユアルボートメモリの実施例３を示す回路図。第
５図は、従来のデュアルポートメモリセルを示す回路図
。 ＷＢＬ（Ａ） ・ ・ ・書き込みビット線。 ＷＲＬ（Ａ）、ＷＢＬ＜Ｂ）・・・読み出しビット線。 ＷＬ（Ａ）、ＷＬ （Ｂ） ・ ・ ・ワード線。 ＬＡ・・・双安定なラッチ回路。 ＬＤ・・・ビット線負荷。 ＷＲＣ・・・書き込み制御信号。 Ｑ１〜Ｑ６・・・ＭＯ８Ｉ−ランジスタ。 以上 出願人セイコーエプソン株式会社 代理人弁理土鈴木喜三部（他１名） 卵ｐ淵眉と−ｑ
ブロック図。第２図は９本発明のデュアルポートメモリ
の実施例１を示す回路図。第３図は５本発明のデュアル
ポートメモリの実施例２を示す回路図。第４図は９本発
明のテユアルボートメモリの実施例３を示す回路図。第
５図は、従来のデュアルポートメモリセルを示す回路図
。 ＷＢＬ（Ａ） ・ ・ ・書き込みビット線。 ＷＲＬ（Ａ）、ＷＢＬ＜Ｂ）・・・読み出しビット線。 ＷＬ（Ａ）、ＷＬ （Ｂ） ・ ・ ・ワード線。 ＬＡ・・・双安定なラッチ回路。 ＬＤ・・・ビット線負荷。 ＷＲＣ・・・書き込み制御信号。 Ｑ１〜Ｑ６・・・ＭＯ８Ｉ−ランジスタ。 以上 出願人セイコーエプソン株式会社 代理人弁理土鈴木喜三部（他１名） 卵ｐ淵眉と−ｑ
Claims (1)
- 第１の書き込み専用のビット線と、第１の読み出し専用
のビット線と、第２の読み出し専用のビット線と、第１
の読み出だし及び、書き込み用ワード線と、第１の読み
出だし専用ワード線と、第１及び第２の入出力からなる
双安定なラッチ回路とを有し、前記第１の読み出だし及
び、書き込み用ワード線がゲートに接続され、第１の書
き込み専用のビット線がドレイン接続され、ソースが前
記ラッチ回路の第１の入出力に接続された第１のトラン
ジスタと、前記ラッチ回路の第２の入出力がゲートに接
続され、ソースが接地電源に接続された第２のトランジ
スタと、ゲートが前記第１の読み出だし及び、書き込み
用ワード線に接続され、ソースが前記第１の読み出し専
用のビット線に接続され、ドレインが前記第２のトラン
ジスタのドレインに接続された第３のトランジスタと、
ゲートが前記第１の読み出だし専用ワード線に接続され
、ソースが前記第２の読み出し専用のビット線に接続さ
れ、ドレインが前記第２のトランジスタのドレインに接
続された第４のトランジスタから成ることを特徴とする
マルチポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331715A JPH04205787A (ja) | 1990-11-29 | 1990-11-29 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331715A JPH04205787A (ja) | 1990-11-29 | 1990-11-29 | マルチポートメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04205787A true JPH04205787A (ja) | 1992-07-27 |
Family
ID=18246782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2331715A Pending JPH04205787A (ja) | 1990-11-29 | 1990-11-29 | マルチポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04205787A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414657A (en) * | 1993-05-17 | 1995-05-09 | Nec Corporation | Asynchronous static random access memory device for propagating read-out data bit through single bit line |
| KR100298451B1 (ko) * | 1998-11-17 | 2001-08-07 | 김영환 | 2포트 에스램회로 |
| US6707751B2 (en) | 2002-01-29 | 2004-03-16 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| JP2005293814A (ja) * | 2004-03-31 | 2005-10-20 | Hynix Semiconductor Inc | ６トランジスタデュアルポートｓｒａｍセル |
| KR100596828B1 (ko) * | 2004-12-24 | 2006-07-04 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| JP2007059026A (ja) * | 2005-08-26 | 2007-03-08 | Renesas Technology Corp | 半導体装置 |
| JP2009238332A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体記憶装置 |
-
1990
- 1990-11-29 JP JP2331715A patent/JPH04205787A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414657A (en) * | 1993-05-17 | 1995-05-09 | Nec Corporation | Asynchronous static random access memory device for propagating read-out data bit through single bit line |
| KR100298451B1 (ko) * | 1998-11-17 | 2001-08-07 | 김영환 | 2포트 에스램회로 |
| US6707751B2 (en) | 2002-01-29 | 2004-03-16 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| US6795368B2 (en) | 2002-01-29 | 2004-09-21 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7012848B2 (en) | 2002-01-29 | 2006-03-14 | Renesas Technology Corporation | Semiconductor integrated circuit device |
| JP2005293814A (ja) * | 2004-03-31 | 2005-10-20 | Hynix Semiconductor Inc | ６トランジスタデュアルポートｓｒａｍセル |
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| JP2007059026A (ja) * | 2005-08-26 | 2007-03-08 | Renesas Technology Corp | 半導体装置 |
| KR101221787B1 (ko) * | 2005-08-26 | 2013-01-11 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치 |
| JP2009238332A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体記憶装置 |
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