JP2953547B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JP2953547B2 JP2953547B2 JP4231616A JP23161692A JP2953547B2 JP 2953547 B2 JP2953547 B2 JP 2953547B2 JP 4231616 A JP4231616 A JP 4231616A JP 23161692 A JP23161692 A JP 23161692A JP 2953547 B2 JP2953547 B2 JP 2953547B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- read
- write
- signal
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積装置に関
し、特にマルチポートＲＡＭの改良に関するものであ
る。
し、特にマルチポートＲＡＭの改良に関するものであ
る。
【０００２】
【従来の技術】従来、マルチポートＲＡＭは複数の独立
したポートから読み出し及び書き込みができるＲＡＭと
して知られている。図３はその従来のマルチポートＲＡ
Ｍを示した回路図で、１及び２はフリップフロップを構
成するインバータである。このフリップフロップをメモ
リセルとして、論理０または論理１が記憶される。３は
バッファゲート、Ｒ，Ｗ，Ｅはそれぞれトランスファゲ
ートである。
したポートから読み出し及び書き込みができるＲＡＭと
して知られている。図３はその従来のマルチポートＲＡ
Ｍを示した回路図で、１及び２はフリップフロップを構
成するインバータである。このフリップフロップをメモ
リセルとして、論理０または論理１が記憶される。３は
バッファゲート、Ｒ，Ｗ，Ｅはそれぞれトランスファゲ
ートである。
【０００３】メモリセルの記憶内容を読み出す場合は、
図４（ａ）に示すように読み出しワード線ＷＬＲをハイ
レベルとしてトランスファゲートＲがオンされる。これ
により、メモリセルの記憶内容がバッファゲート３、ト
ランスファゲートＲを介して読み出しビット線ＢＬＲに
出力され、記憶内容が読み出される。図４（ｅ）は読み
出しビット線ＢＬＲに読み出された信号である。
図４（ａ）に示すように読み出しワード線ＷＬＲをハイ
レベルとしてトランスファゲートＲがオンされる。これ
により、メモリセルの記憶内容がバッファゲート３、ト
ランスファゲートＲを介して読み出しビット線ＢＬＲに
出力され、記憶内容が読み出される。図４（ｅ）は読み
出しビット線ＢＬＲに読み出された信号である。
【０００４】一方、メモリセルに情報を書き込む場合
は、図４（ｂ）に示すように書き込みワード線ＷＬＷが
ハイレベルに、また、図４（ｃ）に示すようにカラムラ
イトイネーブルＣＷＥがハイレベルとなる。これによ
り、トランスファゲートＷ及びＥがそれぞれオンし、書
き込みビット線ＢＬＷとメモリセルのノードｍを接続す
ることで、書き込みビット線ＢＬＷの信号がメモリセル
に書き込まれる。図４（ｄ）は書き込みビット線ＢＬＷ
の書き込み信号である。ここで、情報を選択したメモリ
セル以外に書き込まないようにするために、図４（ｂ）
及び（ｃ）に示すように書き込みワード線ＷＬＷがハイ
レベルになってからカラムライトイネーブルＣＷＥがハ
イレベルになるまでに書き込みセットアップ時間ｔSAが
設けられている。
は、図４（ｂ）に示すように書き込みワード線ＷＬＷが
ハイレベルに、また、図４（ｃ）に示すようにカラムラ
イトイネーブルＣＷＥがハイレベルとなる。これによ
り、トランスファゲートＷ及びＥがそれぞれオンし、書
き込みビット線ＢＬＷとメモリセルのノードｍを接続す
ることで、書き込みビット線ＢＬＷの信号がメモリセル
に書き込まれる。図４（ｄ）は書き込みビット線ＢＬＷ
の書き込み信号である。ここで、情報を選択したメモリ
セル以外に書き込まないようにするために、図４（ｂ）
及び（ｃ）に示すように書き込みワード線ＷＬＷがハイ
レベルになってからカラムライトイネーブルＣＷＥがハ
イレベルになるまでに書き込みセットアップ時間ｔSAが
設けられている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
マルチポートＲＡＭでは、読み出しと書き込みが同時に
起った場合に、次のような問題点があった。即ち、読み
出し時はアクセスタイムはトランスファゲートＲのスイ
ッチング時間で決まるのであるが、読み出しと書き込み
が同時に起こった場合には、アクセスタイムｔAAは図４
に示すようにｔSAとｔAWの加算値となる。ｔSAは前述の
ようにセットアップ時間、ｔAWはライトアクセス時間で
あり、カラムライトイネーブルＣＷＥがハイレベルにな
ってから書き込みビット線ＢＬＷの信号が読み出しビッ
ト線ＢＬＲに現われるまでの時間である。ライトアクセ
ス時間ｔAWはトランスファゲートＥのスイッチング時
間、インバータ１の遅延時間、バッファゲート３の遅延
時間の合計値である。このように従来にあっては、読み
出しと書き込みが同時に起った場合に、アクセスタイム
が読み出しだけのときに比べて大幅に増大するという問
題があった。
マルチポートＲＡＭでは、読み出しと書き込みが同時に
起った場合に、次のような問題点があった。即ち、読み
出し時はアクセスタイムはトランスファゲートＲのスイ
ッチング時間で決まるのであるが、読み出しと書き込み
が同時に起こった場合には、アクセスタイムｔAAは図４
に示すようにｔSAとｔAWの加算値となる。ｔSAは前述の
ようにセットアップ時間、ｔAWはライトアクセス時間で
あり、カラムライトイネーブルＣＷＥがハイレベルにな
ってから書き込みビット線ＢＬＷの信号が読み出しビッ
ト線ＢＬＲに現われるまでの時間である。ライトアクセ
ス時間ｔAWはトランスファゲートＥのスイッチング時
間、インバータ１の遅延時間、バッファゲート３の遅延
時間の合計値である。このように従来にあっては、読み
出しと書き込みが同時に起った場合に、アクセスタイム
が読み出しだけのときに比べて大幅に増大するという問
題があった。
【０００６】本発明は、このような問題点を解消するた
めになされたもので、読み出しと書き込みが同時に起っ
た場合であっても、アクセスタイムの増大を有効に防
ぎ、高速でアクセスできるようにした半導体集積装置を
提供することを目的としたものである。
めになされたもので、読み出しと書き込みが同時に起っ
た場合であっても、アクセスタイムの増大を有効に防
ぎ、高速でアクセスできるようにした半導体集積装置を
提供することを目的としたものである。
【０００７】
【課題を解決するための手段】本発明の半導体集積装置
は、上記目的を達成するため、読み出しワード線と書き
込みワード線が分離されたマルチポートＲＡＭにおい
て、書き込みビット線と読み出しビット線の間に、それ
ぞれ書き込みワード線の信号、読み出しワード線の信号
及び書き込み時にメモリセルを選択するための信号によ
り制御される第１、第２及び第３のトランスファゲート
を直列に接続し、且つ、前記メモリセルと読み出しビッ
ト線の間には、読み出し用トランスファゲートと直列に
前記メモリセルを選択するための信号により制御される
第４のトランスファゲートを接続し、 読み出しと書き込
みが同時に起こった場合、前記書き込みビット線と読み
出しビット線の間に接続された第１、第２及び第３のト
ランスファゲートを、それぞれ前記書き込みワード線の
信号、読み出しワード線の信号及びメモリセルを選択す
るための信号によってオンすることにより、前記書き込
みビット線を読み出しビット線に接続し、且つ、前記メ
モリセルと読み出しビット線の間に接続された第４のト
ランスファゲートを、前記メモリセルを選択するための
信号によってオフすることにより、前記メモリセルと読
み出しビット線を切断することを特徴としている。
は、上記目的を達成するため、読み出しワード線と書き
込みワード線が分離されたマルチポートＲＡＭにおい
て、書き込みビット線と読み出しビット線の間に、それ
ぞれ書き込みワード線の信号、読み出しワード線の信号
及び書き込み時にメモリセルを選択するための信号によ
り制御される第１、第２及び第３のトランスファゲート
を直列に接続し、且つ、前記メモリセルと読み出しビッ
ト線の間には、読み出し用トランスファゲートと直列に
前記メモリセルを選択するための信号により制御される
第４のトランスファゲートを接続し、 読み出しと書き込
みが同時に起こった場合、前記書き込みビット線と読み
出しビット線の間に接続された第１、第２及び第３のト
ランスファゲートを、それぞれ前記書き込みワード線の
信号、読み出しワード線の信号及びメモリセルを選択す
るための信号によってオンすることにより、前記書き込
みビット線を読み出しビット線に接続し、且つ、前記メ
モリセルと読み出しビット線の間に接続された第４のト
ランスファゲートを、前記メモリセルを選択するための
信号によってオフすることにより、前記メモリセルと読
み出しビット線を切断することを特徴としている。
【０００８】また、本発明の半導体集積装置は、上記目
的を達成するため、読み出しワード線と書き込みワード
線が共通化されたマルチポートＲＡＭにおいて、書き込
みビット線と読み出しビット線の間に、それぞれ読み出
し書き込みの共通ワード線の信号及び書き込み時にメモ
リセルを選択するための信号により制御される第１及び
第２のトランスファゲートを直列に接続し、且つ、前記
メモリセルと読み出しビット線の間には、読み出し用ト
ランスファゲートと直列に前記メモリセルを選択するた
めの信号により制御される第３のトランスファゲートを
接続し、 読み出しと書き込みが同時に起こった場合、前
記書き込みビット線と読み出しビット線の間に接続され
た第１及び第２のトランスファゲートを、それぞれ前記
読み出し書き込みの共通ワード線の信号、前記メモリセ
ルを選択するための信号によってオンすることにより、
前記書き込みビット線を読み出しビット線に接続し、且
つ、前記メモリセルと読み出しビット線の間に接続され
た第３のトランスファゲートを、前記メモリセルを選択
するための信号によってオフすることにより、前記メモ
リセルと読み出しビット線を切断することを特徴として
いる。
的を達成するため、読み出しワード線と書き込みワード
線が共通化されたマルチポートＲＡＭにおいて、書き込
みビット線と読み出しビット線の間に、それぞれ読み出
し書き込みの共通ワード線の信号及び書き込み時にメモ
リセルを選択するための信号により制御される第１及び
第２のトランスファゲートを直列に接続し、且つ、前記
メモリセルと読み出しビット線の間には、読み出し用ト
ランスファゲートと直列に前記メモリセルを選択するた
めの信号により制御される第３のトランスファゲートを
接続し、 読み出しと書き込みが同時に起こった場合、前
記書き込みビット線と読み出しビット線の間に接続され
た第１及び第２のトランスファゲートを、それぞれ前記
読み出し書き込みの共通ワード線の信号、前記メモリセ
ルを選択するための信号によってオンすることにより、
前記書き込みビット線を読み出しビット線に接続し、且
つ、前記メモリセルと読み出しビット線の間に接続され
た第３のトランスファゲートを、前記メモリセルを選択
するための信号によってオフすることにより、前記メモ
リセルと読み出しビット線を切断することを特徴として
いる。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明の半導体集積装置の一
実施例を示した回路図である。なお、図１では図３に示
した従来装置と同一部分は同一符号を付し、本実施例で
はその詳しい説明は省略する。図１において、ａ，ｂ，
ｃは書き込みビット線ＢＬＷと読み出しビット線ＢＬＲ
の間に直列に接続されたトランスファゲートである。こ
れらのトランスファゲートａ，ｂ，ｃはＮ型ＭＯＳトラ
ンジスタである。トランスファゲートａのゲート電極は
書き込みワード線ＷＬＷに、トランスファゲートｂのゲ
ート電極は読み出しワード線ＷＬＲにそれぞれ接続さ
れ、また、トランスファゲートｃのゲート電極はカラム
ライトイネーブルＣＷＥにトランスファゲートｄを介し
て接続されている。カラムライトイネーブルＣＷＥは書
き込み時にメモリセルを選択する信号である。なお、ト
ランスファゲートｄのゲート電極は書き込みワード線Ｗ
ＬＷに接続されている。更に、メモリセルのバッファゲ
ート３の出力とトランスファゲートＲの間には、Ｐ型Ｍ
ＯＳトランジスタによるトランスファゲートｅが接続さ
れている。このトランスファゲートｅのゲート電極はト
ランスファゲートｄを介してカラムライトイネーブルＣ
ＷＥに接続されている。
て詳細に説明する。図１は本発明の半導体集積装置の一
実施例を示した回路図である。なお、図１では図３に示
した従来装置と同一部分は同一符号を付し、本実施例で
はその詳しい説明は省略する。図１において、ａ，ｂ，
ｃは書き込みビット線ＢＬＷと読み出しビット線ＢＬＲ
の間に直列に接続されたトランスファゲートである。こ
れらのトランスファゲートａ，ｂ，ｃはＮ型ＭＯＳトラ
ンジスタである。トランスファゲートａのゲート電極は
書き込みワード線ＷＬＷに、トランスファゲートｂのゲ
ート電極は読み出しワード線ＷＬＲにそれぞれ接続さ
れ、また、トランスファゲートｃのゲート電極はカラム
ライトイネーブルＣＷＥにトランスファゲートｄを介し
て接続されている。カラムライトイネーブルＣＷＥは書
き込み時にメモリセルを選択する信号である。なお、ト
ランスファゲートｄのゲート電極は書き込みワード線Ｗ
ＬＷに接続されている。更に、メモリセルのバッファゲ
ート３の出力とトランスファゲートＲの間には、Ｐ型Ｍ
ＯＳトランジスタによるトランスファゲートｅが接続さ
れている。このトランスファゲートｅのゲート電極はト
ランスファゲートｄを介してカラムライトイネーブルＣ
ＷＥに接続されている。
【００１０】次に、本実施例の動作について説明する。
まず、非選択の場合は、書き込みワード線ＷＬＷ、読み
出しワード線ＷＬＲは共にローレベル、カラムライトイ
ネーブルＣＷＥはＤｏｎ’ｔ Ｃａｒｅであり、トラン
スファゲートＲ，ａ，ｂはそれぞれオフである。従っ
て、このときはカラムライトイネーブルＣＷＥの如何に
かかわらず、メモリセルの情報は読み出しビット線ＢＬ
Ｒに出力されない。
まず、非選択の場合は、書き込みワード線ＷＬＷ、読み
出しワード線ＷＬＲは共にローレベル、カラムライトイ
ネーブルＣＷＥはＤｏｎ’ｔ Ｃａｒｅであり、トラン
スファゲートＲ，ａ，ｂはそれぞれオフである。従っ
て、このときはカラムライトイネーブルＣＷＥの如何に
かかわらず、メモリセルの情報は読み出しビット線ＢＬ
Ｒに出力されない。
【００１１】読み出し／非書き込みの場合には、読み出
しワード線ＷＬＲはハイレベル、書き込みワード線ＷＬ
Ｗはローレベル、カラムライトイネーブルＣＷＥはＤｏ
ｎ’ｔ Ｃａｒｅである。従って、トランスファゲート
ｄはオフ、トランスファゲートｅ及びＲはオンとなるた
め、カラムライトイネーブルＣＷＥの如何に関係なくメ
モリセルの記憶内容は読み出しビット線ＢＬＲに出力さ
れる。
しワード線ＷＬＲはハイレベル、書き込みワード線ＷＬ
Ｗはローレベル、カラムライトイネーブルＣＷＥはＤｏ
ｎ’ｔ Ｃａｒｅである。従って、トランスファゲート
ｄはオフ、トランスファゲートｅ及びＲはオンとなるた
め、カラムライトイネーブルＣＷＥの如何に関係なくメ
モリセルの記憶内容は読み出しビット線ＢＬＲに出力さ
れる。
【００１２】非読み出し／書き込みの場合は、読み出し
ワード線ＷＬＲはローレベル、書き込みワード線ＷＬＷ
はハイレベル、カラムライトイネーブルＣＷＥはハイレ
ベルである。この場合、トランスファゲートＷ及びＥが
オンするため、書き込みビット線ＢＬＷの信号がメモリ
セルのノードｍに出力され、メモリセルに信号が書き込
まれる。一方、トランスファゲートｂ及びＲはオフであ
るため、書き込みビット線ＢＬＷの信号及びメモリセル
の情報は読み出しビット線ＢＬＲに出力されることはな
い。
ワード線ＷＬＲはローレベル、書き込みワード線ＷＬＷ
はハイレベル、カラムライトイネーブルＣＷＥはハイレ
ベルである。この場合、トランスファゲートＷ及びＥが
オンするため、書き込みビット線ＢＬＷの信号がメモリ
セルのノードｍに出力され、メモリセルに信号が書き込
まれる。一方、トランスファゲートｂ及びＲはオフであ
るため、書き込みビット線ＢＬＷの信号及びメモリセル
の情報は読み出しビット線ＢＬＲに出力されることはな
い。
【００１３】読み出し／書き込みの場合は、読み出しワ
ード線ＷＬＲ、書き込みワード線ＷＬＷ、カラムライト
イネーブルＣＷＥは共にハイレベルである。この場合、
トランスファゲートＷ及びＥはオンであるため、前記と
同様に書き込みビット線ＢＬＷの信号がメモリセルに書
き込まれる。一方、トランスファゲートａ，ｂ，ｃ，
ｄ，Ｒはオン、トランスファゲートｅはオフするため、
読み出しビット線ＢＬＲには書き込みビット線ＢＬＷの
信号が出力される。
ード線ＷＬＲ、書き込みワード線ＷＬＷ、カラムライト
イネーブルＣＷＥは共にハイレベルである。この場合、
トランスファゲートＷ及びＥはオンであるため、前記と
同様に書き込みビット線ＢＬＷの信号がメモリセルに書
き込まれる。一方、トランスファゲートａ，ｂ，ｃ，
ｄ，Ｒはオン、トランスファゲートｅはオフするため、
読み出しビット線ＢＬＲには書き込みビット線ＢＬＷの
信号が出力される。
【００１４】ここで、読み出し／書き込みの場合のアク
セスタイムは、カラムライトイネーブルＣＷＥがハイレ
ベルになってから読み出しビット線ＢＬＲに書き込みビ
ット線ＢＬＷの信号が現われるまでの遅延時間（前述し
たｔAW）で決定される。従来この遅延時間は図３で説明
したように、トランスファゲートＥのスイッチング時間
とインバータ１及びバッファゲート３の遅延時間の合計
値であった。
セスタイムは、カラムライトイネーブルＣＷＥがハイレ
ベルになってから読み出しビット線ＢＬＲに書き込みビ
ット線ＢＬＷの信号が現われるまでの遅延時間（前述し
たｔAW）で決定される。従来この遅延時間は図３で説明
したように、トランスファゲートＥのスイッチング時間
とインバータ１及びバッファゲート３の遅延時間の合計
値であった。
【００１５】これに対し、本実施例では読み出しワード
線ＷＬＲと書き込みワード線ＷＬＷがハイレベル、カラ
ムライトイネーブルＣＷＥがローレベルのときに、トラ
ンスファゲートａ，ｂ，ｄ，ｅ，Ｒがオン、トランスフ
ァゲートｃがオフであるために、アクセスタイムはトラ
ンスファゲートｃのスイッチング時間のみとなる。従っ
て、従来に比較してゲート２段分を高速化でき、読み出
しと書き込みが同時に起った場合でもアクセスタイムを
読み出し時とほぼ同等にすることができる。また、カラ
ムライトイネーブルＣＷＥがハイレベルになると、トラ
ンスファゲートｅがオフするため、メモリセルと読み出
しビット線ＢＬＲが切断され、メモリセルから読み出し
ビット線ＢＬＲへの経路が遮断される。即ち、読み出し
と書き込みが同時に起った場合、メモリセルと読み出し
ビット線ＢＬＲを切断することにより、メモリセルの出
力におけるバッファゲート３の浮遊容量の影響を除去
し、アクセスタイムの劣化を防いでいる。
線ＷＬＲと書き込みワード線ＷＬＷがハイレベル、カラ
ムライトイネーブルＣＷＥがローレベルのときに、トラ
ンスファゲートａ，ｂ，ｄ，ｅ，Ｒがオン、トランスフ
ァゲートｃがオフであるために、アクセスタイムはトラ
ンスファゲートｃのスイッチング時間のみとなる。従っ
て、従来に比較してゲート２段分を高速化でき、読み出
しと書き込みが同時に起った場合でもアクセスタイムを
読み出し時とほぼ同等にすることができる。また、カラ
ムライトイネーブルＣＷＥがハイレベルになると、トラ
ンスファゲートｅがオフするため、メモリセルと読み出
しビット線ＢＬＲが切断され、メモリセルから読み出し
ビット線ＢＬＲへの経路が遮断される。即ち、読み出し
と書き込みが同時に起った場合、メモリセルと読み出し
ビット線ＢＬＲを切断することにより、メモリセルの出
力におけるバッファゲート３の浮遊容量の影響を除去
し、アクセスタイムの劣化を防いでいる。
【００１６】図２は本発明の他の実施例を示した回路図
である。この実施例は読み出しワード線と書き込みワー
ド線を共通化したマルチポートＲＡＭの例である。図中
ＷＬＲＷはその共通化された読み出し書き込み共用のワ
ード線である。また、ここでは図１の実施例に示された
トランスファゲートｂは削除されている。動作について
は図１の実施例で説明した通りであるが、読み出し／非
書き込み、非読み出し／書き込みの動作はない。また、
読み出しと書き込みの動作の切り換えは、カラムライト
イネーブルＣＷＥをハイレベルとローレベルに切り換え
ることによって行われる。この実施例であっても、読み
出しと書き込みが同時に起った場合、アクセスタイムは
トランスファゲートｃのスイッチング時間で決まるた
め、アクセスタイムは読み出しだけのときと同等にな
る。
である。この実施例は読み出しワード線と書き込みワー
ド線を共通化したマルチポートＲＡＭの例である。図中
ＷＬＲＷはその共通化された読み出し書き込み共用のワ
ード線である。また、ここでは図１の実施例に示された
トランスファゲートｂは削除されている。動作について
は図１の実施例で説明した通りであるが、読み出し／非
書き込み、非読み出し／書き込みの動作はない。また、
読み出しと書き込みの動作の切り換えは、カラムライト
イネーブルＣＷＥをハイレベルとローレベルに切り換え
ることによって行われる。この実施例であっても、読み
出しと書き込みが同時に起った場合、アクセスタイムは
トランスファゲートｃのスイッチング時間で決まるた
め、アクセスタイムは読み出しだけのときと同等にな
る。
【００１７】
【発明の効果】以上説明したように本発明は、読み出し
と書き込みが同時に起った場合に、書き込みビット線と
読み出しビット線を接続し、メモリセルと読み出しビッ
ト線を切断することにより、アクセスタイムを読み出し
だけのときと同等にまで短縮できるという効果がある。
と書き込みが同時に起った場合に、書き込みビット線と
読み出しビット線を接続し、メモリセルと読み出しビッ
ト線を切断することにより、アクセスタイムを読み出し
だけのときと同等にまで短縮できるという効果がある。
【図１】本発明の半導体集積装置の一実施例を示した回
路図である。
路図である。
【図２】本発明の他の実施例を示した回路図である。
【図３】従来のマルチポートＲＡＭを示した回路図であ
る。
る。
【図４】従来のマルチポートＲＡＭの動作を示したタイ
ムチャートである。
ムチャートである。
１，２ インバータ ３ バッファゲート Ｒ，Ｗ，Ｅ トランスファゲート ａ〜ｅ トランスファゲート ｍ メモリセルノード
Claims (2)
- 【請求項１】 読み出しワード線と書き込みワード線が
分離されたマルチポートＲＡＭにおいて、書き込みビット線と読み出しビット線の間に、それぞれ
書き込みワード線の信号、読み出しワード線の信号及び
書き込み時にメモリセルを選択するための信号により制
御される第１、第２及び第３のトランスファゲートを直
列に接続し、且つ、前記メモリセルと読み出しビット線
の間には、読み出し用トランスファゲートと直列に前記
メモリセルを選択するための信号により制御される第４
のトランスファゲートを接続し、 読み出しと書き込みが同時に起こった場合、前記書き込
みビット線と読み出しビット線の間に接続された第１、
第２及び第３のトランスファゲートを、それぞれ前記書
き込みワード線の信号、読み出しワード線の信号及びメ
モリセルを選択するための信号によってオンすることに
より、前記書き込みビット線を読み出しビット線に接続
し、且つ、前記メモリセルと読み出しビット線の間に接
続された第４のトランスファゲートを、前記メモリセル
を選択するための信号によってオフすることにより、前
記メモリセルと読み出しビット線を切断する ことを特徴
とする半導体集積装置。 - 【請求項２】 読み出しワード線と書き込みワード線が
共通化されたマルチポートＲＡＭにおいて、書き込みビット線と読み出しビット線の間に、それぞれ
読み出し書き込みの共通ワード線の信号及び書き込み時
にメモリセルを選択するための信号により制御される第
１及び第２のトランスファゲートを直列に接続し、且
つ、前記メモリセルと読み出しビット線の間には、読み
出し用トランスファゲートと直列に前記メモリセルを選
択するための信号により制御される第３のトランスファ
ゲートを接続し、 読み出しと書き込みが同時に起こった場合、前記書き込
みビット線と読み出しビット線の間に接続された第１及
び第２のトランスファゲートを、それぞれ前記読み出し
書き込みの共通ワード線の信号、前記メモリセルを選択
するための信号によってオンすることにより、前記書き
込みビット線を読み出しビット線に接続 し、且つ、前記
メモリセルと読み出しビット線の間に接続された第３の
トランスファゲートを、前記メモリセルを選択するため
の信号によってオフすることにより、前記メモリセルと
読み出しビット線を切断する ことを特徴とする半導体集
積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231616A JP2953547B2 (ja) | 1992-08-07 | 1992-08-07 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231616A JP2953547B2 (ja) | 1992-08-07 | 1992-08-07 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660661A JPH0660661A (ja) | 1994-03-04 |
| JP2953547B2 true JP2953547B2 (ja) | 1999-09-27 |
Family
ID=16926305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4231616A Expired - Fee Related JP2953547B2 (ja) | 1992-08-07 | 1992-08-07 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953547B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63101931A (ja) * | 1986-10-17 | 1988-05-06 | Minolta Camera Co Ltd | プログラム制御方式 |
| DE4021242C2 (de) * | 1989-07-04 | 1996-10-17 | Ricoh Kk | Elektrofotografisches Druck- oder Kopiergerät mit austauschbarer Prozeßeinheit |
-
1992
- 1992-08-07 JP JP4231616A patent/JP2953547B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0660661A (ja) | 1994-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5289432A (en) | Dual-port static random access memory cell | |
| US5781480A (en) | Pipelined dual port integrated circuit memory | |
| US6208544B1 (en) | Content addressable memory cell providing simultaneous read and compare capability | |
| US7079426B2 (en) | Dynamic multi-Vcc scheme for SRAM cell stability control | |
| US6473334B1 (en) | Multi-ported SRAM cell with shared bit and word lines and separate read and write ports | |
| EP0793847B1 (en) | Register file read/write cell | |
| WO2010137198A1 (ja) | 半導体記憶装置 | |
| US5126970A (en) | Static random access memory with PMOS pass gates | |
| US5808933A (en) | Zero-write-cycle memory cell apparatus | |
| US4819209A (en) | Simultaneous dual access semiconductor memory device | |
| US5710742A (en) | High density two port SRAM cell for low voltage CMOS applications | |
| US6795368B2 (en) | Semiconductor integrated circuit device | |
| JPH04184785A (ja) | 半導体記憶装置 | |
| JP2953547B2 (ja) | 半導体集積装置 | |
| US6999372B2 (en) | Multi-ported memory cell | |
| US6219296B1 (en) | Multiport memory cell having a reduced number of write wordlines | |
| US5894443A (en) | Static semiconductor memory device capable of reducing precharging power dissipation | |
| JP3057990B2 (ja) | 半導体集積回路装置 | |
| US20030179620A1 (en) | Semiconductor memory device | |
| JPS6142794A (ja) | 半導体記憶装置のセンスアンプ系 | |
| JP2912689B2 (ja) | 半導体記憶装置 | |
| JP2791518B2 (ja) | メモリセル回路 | |
| JPS6235191B2 (ja) | ||
| US6055177A (en) | Memory cell | |
| GB2332967A (en) | SRAM having a single bit line and a reference voltage generator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070716 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |