JP2912689B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2912689B2 JP2912689B2 JP2218614A JP21861490A JP2912689B2 JP 2912689 B2 JP2912689 B2 JP 2912689B2 JP 2218614 A JP2218614 A JP 2218614A JP 21861490 A JP21861490 A JP 21861490A JP 2912689 B2 JP2912689 B2 JP 2912689B2
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Description
【発明の詳細な説明】 〔概要〕 冗長機能を備えた半導体記憶装置に関し、 冗長機能を備えながら動作速度を低下させることのな
い半導体記憶装置を提供することを目的とし、 予め設定された冗長アドレスが選択された場合にはそ
の冗長アドレスに該当する通常記憶セル領域内の記憶セ
ルに換えて冗長セル領域内の記憶セルを選択する冗長セ
ル選択回路を備えた半導体記憶装置であって、通常セル
領域の各ビット線にはトランスファーゲートを設け、冗
長セル領域のビット線にはトランスファーゲートを設
け、その各トランスファーゲートを冗長セル選択回路か
らの相補出力信号で開閉駆動して構成する。
い半導体記憶装置を提供することを目的とし、 予め設定された冗長アドレスが選択された場合にはそ
の冗長アドレスに該当する通常記憶セル領域内の記憶セ
ルに換えて冗長セル領域内の記憶セルを選択する冗長セ
ル選択回路を備えた半導体記憶装置であって、通常セル
領域の各ビット線にはトランスファーゲートを設け、冗
長セル領域のビット線にはトランスファーゲートを設
け、その各トランスファーゲートを冗長セル選択回路か
らの相補出力信号で開閉駆動して構成する。
この発明は冗長機能を備えた半導体記憶装置に関する
ものである。
ものである。
半導体記憶装置には記憶領域を構成する多数のセルの
中に冗長セルがあらかじめ設けられ、その製造工程中に
おける検査工程で不良セルが発見された場合にはその不
良セルへのアクセスが冗長セルに切り換えられるが、そ
のアクセスの高速化が要請されている。
中に冗長セルがあらかじめ設けられ、その製造工程中に
おける検査工程で不良セルが発見された場合にはその不
良セルへのアクセスが冗長セルに切り換えられるが、そ
のアクセスの高速化が要請されている。
従来のSRAMの基本的な構成を第４図に従って説明する
と、セル領域１には通常セル２と冗長セル３とが設けら
れ、その通常セル２あるいは冗長セル３はコラムデコー
ダ４から出力されるコラム選択信号に基づいてコラム選
択ゲート５あるいは冗長コラム選択ゲート６を介して各
コラムが選択され、ロウデコーダ７の出力信号に基づい
て選択されたコラムの中から所定のセルが選択される。
と、セル領域１には通常セル２と冗長セル３とが設けら
れ、その通常セル２あるいは冗長セル３はコラムデコー
ダ４から出力されるコラム選択信号に基づいてコラム選
択ゲート５あるいは冗長コラム選択ゲート６を介して各
コラムが選択され、ロウデコーダ７の出力信号に基づい
て選択されたコラムの中から所定のセルが選択される。
前記コラムデコーダ４にはコラムアドレスバッファ８
が接続され、ロウデコーダ７にはロウアドレスバッファ
９が接続され、コラムデコーダ４及びロウデコーダ７に
はブロックアドレスバッファ10が接続されている。そし
て、コラムアドレスバッファ８及びロウアドレスバッフ
ァ９に入力されるアドレス選択信号に基づいてセル領域
１内の所定の記憶セルが選択され、ブロックアドレスバ
ッファ10に入力されるブロック選択信号に基づいてセル
領域１内の所定の記憶セルがブロック毎に選択される。
が接続され、ロウデコーダ７にはロウアドレスバッファ
９が接続され、コラムデコーダ４及びロウデコーダ７に
はブロックアドレスバッファ10が接続されている。そし
て、コラムアドレスバッファ８及びロウアドレスバッフ
ァ９に入力されるアドレス選択信号に基づいてセル領域
１内の所定の記憶セルが選択され、ブロックアドレスバ
ッファ10に入力されるブロック選択信号に基づいてセル
領域１内の所定の記憶セルがブロック毎に選択される。
コラムアドレスバッファ８には冗長ROM11が接続さ
れ、その冗長ROM11の出力信号はコラムデコーダ４に出
力されている。そして、冗長ROM11では例えばヒューズ
を切断することにより通常セル領域２内の欠陥セルのア
ドレスを設定可能であり、その設定されたアドレスとコ
ラムアドレスバッファ８から出力されるアドレス信号と
が一致すると、冗長ROM11は例えばＨレベルの冗長アド
レス一致信号をコラムデコーダ４に出力し、その冗長ア
ドレス一致信号に基づいてコラムデコーダ４により通常
セル領域２内の欠陥セルを含むコラムの選択に換えて冗
長セル領域３内のコラムが選択され、前記ロウデーコー
ダ７の出力信号によりそのコラム内の所定のセルが選択
される。
れ、その冗長ROM11の出力信号はコラムデコーダ４に出
力されている。そして、冗長ROM11では例えばヒューズ
を切断することにより通常セル領域２内の欠陥セルのア
ドレスを設定可能であり、その設定されたアドレスとコ
ラムアドレスバッファ８から出力されるアドレス信号と
が一致すると、冗長ROM11は例えばＨレベルの冗長アド
レス一致信号をコラムデコーダ４に出力し、その冗長ア
ドレス一致信号に基づいてコラムデコーダ４により通常
セル領域２内の欠陥セルを含むコラムの選択に換えて冗
長セル領域３内のコラムが選択され、前記ロウデーコー
ダ７の出力信号によりそのコラム内の所定のセルが選択
される。
前記セル領域１にはデータバスDB,▲▼を介して
出力バッファ回路13及び入力バッファ回路14が接続さ
れ、セル領域１へのデータの書き込み時には外部から入
力バッファ回路14を介して入力されるデータが選択され
た記憶セルに書き込まれ、データ読出し時には選択され
た記憶セルから読み出されたデータがデータバスDB,▲
▼及び出力バッファ回路13を介して出力される。
出力バッファ回路13及び入力バッファ回路14が接続さ
れ、セル領域１へのデータの書き込み時には外部から入
力バッファ回路14を介して入力されるデータが選択され
た記憶セルに書き込まれ、データ読出し時には選択され
た記憶セルから読み出されたデータがデータバスDB,▲
▼及び出力バッファ回路13を介して出力される。
ところが、このように構成されたSRAMでは例えばロウ
アドレスバッファ９及びコラムアドレスバッファ８にア
ドレス選択信号が入力されるとコラムアドレスバッファ
８からコラムデコーダ４にアドレス信号が出力される
が、コラムデコーダ４はそのアドレス信号と冗長ROM11
からの冗長アドレス一致信号とに基づいて通常セル領域
２の当該コラムと冗長セル領域３のコラムとのいずれか
を選択する。すなわち、コラムデコーダ４はコラムアド
レスバッファ８からのアドレス信号に基づいて直ちに動
作することはなく、冗長ROM11からの冗長アドレス一致
信号を待って動作するようになっている。従って、常時
冗長ROM11の動作時間に相当する時間だけコラムデコー
ダ54の動作を遅らせる必要があるため、SRAMの動作速度
が低下するという問題点があった。
アドレスバッファ９及びコラムアドレスバッファ８にア
ドレス選択信号が入力されるとコラムアドレスバッファ
８からコラムデコーダ４にアドレス信号が出力される
が、コラムデコーダ４はそのアドレス信号と冗長ROM11
からの冗長アドレス一致信号とに基づいて通常セル領域
２の当該コラムと冗長セル領域３のコラムとのいずれか
を選択する。すなわち、コラムデコーダ４はコラムアド
レスバッファ８からのアドレス信号に基づいて直ちに動
作することはなく、冗長ROM11からの冗長アドレス一致
信号を待って動作するようになっている。従って、常時
冗長ROM11の動作時間に相当する時間だけコラムデコー
ダ54の動作を遅らせる必要があるため、SRAMの動作速度
が低下するという問題点があった。
そこで、このような問題点を解決するために第５図に
示すようなSRAMが提案されている。すなわち、通常セル
領域２の各コラムC1,C2等の各ビット線BLD,▲▼
に接続される共通バスCB,▲▼の基端部と冗長セル
領域３のビット線BLj,▲▼の基端部にＮchMOSト
ランジスタで構成されるトランスファーゲートＴr1〜Ｔ
r4を直列に介在させ、共通バスCB,▲▼のトランス
ファーゲートＴr1,Tr2とビット線BLj,▲▼のトラ
ンスファーゲートＴr3,Tr4には冗長ROMから相補出力信
号JD,▲▼をゲート信号として入力することにより
通常セル領域２と冗長セル領域３のいずれかを選択する
ようにしている。
示すようなSRAMが提案されている。すなわち、通常セル
領域２の各コラムC1,C2等の各ビット線BLD,▲▼
に接続される共通バスCB,▲▼の基端部と冗長セル
領域３のビット線BLj,▲▼の基端部にＮchMOSト
ランジスタで構成されるトランスファーゲートＴr1〜Ｔ
r4を直列に介在させ、共通バスCB,▲▼のトランス
ファーゲートＴr1,Tr2とビット線BLj,▲▼のトラ
ンスファーゲートＴr3,Tr4には冗長ROMから相補出力信
号JD,▲▼をゲート信号として入力することにより
通常セル領域２と冗長セル領域３のいずれかを選択する
ようにしている。
このような構成により、冗長ROM11からトランスファ
ーゲートＴr1,Tr2にＨレベルの出力信号▲▼が入力
され、トランスファーゲートＴr3,Tr4にＬレベルの出力
信号JDが入力されると、共通バスCB,▲▼がデータ
バスDB,▲▼と接続されて通常セル領域２内で選択
された記憶セルに対するデータの読出し及び書き込みが
可能となり、冗長ROM11の出力信号JD,▲▼が反転す
ると、共通バスCB,▲▼とデータバスDB,▲▼と
の接続は遮断されるとともに冗長セル領域３のビット線
BLj,▲▼とデータバスDB,▲▼が接続状態と
なって冗長セル領域３内で選択された記憶セルに対する
データの読出し及び書き込みが可能となる。
ーゲートＴr1,Tr2にＨレベルの出力信号▲▼が入力
され、トランスファーゲートＴr3,Tr4にＬレベルの出力
信号JDが入力されると、共通バスCB,▲▼がデータ
バスDB,▲▼と接続されて通常セル領域２内で選択
された記憶セルに対するデータの読出し及び書き込みが
可能となり、冗長ROM11の出力信号JD,▲▼が反転す
ると、共通バスCB,▲▼とデータバスDB,▲▼と
の接続は遮断されるとともに冗長セル領域３のビット線
BLj,▲▼とデータバスDB,▲▼が接続状態と
なって冗長セル領域３内で選択された記憶セルに対する
データの読出し及び書き込みが可能となる。
従って、冗長ROM11から出力される冗長アドレス一致
信号はコラムデコーダ４を介することなく直接セル領域
１内のトランスファーゲートＴr1〜Ｔr4に出力されるた
め、所定の記憶セルを選択する際にコラムデコーダ４の
動作を遅らせる必要はなく、この結果SRAMの動作速度を
向上させることができる。
信号はコラムデコーダ４を介することなく直接セル領域
１内のトランスファーゲートＴr1〜Ｔr4に出力されるた
め、所定の記憶セルを選択する際にコラムデコーダ４の
動作を遅らせる必要はなく、この結果SRAMの動作速度を
向上させることができる。
ところが、上記第５図に示すSRAMでは共通バスCB,▲
▼に直列にトランスファーゲートＴr1,Tr2が介在さ
れてデータの書き込み及び読出しが全てトランスファー
ゲートＴr1,Tr2を介して行われるため、そのトランスフ
ァーゲートＴr1,Tr2が共通バスCB,▲▼の抵抗成分
となる。従って、通常セル領域２内の記憶セルに対し共
通バスCB,▲▼を介して書き込み及び読出しを行う
場合にはその抵抗成分と共通バスCB,▲▼の寄生容
量による時定数に基づいて書き込みデータあるいは読出
しデータの立ち上がり及び立ち下がり速度が低下し、結
果として動作速度が低下するという問題点があった。
▼に直列にトランスファーゲートＴr1,Tr2が介在さ
れてデータの書き込み及び読出しが全てトランスファー
ゲートＴr1,Tr2を介して行われるため、そのトランスフ
ァーゲートＴr1,Tr2が共通バスCB,▲▼の抵抗成分
となる。従って、通常セル領域２内の記憶セルに対し共
通バスCB,▲▼を介して書き込み及び読出しを行う
場合にはその抵抗成分と共通バスCB,▲▼の寄生容
量による時定数に基づいて書き込みデータあるいは読出
しデータの立ち上がり及び立ち下がり速度が低下し、結
果として動作速度が低下するという問題点があった。
この発明の目的は、冗長機能を備えながら動作速度を
低下させることのない半導体記憶装置を提供するにあ
る。
低下させることのない半導体記憶装置を提供するにあ
る。
〔課題を解決するための手段〕 第１図は本発明の原理説明図である。すなわち、予め
設定された冗長アドレスが選択された場合にはその冗長
アドレスに該当する通常記憶セル領域２内の記憶セルに
換えて冗長セル領域３内の記憶セルを選択する冗長セル
選択回路11を備えた半導体記憶装置で、通常セル領域２
の各ビット線BLD,▲▼にはトランスファーゲート
ＴrDを設け、冗長セル領域３のビット線BLj,▲▼
にはトランスファーゲートＴrjを設け、その各トランス
ファーゲートＴrD,Trjを冗長セル選択回路11からの相補
出力信号JD,▲▼で開閉駆動している。
設定された冗長アドレスが選択された場合にはその冗長
アドレスに該当する通常記憶セル領域２内の記憶セルに
換えて冗長セル領域３内の記憶セルを選択する冗長セル
選択回路11を備えた半導体記憶装置で、通常セル領域２
の各ビット線BLD,▲▼にはトランスファーゲート
ＴrDを設け、冗長セル領域３のビット線BLj,▲▼
にはトランスファーゲートＴrjを設け、その各トランス
ファーゲートＴrD,Trjを冗長セル選択回路11からの相補
出力信号JD,▲▼で開閉駆動している。
冗長セル選択回路11の相補出力信号JD,▲▼で通
常セル領域２と冗長セル領域３のトランスファーゲート
ＴrD,Trjのいずれかが選択されてオンされ、通常セル領
域２の記憶セルと冗長セル領域３の記憶セルのいずれか
が選択される。
常セル領域２と冗長セル領域３のトランスファーゲート
ＴrD,Trjのいずれかが選択されてオンされ、通常セル領
域２の記憶セルと冗長セル領域３の記憶セルのいずれか
が選択される。
従って、冗長セル選択回路11の相補出力信号JD、JDが
冗長選択ゲートTrD、Trjにコラムデコーダ４を介さずに
入力されるので、コラムデコーダ４の動作を遅らせるこ
とはなく、加えて、共通バスCB、CBにトランスファーゲ
ートを介在させる必要がないので、トランスファーゲー
トの抵抗成分と共通バスの寄生容量による時定数に基づ
いて動作速度が低下することもない。
冗長選択ゲートTrD、Trjにコラムデコーダ４を介さずに
入力されるので、コラムデコーダ４の動作を遅らせるこ
とはなく、加えて、共通バスCB、CBにトランスファーゲ
ートを介在させる必要がないので、トランスファーゲー
トの抵抗成分と共通バスの寄生容量による時定数に基づ
いて動作速度が低下することもない。
以下、この発明を具体化した一実施例を第２図及び第
３図に従って説明する。なお、前記従来例と同一構成部
分は同一番号を付して説明する。
３図に従って説明する。なお、前記従来例と同一構成部
分は同一番号を付して説明する。
第２図に示すSRAMは冗長ROM11の出力信号をコラム選
択ゲート５にインバータ15を介して入力し、かつ冗長コ
ラム選択ゲート６に直接入力することにより冗長ROM11
の出力信号に基づいてコラム選択ゲート５と冗長コラム
選択ゲート６とに相補信号JD,▲▼を入力する点に
おいてのみ前記従来例と相違する。
択ゲート５にインバータ15を介して入力し、かつ冗長コ
ラム選択ゲート６に直接入力することにより冗長ROM11
の出力信号に基づいてコラム選択ゲート５と冗長コラム
選択ゲート６とに相補信号JD,▲▼を入力する点に
おいてのみ前記従来例と相違する。
すなわち、第３図に示すように冗長セル領域３のビッ
ト線BLj,▲▼に介在されたトランスファーゲート
Ｔrjには前記冗長ROM11の出力信号JDが入力され、通常
セル領域２内の各コラムのビット線BLD,▲▼に介
在されたコラム選択用トランスファーゲートＴr5〜Ｔrn
にはそれぞれ冗長選択用トランスファーゲートＴrDがそ
れぞれ直列に接続され、コラム選択用トランスファーゲ
ートＴr5〜Ｔrnには前記コラムデコーダ４の出力信号が
入力され、冗長選択用トランスファーゲートＴrDには前
記インバータ15の出力信号▲▼が入力されている。
ト線BLj,▲▼に介在されたトランスファーゲート
Ｔrjには前記冗長ROM11の出力信号JDが入力され、通常
セル領域２内の各コラムのビット線BLD,▲▼に介
在されたコラム選択用トランスファーゲートＴr5〜Ｔrn
にはそれぞれ冗長選択用トランスファーゲートＴrDがそ
れぞれ直列に接続され、コラム選択用トランスファーゲ
ートＴr5〜Ｔrnには前記コラムデコーダ４の出力信号が
入力され、冗長選択用トランスファーゲートＴrDには前
記インバータ15の出力信号▲▼が入力されている。
このような構成により冗長ROM11から冗長アドレス一
致信号が出力されていない状態、すなわち冗長ROM11か
らＬレベルの信号が出力されると通常セル領域２の冗長
選択用トランスファーゲートＴrDにＨレベルの信号がイ
ンバータ15から出力されるとともに、冗長セル領域３の
トランスファーゲートＴrjにＬレベルの信号が入力され
るため、冗長セル領域３は選択されず、コラムデコーダ
４の出力信号により通常セル領域２内の所定のコラムが
選択される。
致信号が出力されていない状態、すなわち冗長ROM11か
らＬレベルの信号が出力されると通常セル領域２の冗長
選択用トランスファーゲートＴrDにＨレベルの信号がイ
ンバータ15から出力されるとともに、冗長セル領域３の
トランスファーゲートＴrjにＬレベルの信号が入力され
るため、冗長セル領域３は選択されず、コラムデコーダ
４の出力信号により通常セル領域２内の所定のコラムが
選択される。
一方、冗長ROM11からＨレベルの信号が出力されると
インバータ15を介して通常セル領域２の冗長選択用トラ
ンスファーゲートＴrDにＬレベルの信号が出力されると
ともに、冗長セル領域３のトランスファーゲートＴrjに
Ｈレベルの信号が入力されるため、コラムデコーダ４の
出力信号に関わらず通常セル領域２内のコラムは選択さ
れず、冗長セル領域３のコラムが選択される。
インバータ15を介して通常セル領域２の冗長選択用トラ
ンスファーゲートＴrDにＬレベルの信号が出力されると
ともに、冗長セル領域３のトランスファーゲートＴrjに
Ｈレベルの信号が入力されるため、コラムデコーダ４の
出力信号に関わらず通常セル領域２内のコラムは選択さ
れず、冗長セル領域３のコラムが選択される。
従って、このSRAMでは冗長ROM11とインバータ15によ
る相補出力信号JD,▲▼が通常セル領域２及び冗長
セル領域３のビット線BLD,▲▼,BLj,▲▼
に介在される冗長選択ゲートＴrD,Trjに直接入力される
ので、コラムデコーダ４の動作を遅らせる必要はなく、
共通バスCB,▲▼にトランスファーゲートを介在さ
せる必要もないので、動作速度を向上させることができ
るとともに、トランスファーゲートＴrDで各ビット線BL
D,▲▼を直接開閉するので、通常セル領域２内の
不良セルのデータが誤って読み出されることもない。
る相補出力信号JD,▲▼が通常セル領域２及び冗長
セル領域３のビット線BLD,▲▼,BLj,▲▼
に介在される冗長選択ゲートＴrD,Trjに直接入力される
ので、コラムデコーダ４の動作を遅らせる必要はなく、
共通バスCB,▲▼にトランスファーゲートを介在さ
せる必要もないので、動作速度を向上させることができ
るとともに、トランスファーゲートＴrDで各ビット線BL
D,▲▼を直接開閉するので、通常セル領域２内の
不良セルのデータが誤って読み出されることもない。
また、通常セル領域２の各ビット線BLD,▲▼に
形成されるトランスファーゲートＴrDは同ビット線BLD,
▲▼に形成されるコラム選択用トランスファーゲ
ートＴr5〜Ｔrnを形成する拡散領域上にゲート電極を追
加することにより形成されるので、このSRAMの集積度を
低下させるものではない。
形成されるトランスファーゲートＴrDは同ビット線BLD,
▲▼に形成されるコラム選択用トランスファーゲ
ートＴr5〜Ｔrnを形成する拡散領域上にゲート電極を追
加することにより形成されるので、このSRAMの集積度を
低下させるものではない。
さらに、セル領域１を多数のブロックに分けてそのブ
ロック毎に冗長を行う場合にも冗長ROM11の出力信号を
各ブロックにそれぞれ入力して上記のような動作を行わ
せれば、各ブロック毎にコラムデコーダ４を設けること
なく各ブロック毎に冗長動作を行わせることができる。
ロック毎に冗長を行う場合にも冗長ROM11の出力信号を
各ブロックにそれぞれ入力して上記のような動作を行わ
せれば、各ブロック毎にコラムデコーダ４を設けること
なく各ブロック毎に冗長動作を行わせることができる。
以上詳述したように、この発明は半導体記憶装置にお
いて冗長機能を備えながら動作速度の低下を防止するこ
とができる優れた効果を発揮する。
いて冗長機能を備えながら動作速度の低下を防止するこ
とができる優れた効果を発揮する。
第１図は本発明の原理説明図、 第２図は本発明を具体化した一実施例のブロック図、 第３図は一実施例のセル領域を示す回路図、 第４図は従来例を示すブロック図、 第５図は従来例のセル領域を示す回路図である。 図中、 ２は通常セル領域、３は冗長セル領域、11は冗長セル選
択回路、ＴrD,Trjはトランスファーゲート、JD,▲
▼は相補出力信号である。
択回路、ＴrD,Trjはトランスファーゲート、JD,▲
▼は相補出力信号である。
Claims (1)
- 【請求項１】入力されたコラムアドレスと予め設定され
た冗長コラムアドレスが一致した場合にはそのコラムア
ドレスに該当する通常記憶セル領域内の記憶セルに換え
て冗長セル領域内の記憶セルを選択するコラム冗長セル
選択回路を備えた半導体記憶装置であって、 前記通常セル領域の各ビット線には第１のトランスファ
ーゲートを設け、前記冗長セル領域のビット線には第２
のトランスファーゲートを設け、その第１及び第２のト
ランスファーゲートの各々を前記コラム冗長セル選択回
路からコラムデコーダを介さずに供給される相補出力信
号で開閉駆動したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218614A JP2912689B2 (ja) | 1990-08-20 | 1990-08-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218614A JP2912689B2 (ja) | 1990-08-20 | 1990-08-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04102295A JPH04102295A (ja) | 1992-04-03 |
| JP2912689B2 true JP2912689B2 (ja) | 1999-06-28 |
Family
ID=16722716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2218614A Expired - Fee Related JP2912689B2 (ja) | 1990-08-20 | 1990-08-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2912689B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188618B1 (en) | 1998-04-23 | 2001-02-13 | Kabushiki Kaisha Toshiba | Semiconductor device with flexible redundancy system |
| KR100297727B1 (ko) * | 1998-08-13 | 2001-09-26 | 윤종용 | 분리 제어라인의 큰 부하에 의한 스피드 손실을 방지할 수 있는반도체 메모리 장치 |
-
1990
- 1990-08-20 JP JP2218614A patent/JP2912689B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04102295A (ja) | 1992-04-03 |
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