JP2953119B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2953119B2 JP2953119B2 JP3168144A JP16814491A JP2953119B2 JP 2953119 B2 JP2953119 B2 JP 2953119B2 JP 3168144 A JP3168144 A JP 3168144A JP 16814491 A JP16814491 A JP 16814491A JP 2953119 B2 JP2953119 B2 JP 2953119B2
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スペアアドレス比較回
路を有するSRAMやDRAM等の半導体集積回路に係わり、特
に高速SRAM、高速DRAMに有効な技術に関するものであ
る。
路を有するSRAMやDRAM等の半導体集積回路に係わり、特
に高速SRAM、高速DRAMに有効な技術に関するものであ
る。
【０００２】
【従来の技術】従来の技術について、図９〜図１２を用
いて説明する。
いて説明する。
【０００３】図９に示すのは、参考文献（K.SASAKI et
al.,1989 アイエスエスシーシー タ゛イシ゛ェスト オフ゛ テクニカル ヘ゜ーハ゜ース
゛ ISSCC Digest of Technical Papers,PP.34-35）で、
用いられている従来のスペアセルを読みだす場合の回路
方式である。図９において、例えば、グローバルワード
線4（GWL-1,2,..）とアドレス8（Y1,Y2）によってＡＮ
Ｄ回路11を用いて制御されるノーマルワード線2（ノー
マルWL-1,2..）を立ち上げることで、第１のデータ線10
叉は第２のデータ線1010に、ノーマルセル3の情報を読
みだす。又、同時に、スペアグローバルワード線12（SG
WL）とアドレス8（Y1,Y2）によってＡＮＤ回路11を用い
て制御されるスペアワード線１（スペアWL-1,WL-2）を
立ち上げることで、ノーマルセル3の情報が読みだされ
たデータ線を除く第１のデータ線10叉は第２のデータ線
1010に、スペアセル33の情報を読みだす。次に、コラム
スイッチ5を介して、それぞれ、前記データ線10、1010
の情報を、第１、第２のセンスアンプ6に読みだす。こ
こで、もし、外部アドレスがスペアアドレスであること
が、図１０、図１１に示している比較回路12によって判
定されれば、第２のセンスアンプ6の情報が、第３のデ
ータ線9に読みだされる。もし、スペアアドレスでない
ことが、判定されれば、第１のセンスアンプ6の情報
を、前記第３のデータ線9に読みだされる。
al.,1989 アイエスエスシーシー タ゛イシ゛ェスト オフ゛ テクニカル ヘ゜ーハ゜ース
゛ ISSCC Digest of Technical Papers,PP.34-35）で、
用いられている従来のスペアセルを読みだす場合の回路
方式である。図９において、例えば、グローバルワード
線4（GWL-1,2,..）とアドレス8（Y1,Y2）によってＡＮ
Ｄ回路11を用いて制御されるノーマルワード線2（ノー
マルWL-1,2..）を立ち上げることで、第１のデータ線10
叉は第２のデータ線1010に、ノーマルセル3の情報を読
みだす。又、同時に、スペアグローバルワード線12（SG
WL）とアドレス8（Y1,Y2）によってＡＮＤ回路11を用い
て制御されるスペアワード線１（スペアWL-1,WL-2）を
立ち上げることで、ノーマルセル3の情報が読みだされ
たデータ線を除く第１のデータ線10叉は第２のデータ線
1010に、スペアセル33の情報を読みだす。次に、コラム
スイッチ5を介して、それぞれ、前記データ線10、1010
の情報を、第１、第２のセンスアンプ6に読みだす。こ
こで、もし、外部アドレスがスペアアドレスであること
が、図１０、図１１に示している比較回路12によって判
定されれば、第２のセンスアンプ6の情報が、第３のデ
ータ線9に読みだされる。もし、スペアアドレスでない
ことが、判定されれば、第１のセンスアンプ6の情報
を、前記第３のデータ線9に読みだされる。
【０００４】比較回路は、一般に図１１に示すような、
ヒューズ120によって、プログラムされたNOR回路で構成
される。１２１はラッチ、１２２はＡＴＺ（アドレス遷
移検出信号）を示す。例えば、図１１の場合であると、
外部アドレスＡｎ128がスペアアドレスである場合に
は、出力127（SPARE）がハイになり、スペアアドレスで
ない場合には、出力127はローになる。この出力結果に
より、前記したようにセンスアンプ１,２のいづれか
を、第３のデータ線9に接続するか否かを判断する。以
上、説明したことを、タイミング図で示したのが、図１
２である。
ヒューズ120によって、プログラムされたNOR回路で構成
される。１２１はラッチ、１２２はＡＴＺ（アドレス遷
移検出信号）を示す。例えば、図１１の場合であると、
外部アドレスＡｎ128がスペアアドレスである場合に
は、出力127（SPARE）がハイになり、スペアアドレスで
ない場合には、出力127はローになる。この出力結果に
より、前記したようにセンスアンプ１,２のいづれか
を、第３のデータ線9に接続するか否かを判断する。以
上、説明したことを、タイミング図で示したのが、図１
２である。
【０００５】以上のような構成により、外部アドレス12
8が、スペアアドレスであろうがあるまいが、スペアワ
ード線12とノーマルワード線4を立ち上げるので、スペ
アアドレスであるか否かの判断を待って、前記どちらか
のワード線を、立ち上げる方式に比較して、読みだしの
高速化がはかれる。
8が、スペアアドレスであろうがあるまいが、スペアワ
ード線12とノーマルワード線4を立ち上げるので、スペ
アアドレスであるか否かの判断を待って、前記どちらか
のワード線を、立ち上げる方式に比較して、読みだしの
高速化がはかれる。
【０００６】
【発明が解決しようとする課題】しかしながら、前記の
様に、外部アドレスが、スペアアドレスであろうがある
まいが、前記スペアワード線と前記ノーマルワード線
を、立ち上げるためには、前記スペアワード線は、一つ
のデータ線に対して、一本しか設けられず、欠陥救済率
の低下、すなわち、歩留まりの点で問題がある。また、
前記スペアワード線を増やすために、前記データ線を必
要以上に分割すると、その分割データ線毎に、センスア
ンプやデコーダなど周辺回路が必要になり、チップ面積
の増大を招くという問題がある。
様に、外部アドレスが、スペアアドレスであろうがある
まいが、前記スペアワード線と前記ノーマルワード線
を、立ち上げるためには、前記スペアワード線は、一つ
のデータ線に対して、一本しか設けられず、欠陥救済率
の低下、すなわち、歩留まりの点で問題がある。また、
前記スペアワード線を増やすために、前記データ線を必
要以上に分割すると、その分割データ線毎に、センスア
ンプやデコーダなど周辺回路が必要になり、チップ面積
の増大を招くという問題がある。
【０００７】本発明は、上述の問題点に鑑みて試された
もので、大規模容量化と高速化を図りつつ、その動作の
安定化を図った半導体集積回路を提供することを目的と
する。
もので、大規模容量化と高速化を図りつつ、その動作の
安定化を図った半導体集積回路を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上述した課題を解決する
手段として、本発明の請求項１に係る半導体集積回路
は、第１の複数のスペアセルとノーマルセルの情報を、
それぞれに設けられた第１のスイッチを介して読みだす
第１のデータ線と、前記複数のスペアセルとノーマルセ
ルとは、異なるアドレスに対応するように、設けられた
第２の複数のスペアセルとノーマルセルの情報を、それ
ぞれに設けられた第２のスイッチを介して読みだす第２
のデータ線と、前記第１、第２のデータ線の情報をそれ
ぞれ、第１、第２のセンスアンプで検知、増幅し、それ
ぞれに設けられた第３のスイッチを介して読みだす第３
のデータ線とを有し、前記第１のデータ線に前記第１の
複数のノーマルセルのうち一つのセルの情報を読みだす
場合には、同時に、前記第２の複数のスペアセルのうち
一つのセルの情報を前記第２のデータ線に読みだし、逆
に、前記第２のデータ線に前記第２の複数のノーマルセ
ルのうち一つのセルの情報を読みだす場合には、同時
に、前記第１の複数のスペアセルのうち一つのセルの情
報を前記第１のデータ線に読みだす半導体集積回路であ
って、前記第１の複数のノーマルセルの一つをアクセス
した場合に、その前記ノーマルセルのアドレスがスペア
アドレスである場合には、前記第２のセンスアンプの情
報の方を、前記第３のデータ線に読みだし、一方、前記
第２の複数のノーマルセルの一つを、アクセスした場合
に、その前記ノーマルセルのアドレスがスペアアドレス
である場合には、前記第１のセンスアンプの情報の方
を、前記第３のデータ線に読みだし、逆に、前記第１、
第２のノーマルセルをそれぞれ、アクセスした場合、そ
のアドレスが、それぞれ、スペアアドレスでなかった場
合には、それぞれ、前記第１、第２のセンスアンプの情
報を前記第３のデータ線に読みだすことを特徴とする。
手段として、本発明の請求項１に係る半導体集積回路
は、第１の複数のスペアセルとノーマルセルの情報を、
それぞれに設けられた第１のスイッチを介して読みだす
第１のデータ線と、前記複数のスペアセルとノーマルセ
ルとは、異なるアドレスに対応するように、設けられた
第２の複数のスペアセルとノーマルセルの情報を、それ
ぞれに設けられた第２のスイッチを介して読みだす第２
のデータ線と、前記第１、第２のデータ線の情報をそれ
ぞれ、第１、第２のセンスアンプで検知、増幅し、それ
ぞれに設けられた第３のスイッチを介して読みだす第３
のデータ線とを有し、前記第１のデータ線に前記第１の
複数のノーマルセルのうち一つのセルの情報を読みだす
場合には、同時に、前記第２の複数のスペアセルのうち
一つのセルの情報を前記第２のデータ線に読みだし、逆
に、前記第２のデータ線に前記第２の複数のノーマルセ
ルのうち一つのセルの情報を読みだす場合には、同時
に、前記第１の複数のスペアセルのうち一つのセルの情
報を前記第１のデータ線に読みだす半導体集積回路であ
って、前記第１の複数のノーマルセルの一つをアクセス
した場合に、その前記ノーマルセルのアドレスがスペア
アドレスである場合には、前記第２のセンスアンプの情
報の方を、前記第３のデータ線に読みだし、一方、前記
第２の複数のノーマルセルの一つを、アクセスした場合
に、その前記ノーマルセルのアドレスがスペアアドレス
である場合には、前記第１のセンスアンプの情報の方
を、前記第３のデータ線に読みだし、逆に、前記第１、
第２のノーマルセルをそれぞれ、アクセスした場合、そ
のアドレスが、それぞれ、スペアアドレスでなかった場
合には、それぞれ、前記第１、第２のセンスアンプの情
報を前記第３のデータ線に読みだすことを特徴とする。
【０００９】また本発明の請求項２に係る半導体集積回
路は、上記構成において、絶対的に、スペアアドレスで
あるか否かの判断をする第１の出力回路と、前記デジタ
ル的な結果に関係なく、前記デジタル的な結果が出る前
に、前記複数のスペアセルのうち、どのセルが最もスペ
アセルに近いかの判断を相対的に判断した第２の出力回
路とを有した第１、第２の複数のスペアセルに対応した
スペアアドレス比較回路の出力回路を備え、前記第1の
出力は、前記第１、第２のセンスアンプの情報を前記第
３のデータ線に接続する制御情報に用い、前記第２の出
力は、前記第１、第２の複数のスペアセルのうち、それ
ぞれ、そのうち一つのセルの情報を、前記第１、第２の
データ線に読みだすことを制御する制御情報に用いるこ
とを特徴とする。
路は、上記構成において、絶対的に、スペアアドレスで
あるか否かの判断をする第１の出力回路と、前記デジタ
ル的な結果に関係なく、前記デジタル的な結果が出る前
に、前記複数のスペアセルのうち、どのセルが最もスペ
アセルに近いかの判断を相対的に判断した第２の出力回
路とを有した第１、第２の複数のスペアセルに対応した
スペアアドレス比較回路の出力回路を備え、前記第1の
出力は、前記第１、第２のセンスアンプの情報を前記第
３のデータ線に接続する制御情報に用い、前記第２の出
力は、前記第１、第２の複数のスペアセルのうち、それ
ぞれ、そのうち一つのセルの情報を、前記第１、第２の
データ線に読みだすことを制御する制御情報に用いるこ
とを特徴とする。
【００１０】
【作用】上述した手段の構成によって、第１の複数のス
ペアセルとノーマルセルの情報を、それぞれに設けられ
た第１のスイッチを介して第１のデータ線に読みだし、
前記複数のスペアセルとノーマルセルとは、異なるアド
レスに対応するように、設けられた第２の複数のスペア
セルとノーマルセルの情報を、それぞれに設けられた第
２のスイッチを介して第２のデータ線に読みだし、さら
に、前記第１、第２のデータ線の情報をそれぞれ、第
１、第２のセンスアンプで検知、増幅し、それぞれに設
けられた第３のスイッチを介して第３のデータ線に読み
だす場合、前記第１のデータ線に前記第１の複数のノー
マルセルのうち一つのセルの情報を読みだす場合には、
同時に、前記第２の複数のスペアセルのうち、アドレス
が確定した直後に、しいて判断すれば、最もスペアアド
レスに近いとアナログ的に判定された一つのセルの情報
を前記第２のデータ線に読みだす。逆に、前記第２のデ
ータ線に前記第２の複数のノーマルセルのうち一つのセ
ルの情報を読みだす場合には、同時に、前記第１の複数
のスペアセルのうち一つのセルの情報を前記したような
方法で、前記第１のデータ線に読みだす。
ペアセルとノーマルセルの情報を、それぞれに設けられ
た第１のスイッチを介して第１のデータ線に読みだし、
前記複数のスペアセルとノーマルセルとは、異なるアド
レスに対応するように、設けられた第２の複数のスペア
セルとノーマルセルの情報を、それぞれに設けられた第
２のスイッチを介して第２のデータ線に読みだし、さら
に、前記第１、第２のデータ線の情報をそれぞれ、第
１、第２のセンスアンプで検知、増幅し、それぞれに設
けられた第３のスイッチを介して第３のデータ線に読み
だす場合、前記第１のデータ線に前記第１の複数のノー
マルセルのうち一つのセルの情報を読みだす場合には、
同時に、前記第２の複数のスペアセルのうち、アドレス
が確定した直後に、しいて判断すれば、最もスペアアド
レスに近いとアナログ的に判定された一つのセルの情報
を前記第２のデータ線に読みだす。逆に、前記第２のデ
ータ線に前記第２の複数のノーマルセルのうち一つのセ
ルの情報を読みだす場合には、同時に、前記第１の複数
のスペアセルのうち一つのセルの情報を前記したような
方法で、前記第１のデータ線に読みだす。
【００１１】前記第１の複数のノーマルセルの一つをア
クセスした場合に、その前記ノーマルセルのアドレス
が、前記アドレスが確定した後で、デジタル的にスペア
アドレスである場合には、前記第２のセンスアンプの情
報の方を、前記第３のデータ線に読みだし、一方、前記
第２の複数のノーマルセルの一つを、アクセスした場合
に、その前記ノーマルセルのアドレスが、前記したよう
に、デジタル的にスペアアドレスである場合には、前記
第１のセンスアンプの情報の方を、前記第３のデータ線
に読みだし、逆に、前記第１、第２のノーマルセルをそ
れぞれ、アクセスした場合、そのアドレスが、それぞ
れ、デジタル的にスペアアドレスでなかった場合には、
それぞれ、前記第１、第２のセンスアンプの情報を前記
第３のデータ線に読みだす。
クセスした場合に、その前記ノーマルセルのアドレス
が、前記アドレスが確定した後で、デジタル的にスペア
アドレスである場合には、前記第２のセンスアンプの情
報の方を、前記第３のデータ線に読みだし、一方、前記
第２の複数のノーマルセルの一つを、アクセスした場合
に、その前記ノーマルセルのアドレスが、前記したよう
に、デジタル的にスペアアドレスである場合には、前記
第１のセンスアンプの情報の方を、前記第３のデータ線
に読みだし、逆に、前記第１、第２のノーマルセルをそ
れぞれ、アクセスした場合、そのアドレスが、それぞ
れ、デジタル的にスペアアドレスでなかった場合には、
それぞれ、前記第１、第２のセンスアンプの情報を前記
第３のデータ線に読みだす。
【００１２】以上のように、前記第１、第２の複数のス
ペアセルに対応したスペアアドレス比較回路の出力回路
は、デジタル的に、スペアアドレスであるか否かの判断
をする第１の出力回路と、前記デジタル的な結果に関係
なく、前記デジタル的な結果が出る前に、前記複数のス
ペアセルのうち、どのセルが、しいて判断すれば、最
も、スペアセルに近いかの判断を相対的、つまり、アナ
ログ的に判断した第２の出力回路を有し、前記第1の出
力は、前記第１、第２のセンスアンプの情報を前記第３
のデータ線に接続する制御情報に用い、前記第２の出力
は、前記第１、第２の複数のスペアセルのうち、それぞ
れ、どの一つのセルの情報を、前記第１、第２のデータ
線に読みだすか、否かを制御する制御情報に用いる。
ペアセルに対応したスペアアドレス比較回路の出力回路
は、デジタル的に、スペアアドレスであるか否かの判断
をする第１の出力回路と、前記デジタル的な結果に関係
なく、前記デジタル的な結果が出る前に、前記複数のス
ペアセルのうち、どのセルが、しいて判断すれば、最
も、スペアセルに近いかの判断を相対的、つまり、アナ
ログ的に判断した第２の出力回路を有し、前記第1の出
力は、前記第１、第２のセンスアンプの情報を前記第３
のデータ線に接続する制御情報に用い、前記第２の出力
は、前記第１、第２の複数のスペアセルのうち、それぞ
れ、どの一つのセルの情報を、前記第１、第２のデータ
線に読みだすか、否かを制御する制御情報に用いる。
【００１３】
（実施例１）本実施例は、従来例と比べ各セルアレイに
対してスペアワード線を二つ設け、複数（二つ）のスペ
アセルを配置することにより欠陥救済率の増加を図った
ことを特徴とする。
対してスペアワード線を二つ設け、複数（二つ）のスペ
アセルを配置することにより欠陥救済率の増加を図った
ことを特徴とする。
【００１４】図１は本発明の第１の実施例におけるSRAM
回路に用いられる読み出し回路の回路図である。図１に
おいて、従来例と同一の機能を有するものは同一の番号
を付してその詳細な説明を省略する。図１において、グ
ローバルワード線4（GWL-1,2,..）とアドレス8（Y1,Y
2）によってＡＮＤ回路11を用いて制御されるノーマル
ワード線2（ノーマルWL-1,2..）を立ち上げることで、
第１のデータ線10叉は第２のデータ線1010に、ノーマル
セル3の情報を読みだす。又、同時に、スペアグローバ
ルワード線12（SGWL）とアドレス8（Y1,Y2）によってＡ
ＮＤ回路11を用いて制御されるスペアワード線１（スペ
アWL-1〜WL-4）を立ち上げることで、ノーマルセル3の
情報が読みだされたデータ線を除く第１のデータ線10叉
は第２のデータ線1010に、第１叉は第２のスペアセル33
ａ,33ｂの情報を読みだす。ここで、第１、第２の複数
のスペアセル33、あるいは、ノーマルセル3は、SRAMに
おいては、フリップフロップ型の高抵抗型、あるいは、
ＴＦＴ型メモリーセルに相当する。 次に、コラムスイ
ッチ5を介して、それぞれ、前記データ線10,1010の情報
を、第１、第２のセンスアンプ6に読みだす。ここで、
もし、外部アドレスがスペアアドレスであることが、図
２、図３に示している第１、第２の複数のスペアセル33
ａ,33ｂに対応した判定回路125,126及び第１の出力回路
1242によって判定されれば、第２のセンスアンプ6の情
報が、第３のデータ線9に読みだされる。もし、スペア
アドレスでないことが、判定されれば、第１のセンスア
ンプ6の情報を、前記第３のデータ線9に読みだされる。
回路に用いられる読み出し回路の回路図である。図１に
おいて、従来例と同一の機能を有するものは同一の番号
を付してその詳細な説明を省略する。図１において、グ
ローバルワード線4（GWL-1,2,..）とアドレス8（Y1,Y
2）によってＡＮＤ回路11を用いて制御されるノーマル
ワード線2（ノーマルWL-1,2..）を立ち上げることで、
第１のデータ線10叉は第２のデータ線1010に、ノーマル
セル3の情報を読みだす。又、同時に、スペアグローバ
ルワード線12（SGWL）とアドレス8（Y1,Y2）によってＡ
ＮＤ回路11を用いて制御されるスペアワード線１（スペ
アWL-1〜WL-4）を立ち上げることで、ノーマルセル3の
情報が読みだされたデータ線を除く第１のデータ線10叉
は第２のデータ線1010に、第１叉は第２のスペアセル33
ａ,33ｂの情報を読みだす。ここで、第１、第２の複数
のスペアセル33、あるいは、ノーマルセル3は、SRAMに
おいては、フリップフロップ型の高抵抗型、あるいは、
ＴＦＴ型メモリーセルに相当する。 次に、コラムスイ
ッチ5を介して、それぞれ、前記データ線10,1010の情報
を、第１、第２のセンスアンプ6に読みだす。ここで、
もし、外部アドレスがスペアアドレスであることが、図
２、図３に示している第１、第２の複数のスペアセル33
ａ,33ｂに対応した判定回路125,126及び第１の出力回路
1242によって判定されれば、第２のセンスアンプ6の情
報が、第３のデータ線9に読みだされる。もし、スペア
アドレスでないことが、判定されれば、第１のセンスア
ンプ6の情報を、前記第３のデータ線9に読みだされる。
【００１５】判定回路125,126は、図３に示すような、
ヒューズ120によって、プログラムされたNOR回路で構成
される。判定回路125,126の各々の出力S1,S2は第１の出
力回路となるＯＲ回路1242（SPARE）及び第２の出力回
路となる差動増幅回路124（WHICH）に入力される。判定
回路の出力回路は、デジタル的に、スペアアドレスであ
るか否かの判断をする第１の出力回路となるＯＲ回路12
42（SPARE）と、前記デジタル的な結果に関係なく、デ
ジタル的な結果が出る前に、前記複数のスペアセルのう
ち、どのセルが、最もスペアセルに近いかの判断を相対
的、すなわち、アナログ的に判断した第２の出力回路と
なる差動増幅回路124（WHICH）を有する。外部アドレス
Ａｎ128がどちらかの一方のスペアアドレスと一致する
場合には、出力127（SPARE）がハイになり、どちらのス
ペアアドレスとも不一致する場合には、出力127はロー
になる。第1の出力127（SPARE）は、第１、第２のセン
スアンプ6のいづれかの情報を第３のデータ線9に接続す
る制御情報に用い、第２の出力123（WHICH）は、前記第
１、第２の複数のスペアセル33ａ,33ｂのうち、それぞ
れ、どの一つのセルの情報を、第１、第２のデータ線1
0,1010に読みだすか、否かを制御する制御情報に用い
る。122はＡＴＺ（アドレス遷移検出信号）を示す。
ヒューズ120によって、プログラムされたNOR回路で構成
される。判定回路125,126の各々の出力S1,S2は第１の出
力回路となるＯＲ回路1242（SPARE）及び第２の出力回
路となる差動増幅回路124（WHICH）に入力される。判定
回路の出力回路は、デジタル的に、スペアアドレスであ
るか否かの判断をする第１の出力回路となるＯＲ回路12
42（SPARE）と、前記デジタル的な結果に関係なく、デ
ジタル的な結果が出る前に、前記複数のスペアセルのう
ち、どのセルが、最もスペアセルに近いかの判断を相対
的、すなわち、アナログ的に判断した第２の出力回路と
なる差動増幅回路124（WHICH）を有する。外部アドレス
Ａｎ128がどちらかの一方のスペアアドレスと一致する
場合には、出力127（SPARE）がハイになり、どちらのス
ペアアドレスとも不一致する場合には、出力127はロー
になる。第1の出力127（SPARE）は、第１、第２のセン
スアンプ6のいづれかの情報を第３のデータ線9に接続す
る制御情報に用い、第２の出力123（WHICH）は、前記第
１、第２の複数のスペアセル33ａ,33ｂのうち、それぞ
れ、どの一つのセルの情報を、第１、第２のデータ線1
0,1010に読みだすか、否かを制御する制御情報に用い
る。122はＡＴＺ（アドレス遷移検出信号）を示す。
【００１６】図５は、図３で示した差動増幅器1241の一
般的な回路である、カレントミラー回路を示している。
本発明は、特にこの回路に限定するものでない。
般的な回路である、カレントミラー回路を示している。
本発明は、特にこの回路に限定するものでない。
【００１７】図６は、前記スペアグローバルワード線12
の制御回路例を示したもので、前記した判定結果123（W
HICH）とアドレス情報128によって、制御されるように
構成されているが、この回路も特に本発明を限定するも
のでない。
の制御回路例を示したもので、前記した判定結果123（W
HICH）とアドレス情報128によって、制御されるように
構成されているが、この回路も特に本発明を限定するも
のでない。
【００１８】以下、図１、図２、図３、図４を用いて本
実施例における読み出し回路の動作説明を行なう。
実施例における読み出し回路の動作説明を行なう。
【００１９】第１の複数のスペアセル33ａと第１の複数
のノーマルセル3ａの情報を、それぞれに設けられた第
１のスイッチとなるＡＮＤ回路11を介して第１のデータ
線10に読みだし、前記第１の複数のスペアセル33と第１
の複数のノーマルセル3ａとは、異なるアドレスに対応
するように、設けられた第２の複数のスペアセル33ｂと
第２の複数のノーマルセル3ｂの情報を、それぞれに設
けられた第２のスイッチとなるＡＮＤ回路11を介して第
２のデータ線1010に読みだす。さらに、前記第１、第２
のデータ線の情報をそれぞれ、第１、第２のセンスアン
プ6で検知、増幅し、それぞれに設けられた第３のスイ
ッチとなる冗長判定スイッチ７を介して第３のデータ線
9に読みだす場合、第１のデータ線10に第１の複数のノ
ーマルセル3ａのうち一つのセルの情報を読みだす場合
には、同時に、第２の複数のスペアセル33ｂのうち、図
４に示すように外部アドレス128が確定した直後（ｔ＝
ｔ0）に差動増幅回路124によって、しいて判断すれば、
最もスペアアドレスに近いとアナログ的に判定された一
つのセル33ｂの情報を第２のデータ線1010に読みだす。
のノーマルセル3ａの情報を、それぞれに設けられた第
１のスイッチとなるＡＮＤ回路11を介して第１のデータ
線10に読みだし、前記第１の複数のスペアセル33と第１
の複数のノーマルセル3ａとは、異なるアドレスに対応
するように、設けられた第２の複数のスペアセル33ｂと
第２の複数のノーマルセル3ｂの情報を、それぞれに設
けられた第２のスイッチとなるＡＮＤ回路11を介して第
２のデータ線1010に読みだす。さらに、前記第１、第２
のデータ線の情報をそれぞれ、第１、第２のセンスアン
プ6で検知、増幅し、それぞれに設けられた第３のスイ
ッチとなる冗長判定スイッチ７を介して第３のデータ線
9に読みだす場合、第１のデータ線10に第１の複数のノ
ーマルセル3ａのうち一つのセルの情報を読みだす場合
には、同時に、第２の複数のスペアセル33ｂのうち、図
４に示すように外部アドレス128が確定した直後（ｔ＝
ｔ0）に差動増幅回路124によって、しいて判断すれば、
最もスペアアドレスに近いとアナログ的に判定された一
つのセル33ｂの情報を第２のデータ線1010に読みだす。
【００２０】以上の動作を図４を用いて説明する。ま
ず、外部アドレス128が確定した直後（ｔ＝ｔ0）に、差
動増幅回路124によって、判定回路125,126の出力S1,S2
を比較し、どちらがよりスペアアドレスに近いかどうか
の判断をする。ここで、スペアアドレスに近いかどうか
の判断は、ハイレベルにプリチャージされた前記S1,S2
の電位がよりハイレベルのまま残っているか否かで判断
する。例えば、図４に示している様に、どちらもスペア
アドレスと一致せずにロウレベル側にｔ＝ｔ0の時点
で、下がったとしても強制的にどちらが高いか、低いか
の判断をして、差動増幅回路124の出力123（WHICH）を
出す。この場合は、差動増幅回路124の入力は小さいも
のとなり、誤動作の恐れもあるが、どちらもロウレベル
に下がると言うことは、スペアアドレスではないので、
どちらのスペアワード線が立ち上がってもかまわない。
その理由は、その後、ｔ＝ｔ1で、ＣＭＯＳの論理レベ
ルで判定できる時間になって、どちらもロウレベルに下
がったことが再判定されるので、スペアセルの情報をラ
ッチした第２のセンスアンプ6はデータバス9に接続され
ないからである。一方、どちらかが、例えば図４に示す
ように判定回路125の方が、スペアアドレスである場合
には、その出力S1は下がらず、前記判定回路126の方の
出力S2はｔ＝ｔ0の時点でもローレベルに下がるので、
差動増幅回路124の入力差は大きく正しく増幅できるの
で、スペアグローバルワード線SGWL-１(12)を立ち上げ
ることが可能となる。差動増幅回路124の出力123（WHIC
H）が、前記グローバルワード線12を立ち上げる方法
は、図６の様な簡単な回路で実現できる。
ず、外部アドレス128が確定した直後（ｔ＝ｔ0）に、差
動増幅回路124によって、判定回路125,126の出力S1,S2
を比較し、どちらがよりスペアアドレスに近いかどうか
の判断をする。ここで、スペアアドレスに近いかどうか
の判断は、ハイレベルにプリチャージされた前記S1,S2
の電位がよりハイレベルのまま残っているか否かで判断
する。例えば、図４に示している様に、どちらもスペア
アドレスと一致せずにロウレベル側にｔ＝ｔ0の時点
で、下がったとしても強制的にどちらが高いか、低いか
の判断をして、差動増幅回路124の出力123（WHICH）を
出す。この場合は、差動増幅回路124の入力は小さいも
のとなり、誤動作の恐れもあるが、どちらもロウレベル
に下がると言うことは、スペアアドレスではないので、
どちらのスペアワード線が立ち上がってもかまわない。
その理由は、その後、ｔ＝ｔ1で、ＣＭＯＳの論理レベ
ルで判定できる時間になって、どちらもロウレベルに下
がったことが再判定されるので、スペアセルの情報をラ
ッチした第２のセンスアンプ6はデータバス9に接続され
ないからである。一方、どちらかが、例えば図４に示す
ように判定回路125の方が、スペアアドレスである場合
には、その出力S1は下がらず、前記判定回路126の方の
出力S2はｔ＝ｔ0の時点でもローレベルに下がるので、
差動増幅回路124の入力差は大きく正しく増幅できるの
で、スペアグローバルワード線SGWL-１(12)を立ち上げ
ることが可能となる。差動増幅回路124の出力123（WHIC
H）が、前記グローバルワード線12を立ち上げる方法
は、図６の様な簡単な回路で実現できる。
【００２１】逆に、第２のデータ線1010に第２の複数の
ノーマルセル３ｂのうち一つのセル3の情報を読みだす
場合には、同時に、前記第１の複数のスペアセル33ａの
うち一つのセルの情報を前記したような方法で、前記第
１のデータ線10に読みだす。
ノーマルセル３ｂのうち一つのセル3の情報を読みだす
場合には、同時に、前記第１の複数のスペアセル33ａの
うち一つのセルの情報を前記したような方法で、前記第
１のデータ線10に読みだす。
【００２２】つまり、前記第１の複数のノーマルセル3
ａの一つをアクセスした場合に、その前記ノーマルセル
のアドレスが、前記アドレスが確定した後で、ＯＲ回路
1242によりデジタル的にスペアアドレスである場合に
は、第２のセンスアンプ6の情報の方を、第３のデータ
線9に読みだし、一方、第２の複数のノーマルセル３ｂ
の一つをアクセスした場合に、その前記ノーマルセルの
アドレスが、前記したように絶対的に、すなわち、デジ
タル的にスペアアドレスである場合には、前記第１のセ
ンスアンプの情報の方を、第３のデータ線9に読みだ
し、逆に、前記第１、第２のノーマルセルをそれぞれ、
アクセスした場合、そのアドレスが、それぞれ、デジタ
ル的にスペアアドレスでなかった場合には、それぞれ、
前記第１、第２のセンスアンプの情報を前記第３のデー
タ線に読みだす。
ａの一つをアクセスした場合に、その前記ノーマルセル
のアドレスが、前記アドレスが確定した後で、ＯＲ回路
1242によりデジタル的にスペアアドレスである場合に
は、第２のセンスアンプ6の情報の方を、第３のデータ
線9に読みだし、一方、第２の複数のノーマルセル３ｂ
の一つをアクセスした場合に、その前記ノーマルセルの
アドレスが、前記したように絶対的に、すなわち、デジ
タル的にスペアアドレスである場合には、前記第１のセ
ンスアンプの情報の方を、第３のデータ線9に読みだ
し、逆に、前記第１、第２のノーマルセルをそれぞれ、
アクセスした場合、そのアドレスが、それぞれ、デジタ
ル的にスペアアドレスでなかった場合には、それぞれ、
前記第１、第２のセンスアンプの情報を前記第３のデー
タ線に読みだす。
【００２３】上述した発明の方法によれば、従来例のよ
うに、何の判定もせずに、一つのスペアセルの選択を行
なう場合に比較すれば遅くなるが、本発明の方式によれ
ば、前記判定を、それぞれ、異なるスペアセルに対応し
た判定回路125,126の出力S1,S2を差動増幅器124によっ
て、高速に判定するので、前記遅延時間は小さくなる。
但し、差動増幅器124による判定結果123（WHICH）は、
複数のスペアセルのうち、いずれも、スペアアドレスで
ない場合にも、いずれかのスペアセルを読みだしてしま
うが、この場合は、前述したように、第２の出力（デジ
タル出力）127（SPARE）により、いずれもスペアセルで
ない場合には、前記センスアンプを第３のデータ線に接
続しないので問題ない。
うに、何の判定もせずに、一つのスペアセルの選択を行
なう場合に比較すれば遅くなるが、本発明の方式によれ
ば、前記判定を、それぞれ、異なるスペアセルに対応し
た判定回路125,126の出力S1,S2を差動増幅器124によっ
て、高速に判定するので、前記遅延時間は小さくなる。
但し、差動増幅器124による判定結果123（WHICH）は、
複数のスペアセルのうち、いずれも、スペアアドレスで
ない場合にも、いずれかのスペアセルを読みだしてしま
うが、この場合は、前述したように、第２の出力（デジ
タル出力）127（SPARE）により、いずれもスペアセルで
ない場合には、前記センスアンプを第３のデータ線に接
続しないので問題ない。
【００２４】なお本実施例では、各セルアレイに対して
スペアワード線を二つ設けた例を示したが、三つ以上設
けても良いことは言うまでもない。また図７は、前記判
定回路125,126が３個ある場合（S1,S2,S3）の前記スペ
アグローバルワード線12の制御回路を示したものであ
る。
スペアワード線を二つ設けた例を示したが、三つ以上設
けても良いことは言うまでもない。また図７は、前記判
定回路125,126が３個ある場合（S1,S2,S3）の前記スペ
アグローバルワード線12の制御回路を示したものであ
る。
【００２５】（実施例２）第１の実施例は、SRAMの回路
の場合で説明してきたが、DRAMの回路の場合だと、例え
ば、図８に示しているようになる。コラムデコーダ104
によって、選択されたコラム選択線107が、メモリーセ
ル101が接続されているビット線100に接続されているセ
ンスアンプ102の情報を、第１のデータ線10,1010に、コ
ラムスイッチ110を介して読みだし、さらに、リードア
ンプ選択スイッチ105を介して前記リードアンプ103に読
みだし、第３のデータ線109に読みだす。
の場合で説明してきたが、DRAMの回路の場合だと、例え
ば、図８に示しているようになる。コラムデコーダ104
によって、選択されたコラム選択線107が、メモリーセ
ル101が接続されているビット線100に接続されているセ
ンスアンプ102の情報を、第１のデータ線10,1010に、コ
ラムスイッチ110を介して読みだし、さらに、リードア
ンプ選択スイッチ105を介して前記リードアンプ103に読
みだし、第３のデータ線109に読みだす。
【００２６】以上のように、SRAMの回路で示した、セン
スアンプ6、コラムスイッチ5、スペアグローバルワード
線12、ノーマルグローバルワード線4、セル3,33は、そ
れぞれ、DRAMの回路では、リードアンプ103、リードア
ンプ選択スイッチ105、スペアコラム選択線107、ノーマ
ルコラム選択線108、センスアンプ102に相当する。動作
に関しては基本的に同じであるので、説明は省略する。
スアンプ6、コラムスイッチ5、スペアグローバルワード
線12、ノーマルグローバルワード線4、セル3,33は、そ
れぞれ、DRAMの回路では、リードアンプ103、リードア
ンプ選択スイッチ105、スペアコラム選択線107、ノーマ
ルコラム選択線108、センスアンプ102に相当する。動作
に関しては基本的に同じであるので、説明は省略する。
【００２７】
【発明の効果】上述したような本発明の構成によれば、
一本のデータ線に複数本のスペアワード線、あるいは、
スペアコラム選択線を設けた場合でも、スペアの比較回
路の遅延時間を、削減することができ、高歩留まりで、
高速なDRAMあるいは、SRAM回路を実現するのにその実用
的効果は大きい。又、一本のデータ線に複数本のスペア
コラム選択線を設けることができるので、必要以上に前
記データ線を分割する必要もなく、それに伴う周辺回路
の増加もなく、チップ面積効率の点でも、前記デバイス
を実現するのに、その実用的効果は大きい。
一本のデータ線に複数本のスペアワード線、あるいは、
スペアコラム選択線を設けた場合でも、スペアの比較回
路の遅延時間を、削減することができ、高歩留まりで、
高速なDRAMあるいは、SRAM回路を実現するのにその実用
的効果は大きい。又、一本のデータ線に複数本のスペア
コラム選択線を設けることができるので、必要以上に前
記データ線を分割する必要もなく、それに伴う周辺回路
の増加もなく、チップ面積効率の点でも、前記デバイス
を実現するのに、その実用的効果は大きい。
【図１】本発明の第１の実施例における読み出し回路の
回路図
回路図
【図２】同実施例における冗長回路の概念図
【図３】同実施例における冗長回路の判定（比較）回路
図
図
【図４】同実施例における読みだし回路の動作波形図
【図５】同実施例における差動増幅器の回路図
【図６】同実施例におけるスペアグローバルワード線の
制御回路図
制御回路図
【図７】同実施例における判定回路125,126が３個ある
場合のスペアグローバルワード線の制御回路図
場合のスペアグローバルワード線の制御回路図
【図８】本発明の第２の実施例におけるDRAMの読み出し
回路の回路図
回路の回路図
【図９】従来例における読み出し回路の回路図
【図１０】同従来例における冗長回路の概念図
【図１１】同従来例における冗長回路の回路図
【図１２】同従来例における読みだし回路の動作波形図
10 第１のデータ線 1010 第２のデータ線 4 ノーマルグローバルワード線 12 スペアグローバルワード線 3 ノーマルセル 33 スペアセル 6 センスアンプ 9 第３のデータ線 125,126 スペアアドレスの判定回路 123 第２の出力 127 第１の出力 124 第２の出力回路（差動増幅回路） 1242 第１の出力回路（ＯＲ回路）
Claims (3)
- 【請求項１】第１の複数のスペアセルとノーマルセルの
情報を、それぞれに設けられた第１のスイッチを介して
読みだす第１のデータ線と、前記複数のスペアセルとノ
ーマルセルとは、異なるアドレスに対応するように、設
けられた第２の複数のスペアセルとノーマルセルの情報
を、それぞれに設けられた第２のスイッチを介して読み
だす第２のデータ線と、前記第１、第２のデータ線の情
報をそれぞれ、第１、第２のセンスアンプで検知、増幅
し、それぞれに設けられた第３のスイッチを介して読み
だす第３のデータ線とを有し、前記第１のデータ線に前
記第１の複数のノーマルセルのうち一つのセルの情報を
読みだす場合には、同時に、前記第２の複数のスペアセ
ルのうち一つのセルの情報を前記第２のデータ線に読み
だし、逆に、前記第２のデータ線に前記第２の複数のノ
ーマルセルのうち一つのセルの情報を読みだす場合に
は、同時に、前記第１の複数のスペアセルのうち一つの
セルの情報を前記第１のデータ線に読みだす半導体集積
回路であって、 前記第１の複数のノーマルセルの一つをアクセスした場
合に、その前記ノーマルセルのアドレスがスペアアドレ
スである場合には、前記第２のセンスアンプの情報の方
を、前記第３のデータ線に読みだし、一方、前記第２の
複数のノーマルセルの一つを、アクセスした場合に、そ
の前記ノーマルセルのアドレスがスペアアドレスである
場合には、前記第１のセンスアンプの情報の方を、前記
第３のデータ線に読みだし、逆に、前記第１、第２のノ
ーマルセルをそれぞれ、アクセスした場合、そのアドレ
スが、それぞれ、スペアアドレスでなかった場合には、
それぞれ、前記第１、第２のセンスアンプの情報を前記
第３のデータ線に読みだすことを特徴とする半導体集積
回路。 - 【請求項２】請求項１記載において、絶対的に、スペア
アドレスであるか否かの判断をする第１の出力回路と、
前記デジタル的な結果に関係なく、前記デジタル的な結
果が出る前に、前記複数のスペアセルのうち、どのセル
が最もスペアセルに近いかの判断を相対的に判断した第
２の出力回路とを有した第１、第２の複数のスペアセル
に対応したスペアアドレス比較回路の出力回路を備え、
前記第1の出力は、前記第１、第２のセンスアンプの情
報を前記第３のデータ線に接続する制御情報に用い、前
記第２の出力は、前記第１、第２の複数のスペアセルの
うち、それぞれ、そのうち一つのセルの情報を、前記第
１、第２のデータ線に読みだすことを制御する制御情報
に用いることを特徴とする半導体集積回路。 - 【請求項３】請求項１記載の第１、第２の複数のスペア
セル、あるいは、ノーマルセルは、DRAMにおいては、メ
モリーセルに接続されたビット線の電位差を検知、増幅
するビット線センスアンプに相当し、SRAMにおいては、
フリップフロップ型の高抵抗型、あるいは、ＴＦＴ型メ
モリーセルに相当することを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168144A JP2953119B2 (ja) | 1991-07-09 | 1991-07-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168144A JP2953119B2 (ja) | 1991-07-09 | 1991-07-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520893A JPH0520893A (ja) | 1993-01-29 |
| JP2953119B2 true JP2953119B2 (ja) | 1999-09-27 |
Family
ID=15862648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168144A Expired - Fee Related JP2953119B2 (ja) | 1991-07-09 | 1991-07-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953119B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11227276A (ja) * | 1998-02-14 | 1999-08-24 | Nippon Typewriter Co Ltd | 長尺印字媒体の印字装置 |
| JPH11245477A (ja) | 1998-03-02 | 1999-09-14 | Nippon Typewriter Co Ltd | サーマル印字装置 |
| JP4452392B2 (ja) | 2000-09-29 | 2010-04-21 | セイコーエプソン株式会社 | テープ印刷装置 |
| US6705784B2 (en) | 2000-09-29 | 2004-03-16 | Seiko Epson Corporation | Tape printing apparatus |
| US6694854B2 (en) | 2000-09-29 | 2004-02-24 | Seiko Epson Corporation | Half-cutting device and tape printing apparatus incorporating same |
-
1991
- 1991-07-09 JP JP3168144A patent/JP2953119B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520893A (ja) | 1993-01-29 |
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