JP3004112B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 230000000295 complement effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000006978 adaptation Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置の改
良に関する。
良に関する。
【０００２】
【従来の技術】従来より、図４に示すように、ビット線
１,ワード線２,メモリセル３,センスアンプ４,ロー・デ
コーダ５及びカラム・デコーダ６等から構成された半導
体記憶装置がある。この半導体記憶装置は、ロー・デコ
ーダ５によって指定アドレスのワード線２を選択し、そ
のワード線２に接続されたトランジスタをオンにする。
一方、カラム・デコーダ６によって指定アドレスのビッ
ト線を選択し、上記オンになったトランジスタを介して
上記指定アドレスに在るメモリセル３のキャパシタに対
してデータを読み/書きするようになっている。
１,ワード線２,メモリセル３,センスアンプ４,ロー・デ
コーダ５及びカラム・デコーダ６等から構成された半導
体記憶装置がある。この半導体記憶装置は、ロー・デコ
ーダ５によって指定アドレスのワード線２を選択し、そ
のワード線２に接続されたトランジスタをオンにする。
一方、カラム・デコーダ６によって指定アドレスのビッ
ト線を選択し、上記オンになったトランジスタを介して
上記指定アドレスに在るメモリセル３のキャパシタに対
してデータを読み/書きするようになっている。
【０００３】上記センスアンプ４およびセンスアンプ・
ドライバ７の具体的回路を図５および図６に示す。図５
は差動型センスアンプの回路を示す。この差動センスア
ンプにおけるデータ読み出し時には、相補対を成すビッ
ト線１,１をビット線イコライザ８によってイコライズ
した後に、相補対を成すワード線２,２を立上げること
によって、選択メモリセル３,３のトランジスタをオン
にしてキャパシタに書き込まれているデータをビット線
１,１に読み出す。
ドライバ７の具体的回路を図５および図６に示す。図５
は差動型センスアンプの回路を示す。この差動センスア
ンプにおけるデータ読み出し時には、相補対を成すビッ
ト線１,１をビット線イコライザ８によってイコライズ
した後に、相補対を成すワード線２,２を立上げること
によって、選択メモリセル３,３のトランジスタをオン
にしてキャパシタに書き込まれているデータをビット線
１,１に読み出す。
【０００４】次に、上記センスアンプ・ドライバ７のセ
ンスアンプ・ドライバ・イネーブル回路９からのイネーブ
ル信号によってセンスアンプ４およびリストア１０をイ
ネーブルすることによって、ビット線１,１間の電位差
をセンスする。こうして、ビット線１,１間の電位差を
センスした後、カラム・デコーダ６からの信号によって
トランジスタ１１,１１をオンにし、データ線１２,１２
にデータを読み出すのである。
ンスアンプ・ドライバ・イネーブル回路９からのイネーブ
ル信号によってセンスアンプ４およびリストア１０をイ
ネーブルすることによって、ビット線１,１間の電位差
をセンスする。こうして、ビット線１,１間の電位差を
センスした後、カラム・デコーダ６からの信号によって
トランジスタ１１,１１をオンにし、データ線１２,１２
にデータを読み出すのである。
【０００５】また、データ書き込み時には、外部から上
記データ線１２,１２にデータを入力し、カラム・デコー
ダ６からの信号によってトランジスタ１１,１１をオン
にして指定されたアドレスに係る相補対を成すビット線
１,１とデータ線１２,１２とを接続してデータをビット
線１,１に送出する。そして、上記ロー・デコーダ５,５
(図５には現れていない)によって指定されたアドレスの
相補対を成すワード線２,２を選択することによって、
指定アドレスに在るメモリセル３,３のトランジスタを
オンにして、ビット線１,１に送出された上記データを
キャパシタに書き込むのである。
記データ線１２,１２にデータを入力し、カラム・デコー
ダ６からの信号によってトランジスタ１１,１１をオン
にして指定されたアドレスに係る相補対を成すビット線
１,１とデータ線１２,１２とを接続してデータをビット
線１,１に送出する。そして、上記ロー・デコーダ５,５
(図５には現れていない)によって指定されたアドレスの
相補対を成すワード線２,２を選択することによって、
指定アドレスに在るメモリセル３,３のトランジスタを
オンにして、ビット線１,１に送出された上記データを
キャパシタに書き込むのである。
【０００６】図６は、カット・トランジスタを有する差
動型センスアンプの回路を示す。この差動型センスアン
プにおけるデータ読み出し時において相補対を成すビッ
ト線１,１間の電位差をセンスする際には、ラッチ・コン
トロール回路１３からの信号によってカット・トランジ
スタ１４,１４をオフにして、センスアンプ４およびリ
ストア１０側のビット線１,１とメモリセル３,３とを切
り離すようにしている。
動型センスアンプの回路を示す。この差動型センスアン
プにおけるデータ読み出し時において相補対を成すビッ
ト線１,１間の電位差をセンスする際には、ラッチ・コン
トロール回路１３からの信号によってカット・トランジ
スタ１４,１４をオフにして、センスアンプ４およびリ
ストア１０側のビット線１,１とメモリセル３,３とを切
り離すようにしている。
【０００７】
【発明が解決しようとする課題】近年、半導体記憶装置
の記憶容量拡大化の要望に伴ってメモリセル数が多くな
ってきている。それに連れて、１個のセンスアンプ・ド
ライバがドライブするセンスアンプ数が増大してきてい
る。
の記憶容量拡大化の要望に伴ってメモリセル数が多くな
ってきている。それに連れて、１個のセンスアンプ・ド
ライバがドライブするセンスアンプ数が増大してきてい
る。
【０００８】図７は、上述のように１個のセンスアンプ
・ドライバが多数のセンスアンプをドライブする半導体
記憶装置のセンスアンプ配置例である。図７において
は、各メモリセルの詳細な記載を省略してメモリブロッ
クとして表している。図７において、センスアンプとリ
ストアから成るセンスリストア２２はセンスリストア２
１よりもリストア・ドライバ２３あるいはセンスアンプ・
ドライバ２４から離れている。したがって、メモリブロ
ック２５におけるセンスリストア２２に係るアドレスに
対するセンスマージンが減少すると共に、アクセス時間
が遅くなるという問題が発生する。このことは、高速ア
クセス、低電圧動作を実施する際には特に大きな問題と
なるのである。尚、２６はデータ線、２７はカラム・デ
コーダ、２８はビット線、２９はビット線イコライザで
ある。
・ドライバが多数のセンスアンプをドライブする半導体
記憶装置のセンスアンプ配置例である。図７において
は、各メモリセルの詳細な記載を省略してメモリブロッ
クとして表している。図７において、センスアンプとリ
ストアから成るセンスリストア２２はセンスリストア２
１よりもリストア・ドライバ２３あるいはセンスアンプ・
ドライバ２４から離れている。したがって、メモリブロ
ック２５におけるセンスリストア２２に係るアドレスに
対するセンスマージンが減少すると共に、アクセス時間
が遅くなるという問題が発生する。このことは、高速ア
クセス、低電圧動作を実施する際には特に大きな問題と
なるのである。尚、２６はデータ線、２７はカラム・デ
コーダ、２８はビット線、２９はビット線イコライザで
ある。
【０００９】また、上述の問題を減少するために、上記
メモリブロック２５を分割して１つのセンスアンプ・ド
ライバがドライブするセンスアンプ数を減少したとして
も、依然として、センスアンプ・ドライバ２４に近いセ
ンスリストアとセンスアンプ・ドライバ２４から遠いセ
ンスリストアとが存在し、上記問題の根本的な解決とは
ならないのである。
メモリブロック２５を分割して１つのセンスアンプ・ド
ライバがドライブするセンスアンプ数を減少したとして
も、依然として、センスアンプ・ドライバ２４に近いセ
ンスリストアとセンスアンプ・ドライバ２４から遠いセ
ンスリストアとが存在し、上記問題の根本的な解決とは
ならないのである。
【００１０】そこで、この発明の目的は、センスアンプ
・ドライバから離れているアドレスのセンスマージン減
少およびアクセス遅延を防止できる半導体記憶装置を提
供することにある。
・ドライバから離れているアドレスのセンスマージン減
少およびアクセス遅延を防止できる半導体記憶装置を提
供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明の半導体記憶装置は、ビット
線,ワード線,上記ビット線およびワード線に接続された
メモリセル,上記ビット線の信号をセンスするセンスア
ンプ,複数の上記センスアンプを駆動するセンスアンプ・
ドライバ,指定アドレスの上記ワード線を選択するロー・
デコーダ,指定アドレスの上記ビット線を選択するカラ
ム・デコーダを有して、上記ロー・デコーダおよびカラム
・デコーダで選択された上記ワード線およびビット線に
よって指定されたアドレスに在る上記メモリセルに対し
てデータを読み書きする半導体記憶装置において、上記
メモリセルの容量を、当該メモリセルに接続されたビッ
ト線に係るセンスアンプとこのセンスアンプを駆動する
センスアンプ・ドライバとの間の距離が遠いほど増加す
るように設定したことを特徴としている。
め、請求項１に係る発明の半導体記憶装置は、ビット
線,ワード線,上記ビット線およびワード線に接続された
メモリセル,上記ビット線の信号をセンスするセンスア
ンプ,複数の上記センスアンプを駆動するセンスアンプ・
ドライバ,指定アドレスの上記ワード線を選択するロー・
デコーダ,指定アドレスの上記ビット線を選択するカラ
ム・デコーダを有して、上記ロー・デコーダおよびカラム
・デコーダで選択された上記ワード線およびビット線に
よって指定されたアドレスに在る上記メモリセルに対し
てデータを読み書きする半導体記憶装置において、上記
メモリセルの容量を、当該メモリセルに接続されたビッ
ト線に係るセンスアンプとこのセンスアンプを駆動する
センスアンプ・ドライバとの間の距離が遠いほど増加す
るように設定したことを特徴としている。
【００１２】また、請求項２に係る発明は、請求項１に
かかる発明の半導体記憶装置において、上記センスアン
プ・ドライバは、このセンスアンプ・ドライバが駆動する
上記複数のセンスアンプの夫々と直列に接続されている
ことを特徴としている。
かかる発明の半導体記憶装置において、上記センスアン
プ・ドライバは、このセンスアンプ・ドライバが駆動する
上記複数のセンスアンプの夫々と直列に接続されている
ことを特徴としている。
【００１３】
【作用】請求項１に係る発明においては、ビット線およ
びワード線に接続されたメモリセルの容量は、このメモ
リセルに接続されたビット線に係るセンスアンプとこの
センスアンプを駆動するセンスアンプ・ドライバとの間
の距離の遠さに応じて増加するように設定されている。
したがって、ロー・デコーダで選択されたワード線およ
びカラムデコーダで選択されたビット線によって指定さ
れたアドレスに在るメモリセルから読み出されたデータ
信号が上記ビット線に係るセンスアンプによってセンス
される際におけるセンスマージンが、総てのセンスアン
プについて大略等しく設定されることになる。また、各
メモリセルは大略同じアクセス時間でアクセスされるこ
とになるのである。
びワード線に接続されたメモリセルの容量は、このメモ
リセルに接続されたビット線に係るセンスアンプとこの
センスアンプを駆動するセンスアンプ・ドライバとの間
の距離の遠さに応じて増加するように設定されている。
したがって、ロー・デコーダで選択されたワード線およ
びカラムデコーダで選択されたビット線によって指定さ
れたアドレスに在るメモリセルから読み出されたデータ
信号が上記ビット線に係るセンスアンプによってセンス
される際におけるセンスマージンが、総てのセンスアン
プについて大略等しく設定されることになる。また、各
メモリセルは大略同じアクセス時間でアクセスされるこ
とになるのである。
【００１４】また、請求項２に係る発明においては、同
一センスアンプ・ドライバによって駆動される複数のセ
ンスアンプ夫々のセンスマージンが大略等しく設定され
る。
一センスアンプ・ドライバによって駆動される複数のセ
ンスアンプ夫々のセンスマージンが大略等しく設定され
る。
【００１５】
【実施例】以下、この発明を図示の実施例により詳細に
説明する。図１は本実施例における半導体記憶装置のセ
ンスアンプ周辺回路を示す。図１において、３１はセン
スアンプ・ドライバ、３２,３３,…,３４,…,３５,３６
はセンスアンプ、３７はビット線、３８はビット線イコ
ライザ、３９はカラム・デコーダ、４０はデータ線であ
る。また、４１はワード線、４２a,４２b,４３a,４３b,
…,４４a,４４b,…,４５a,４５b,４６a,４６bはメモリ
セル、４７はロー・デコーダである。
説明する。図１は本実施例における半導体記憶装置のセ
ンスアンプ周辺回路を示す。図１において、３１はセン
スアンプ・ドライバ、３２,３３,…,３４,…,３５,３６
はセンスアンプ、３７はビット線、３８はビット線イコ
ライザ、３９はカラム・デコーダ、４０はデータ線であ
る。また、４１はワード線、４２a,４２b,４３a,４３b,
…,４４a,４４b,…,４５a,４５b,４６a,４６bはメモリ
セル、４７はロー・デコーダである。
【００１６】図１から分かるように、本実施例における
半導体記憶装置の基本的な構成および配置は、図４に示
す従来例の場合と同じであり、その動作も同じであるか
ら詳細な説明は省略する。
半導体記憶装置の基本的な構成および配置は、図４に示
す従来例の場合と同じであり、その動作も同じであるか
ら詳細な説明は省略する。
【００１７】本実施例における特徴は、次の点にある。
すなわち、上記センスアンプ・ドライバ３１から離れ
て、センスマージンが減少しているセンスアンプ(例え
ば、センスアンプ３６)の相補対を成すビット線３７,３
７に接続されたメモリセル(例えば、メモリセル４６a,
４６b)の容量を大きくするのである。その際における容
量の増大は、２次元的増大(面積増大)あるいは３次元的
増大(立体キャパシタ)に増大させる。
すなわち、上記センスアンプ・ドライバ３１から離れ
て、センスマージンが減少しているセンスアンプ(例え
ば、センスアンプ３６)の相補対を成すビット線３７,３
７に接続されたメモリセル(例えば、メモリセル４６a,
４６b)の容量を大きくするのである。その際における容
量の増大は、２次元的増大(面積増大)あるいは３次元的
増大(立体キャパシタ)に増大させる。
【００１８】本実施例における各メモリセル４２a,４２
b,４３a,４３b,…,４４a,４４b,…,４５a,４５b,４６a,
４６bの容量増大は、次のようなルールに従って増大さ
せるのである。今、各センスアンプ３２,３３,…,３４,
…,３５,３６のセンスアンプ・ドライバ３１からの距離
を センスアンプ３２＜センスアンプ３３＜…＜センスアンプ３４＜ …＜センスアンプ３５＜センスアンプ３６ とし、各メモリセル４２a,４２b,４３a,４３b,…,４４
a,４４b,…,４５a,４５b,４６a,４６bの容量を、 順に、Ｃ1a,Ｃ1b,Ｃ2a,Ｃ2b,…,Ｃia,Ｃib,…, Ｃ(I-1)a,Ｃ(I-1)b,ＣIa,ＣIb とする。
b,４３a,４３b,…,４４a,４４b,…,４５a,４５b,４６a,
４６bの容量増大は、次のようなルールに従って増大さ
せるのである。今、各センスアンプ３２,３３,…,３４,
…,３５,３６のセンスアンプ・ドライバ３１からの距離
を センスアンプ３２＜センスアンプ３３＜…＜センスアンプ３４＜ …＜センスアンプ３５＜センスアンプ３６ とし、各メモリセル４２a,４２b,４３a,４３b,…,４４
a,４４b,…,４５a,４５b,４６a,４６bの容量を、 順に、Ｃ1a,Ｃ1b,Ｃ2a,Ｃ2b,…,Ｃia,Ｃib,…, Ｃ(I-1)a,Ｃ(I-1)b,ＣIa,ＣIb とする。
【００１９】その場合における各メモリセルの容量
Ｃ1a,Ｃ1b,Ｃ2a,Ｃ2b,…,Ｃia,Ｃib,…,Ｃ(I-1)a,Ｃ
(I-1)b,ＣIa,ＣIbの大小関係を、 Ｃ1a≦Ｃ2a≦…≦Ｃia≦…≦Ｃ(I-1)a≦ＣIa Ｃ1b≦Ｃ2b≦…≦Ｃib≦…≦Ｃ(I-1)b≦ＣIb とするのである。すなわち、夫々のセンスアンプの相補
対を成すビット線３７,３７の夫々に接続された各メモ
リセルの容量を、そのセンスアンプとセンスアンプ・ド
ライバ３１との間の距離の遠さに応じた大きさに設定す
るのである。
Ｃ1a,Ｃ1b,Ｃ2a,Ｃ2b,…,Ｃia,Ｃib,…,Ｃ(I-1)a,Ｃ
(I-1)b,ＣIa,ＣIbの大小関係を、 Ｃ1a≦Ｃ2a≦…≦Ｃia≦…≦Ｃ(I-1)a≦ＣIa Ｃ1b≦Ｃ2b≦…≦Ｃib≦…≦Ｃ(I-1)b≦ＣIb とするのである。すなわち、夫々のセンスアンプの相補
対を成すビット線３７,３７の夫々に接続された各メモ
リセルの容量を、そのセンスアンプとセンスアンプ・ド
ライバ３１との間の距離の遠さに応じた大きさに設定す
るのである。
【００２０】図２及び図３は、実際のメモリブロックの
配置に応じた上記実施例の適応例を示す。図２はメモリ
ブロックを分割せずに１つに構成した場合の実施例であ
る。センスアンプ・ドライバは１つであり、この１つの
センスアンプ・ドライバ５１に直列に接続されたセンス
アンプ群５２に属する個々のセンスアンプのビット線に
接続された各メモリセル(図示せず)の容量を、センスア
ンプ・ドライバ５１から近い順にＣ1,…,Ｃi,…,ＣIとす
ると、各容量の大小関係を Ｃ1≦…≦Ｃi≦…≦ＣI とするのである。
配置に応じた上記実施例の適応例を示す。図２はメモリ
ブロックを分割せずに１つに構成した場合の実施例であ
る。センスアンプ・ドライバは１つであり、この１つの
センスアンプ・ドライバ５１に直列に接続されたセンス
アンプ群５２に属する個々のセンスアンプのビット線に
接続された各メモリセル(図示せず)の容量を、センスア
ンプ・ドライバ５１から近い順にＣ1,…,Ｃi,…,ＣIとす
ると、各容量の大小関係を Ｃ1≦…≦Ｃi≦…≦ＣI とするのである。
【００２１】図３はメモリブロックを４分割して構成し
た場合の実施例である。メモリブロック５９に係るビッ
ト線に接続されたセンスアンプ群５５とメモリブロック
６０に係るビット線に接続されたセンスアンプ群５６と
は、１つのセンスアンプ・ドライバ５３に直列に接続さ
れている。同様に、メモリブロック６１に係るビット線
に接続されたセンスアンプ群５７とメモリブロック６２
に係るビット線に接続されたセンスアンプ群５８とは、
１つのセンスアンプ・ドライバ５４に直列に接続されて
いる。
た場合の実施例である。メモリブロック５９に係るビッ
ト線に接続されたセンスアンプ群５５とメモリブロック
６０に係るビット線に接続されたセンスアンプ群５６と
は、１つのセンスアンプ・ドライバ５３に直列に接続さ
れている。同様に、メモリブロック６１に係るビット線
に接続されたセンスアンプ群５７とメモリブロック６２
に係るビット線に接続されたセンスアンプ群５８とは、
１つのセンスアンプ・ドライバ５４に直列に接続されて
いる。
【００２２】この場合には、上記センスアンプ・ドライ
バ５３に直列に接続されたセンスアンプ群に属する個々
のセンスアンプに係る各メモリセルの容量を、センスア
ンプ・ドライバ５３から近い順にＣ1,…,Ｃi,…,ＣIとす
ると、各容量の大小関係を Ｃ1≦…≦Ｃi≦…≦ＣI とする。同様に、上記センスアンプ・ドライバ５４に直
列に接続されたセンスアンプ群に属する個々のセンスア
ンプに係る各メモリセルの容量を、センスアンプ・ドラ
イバ５４から近い順にＣ1',…,Ｃi',…,ＣI'とすると、
各容量の大小関係を Ｃ1'≦…≦Ｃi'≦…≦ＣI' とするのである。
バ５３に直列に接続されたセンスアンプ群に属する個々
のセンスアンプに係る各メモリセルの容量を、センスア
ンプ・ドライバ５３から近い順にＣ1,…,Ｃi,…,ＣIとす
ると、各容量の大小関係を Ｃ1≦…≦Ｃi≦…≦ＣI とする。同様に、上記センスアンプ・ドライバ５４に直
列に接続されたセンスアンプ群に属する個々のセンスア
ンプに係る各メモリセルの容量を、センスアンプ・ドラ
イバ５４から近い順にＣ1',…,Ｃi',…,ＣI'とすると、
各容量の大小関係を Ｃ1'≦…≦Ｃi'≦…≦ＣI' とするのである。
【００２３】このように、各センスアンプ・ドライバに
接続されたセンスアンプ群に属する個々のセンスアンプ
に係る各メモリセルの容量を、当該センスアンプとセン
スアンプ・ドライバとの間の距離の遠さに応じた大きさ
に設定することによって、メモリブロックにおける各ア
ドレスに対するセンスマージンを大略同じにすると共
に、各アドレスに対するアクセス時間を大略同じにする
のである。したがって、大容量の半導体記憶装置におけ
るアクセス動作の能力低下を防止できる。上記実施例で
はメモリブロックを４分割しているが、８分割や１６分
割等の他の分割でも差し支えない。
接続されたセンスアンプ群に属する個々のセンスアンプ
に係る各メモリセルの容量を、当該センスアンプとセン
スアンプ・ドライバとの間の距離の遠さに応じた大きさ
に設定することによって、メモリブロックにおける各ア
ドレスに対するセンスマージンを大略同じにすると共
に、各アドレスに対するアクセス時間を大略同じにする
のである。したがって、大容量の半導体記憶装置におけ
るアクセス動作の能力低下を防止できる。上記実施例で
はメモリブロックを４分割しているが、８分割や１６分
割等の他の分割でも差し支えない。
【００２４】
【発明の効果】以上より明らかなように、請求項１に係
る発明の半導体記憶装置は、ビット線およびワード線に
接続されたメモリセルの容量を、そのメモリセルに接続
されたビット線の信号をセンスするセンスアンプとこの
センスアンプを駆動するセンスアンプ・ドライバとの間
の距離が遠いほど増加するようにしたので、センスアン
プ・ドライバから離れているアドレスに対するセンスマ
ージン減少およびアクセス遅延を防止できる。したがっ
て、この発明によれば、アクセス動作の能力を低下させ
ることなく半導体記憶装置の記憶容量拡大化を図ること
ができる。
る発明の半導体記憶装置は、ビット線およびワード線に
接続されたメモリセルの容量を、そのメモリセルに接続
されたビット線の信号をセンスするセンスアンプとこの
センスアンプを駆動するセンスアンプ・ドライバとの間
の距離が遠いほど増加するようにしたので、センスアン
プ・ドライバから離れているアドレスに対するセンスマ
ージン減少およびアクセス遅延を防止できる。したがっ
て、この発明によれば、アクセス動作の能力を低下させ
ることなく半導体記憶装置の記憶容量拡大化を図ること
ができる。
【００２５】また、請求項２に係る発明の半導体記憶装
置は、センスアンプ・ドライバとこのセンスアンプ・ドラ
イバが駆動する複数のセンスアンプの夫々とを直列に接
続しているので、同一のセンスアンプ・ドライバによっ
て駆動される複数のセンスアンプ夫々のセンスマージン
を大略等しく設定できる。
置は、センスアンプ・ドライバとこのセンスアンプ・ドラ
イバが駆動する複数のセンスアンプの夫々とを直列に接
続しているので、同一のセンスアンプ・ドライバによっ
て駆動される複数のセンスアンプ夫々のセンスマージン
を大略等しく設定できる。
【図１】この発明の半導体記憶装置におけるセンスアン
プ周辺回路の一例を示す図である。
プ周辺回路の一例を示す図である。
【図２】この発明に係るメモリブロックを分割しない半
導体記憶装置の一実施例を示す図である。
導体記憶装置の一実施例を示す図である。
【図３】この発明に係るメモリブロックを分割した半導
体記憶装置の一実施例を示す図である。
体記憶装置の一実施例を示す図である。
【図４】従来の半導体記憶装置におけるセンスアンプ周
辺回路を示す図である。
辺回路を示す図である。
【図５】差動型センスアンプの回路図である。
【図６】カット・トランジスタを有する差動型センスア
ンプの回路図である。
ンプの回路図である。
【図７】１個のセンスアンプ・ドライバが多数のセンス
アンプをドライブする半導体記憶装置のセンスアンプ周
辺回路図である。
アンプをドライブする半導体記憶装置のセンスアンプ周
辺回路図である。
３１,５１,５３,５４…センスアンプ・ドライバ、 ３２〜３６…センスアンプ、 ３７…ビット
線、 ３９…カラム・デコーダ、 ４０…データ
線、 ４１…ワード線、 ４２〜４６…メ
モリセル、 ４７…ロー・デコーダ、 ５２,５５〜５
８…センスアンプ群、 ５９〜６２…メモリブロック。
線、 ３９…カラム・デコーダ、 ４０…データ
線、 ４１…ワード線、 ４２〜４６…メ
モリセル、 ４７…ロー・デコーダ、 ５２,５５〜５
８…センスアンプ群、 ５９〜６２…メモリブロック。
Claims (2)
- 【請求項１】 ビット線,ワード線,上記ビット線および
ワード線に接続されたメモリセル,上記ビット線の信号
をセンスするセンスアンプ,複数の上記センスアンプを
駆動するセンスアンプ・ドライバ,指定アドレスの上記ワ
ード線を選択するロー・デコーダ,指定アドレスの上記ビ
ット線を選択するカラム・デコーダを有して、上記ロー・
デコーダおよびカラム・デコーダで選択された上記ワー
ド線およびビット線によって指定されたアドレスに在る
上記メモリセルに対してデータを読み書きする半導体記
憶装置において、 上記メモリセルの容量を、当該メモリセルに接続された
ビット線に係るセンスアンプとこのセンスアンプを駆動
するセンスアンプ・ドライバとの間の距離が遠いほど増
加するように設定したことを特徴とする半導体記憶装
置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 上記センスアンプ・ドライバは、このセンスアンプ・ドラ
イバが駆動する上記複数のセンスアンプの夫々と直列に
接続されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340804A JP3004112B2 (ja) | 1991-12-24 | 1991-12-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340804A JP3004112B2 (ja) | 1991-12-24 | 1991-12-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174569A JPH05174569A (ja) | 1993-07-13 |
| JP3004112B2 true JP3004112B2 (ja) | 2000-01-31 |
Family
ID=18340447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3340804A Expired - Fee Related JP3004112B2 (ja) | 1991-12-24 | 1991-12-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3004112B2 (ja) |
-
1991
- 1991-12-24 JP JP3340804A patent/JP3004112B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05174569A (ja) | 1993-07-13 |
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