JPS60253096A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60253096A JPS60253096A JP59110288A JP11028884A JPS60253096A JP S60253096 A JPS60253096 A JP S60253096A JP 59110288 A JP59110288 A JP 59110288A JP 11028884 A JP11028884 A JP 11028884A JP S60253096 A JPS60253096 A JP S60253096A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ビット線を分割した大容量ダイナミック型半
導体記憶装置に関し、メモリ内データ転送速度を改善し
ようとするものである。
導体記憶装置に関し、メモリ内データ転送速度を改善し
ようとするものである。
■トランジスタ１キャパシタ型（以下、ＩＴｒ型）のダ
イナミックＲＡＭではＣレシオ（メモリセル容量とビッ
ト線容量の比）によって読出し時のビット線対に生ずる
差電圧の大小が左右される。高密度メモリではセル容量
が小さくなるばかりでなく、１本のピント線に接続され
るセル数が増加するのでビット線容量は増大する。この
結果Ｃレシオが小さくなって読出し時のビット線電位差
は小さくなる。
イナミックＲＡＭではＣレシオ（メモリセル容量とビッ
ト線容量の比）によって読出し時のビット線対に生ずる
差電圧の大小が左右される。高密度メモリではセル容量
が小さくなるばかりでなく、１本のピント線に接続され
るセル数が増加するのでビット線容量は増大する。この
結果Ｃレシオが小さくなって読出し時のビット線電位差
は小さくなる。
この点を改善するために、１本のビット線を複数の区間
に分割する方法が提察されている。第４図はその一例で
、コラムデコーダＣＤによって選択される１コラム分の
構成を示しである。図中、ＢＬｏ−ＢＬａは１本のビ、
］・線を分割した各区分ビット線、ＢＬｏ＝ＢＬａはそ
れと対をなず相補型区分ビット線である。１点鎖線枠Ｍ
ＣＡｏ〜ＭＣＡ３はメモリセルアレイで、ビｙ ｌ・線
の各区分に所属する。本例のようにビット線を４分割す
るとＣレシオは４倍になり、初期の（センスアンプが動
作する前の）ビット線電位差はその分拡大される。各区
分ビット線ＢＬＯ”ＢＬ４ （ＢＬＯ〜ＢＬ ａ）の間
はトランスファーゲートを構成するＭＣ３）ランジスタ
Ｑｏ−Ｑ３ （Ｑｏ′〜Ｑ：ｌ′）で接続され、また各
区分毎にセンスアンプＳＡ。
に分割する方法が提察されている。第４図はその一例で
、コラムデコーダＣＤによって選択される１コラム分の
構成を示しである。図中、ＢＬｏ−ＢＬａは１本のビ、
］・線を分割した各区分ビット線、ＢＬｏ＝ＢＬａはそ
れと対をなず相補型区分ビット線である。１点鎖線枠Ｍ
ＣＡｏ〜ＭＣＡ３はメモリセルアレイで、ビｙ ｌ・線
の各区分に所属する。本例のようにビット線を４分割す
るとＣレシオは４倍になり、初期の（センスアンプが動
作する前の）ビット線電位差はその分拡大される。各区
分ビット線ＢＬＯ”ＢＬ４ （ＢＬＯ〜ＢＬ ａ）の間
はトランスファーゲートを構成するＭＣ３）ランジスタ
Ｑｏ−Ｑ３ （Ｑｏ′〜Ｑ：ｌ′）で接続され、また各
区分毎にセンスアンプＳＡ。
〜ＳＡ３が設けられる。ＷＬは多数のワード線の１本を
示したもので、ＭＣは該ワード線ＷＬで選択されるメモ
リセルの１ビツトである。区分ビット線対ＢＬ ａ、Ｂ
Ｌ ａ間に設けられたＡＲはアクティブ・リストアであ
り、またＢＬ ａ、ＢＬ ａとデータバスＤＢ、ＤＢ間
にはコラムデコーダＣＤからのコラムセレクト信号Ｃ３
で選択されるトランスファーゲートＱａ、Ｑａ’が介在
する。
示したもので、ＭＣは該ワード線ＷＬで選択されるメモ
リセルの１ビツトである。区分ビット線対ＢＬ ａ、Ｂ
Ｌ ａ間に設けられたＡＲはアクティブ・リストアであ
り、またＢＬ ａ、ＢＬ ａとデータバスＤＢ、ＤＢ間
にはコラムデコーダＣＤからのコラムセレクト信号Ｃ３
で選択されるトランスファーゲートＱａ、Ｑａ’が介在
する。
φＳＥＯ〜φ８４，３ はセンスアンプ５Ａｏ−３Ａ３
をイネーブルにするクロック、φＴｏ〜φＴ３はトラン
スファーゲートＱｏ−Ｑａ （Ｑｏ′ 〜Ｑ）′）をオ
ンにするクロック、φΔＲはアクティブ・リストアＡＲ
をイネーブルにするクロックであり、これらは第５図に
示すタイミングで変化する。以下、この図を参照しなが
ら第４図の動作を説明する。例えばセルアレイブロック
ＭＣＡｏのワード線ＷＬを選択すべく時刻ｔｏで該当す
るワード線ＷＬの電位を選択レベル（Ｖｃ（以上）に立
上げる、このことでメモリセルＭＣのデータがビット線
ＢＬｏ、ＢＬｏ上に現われてＢＬ ｏ、 ＢＬ ｏ間に
微小電位差（ＢＬｏ＞ＢＬｏとする）が生じる。そこで
、時刻ｔｌでクロックφＳＥＤ を生じさせてセンスア
ンプＳＡｏをアクティブにする。センスアンプＳＡｏは
フリップフロップからなり、ピント線ＢＬｏ、Ｂ下への
微小電位差で該フリップフロップの一方のトランジスタ
がオン、他方のトランジスタがオフとなり、オンになっ
たトランジスタは該トランジスタに接続されたビット線
をＶＳＳレヘレベ落とし、こうしてＢＬｏ、ＢＬｏ間に
大きな電位差を生しさせる。このようにしてビット線Ｂ
Ｌｏ、ＢＬｏ間に大きな電位差が生じた時刻ｔ２でクロ
ックφＴｏ〜φＴ３を一斉に立りげてトランスファーゲ
ートＱｏ〜Ｑ３ （Ｑｏ′ 〜Ｑ３′）をオンにし、ビ
ット線ＢＬｏ、ＢＬｏの電位を順次ビット線対ＢＬ １
．ＢＬ １−ＢＬ ２、ＢＬ２−ＢＬ ３． ＢＬ ：
１−ＢＬ ａ、百１１という様に伝達する。そして、最
終ビットＩｊｌＢＬ４．ＢＬａに電位変化が生した時刻
ｔ３でブロックφΔＲを立上げ、アクティブ・リストア
ＡＲを動作させる。
をイネーブルにするクロック、φＴｏ〜φＴ３はトラン
スファーゲートＱｏ−Ｑａ （Ｑｏ′ 〜Ｑ）′）をオ
ンにするクロック、φΔＲはアクティブ・リストアＡＲ
をイネーブルにするクロックであり、これらは第５図に
示すタイミングで変化する。以下、この図を参照しなが
ら第４図の動作を説明する。例えばセルアレイブロック
ＭＣＡｏのワード線ＷＬを選択すべく時刻ｔｏで該当す
るワード線ＷＬの電位を選択レベル（Ｖｃ（以上）に立
上げる、このことでメモリセルＭＣのデータがビット線
ＢＬｏ、ＢＬｏ上に現われてＢＬ ｏ、 ＢＬ ｏ間に
微小電位差（ＢＬｏ＞ＢＬｏとする）が生じる。そこで
、時刻ｔｌでクロックφＳＥＤ を生じさせてセンスア
ンプＳＡｏをアクティブにする。センスアンプＳＡｏは
フリップフロップからなり、ピント線ＢＬｏ、Ｂ下への
微小電位差で該フリップフロップの一方のトランジスタ
がオン、他方のトランジスタがオフとなり、オンになっ
たトランジスタは該トランジスタに接続されたビット線
をＶＳＳレヘレベ落とし、こうしてＢＬｏ、ＢＬｏ間に
大きな電位差を生しさせる。このようにしてビット線Ｂ
Ｌｏ、ＢＬｏ間に大きな電位差が生じた時刻ｔ２でクロ
ックφＴｏ〜φＴ３を一斉に立りげてトランスファーゲ
ートＱｏ〜Ｑ３ （Ｑｏ′ 〜Ｑ３′）をオンにし、ビ
ット線ＢＬｏ、ＢＬｏの電位を順次ビット線対ＢＬ １
．ＢＬ １−ＢＬ ２、ＢＬ２−ＢＬ ３． ＢＬ ：
１−ＢＬ ａ、百１１という様に伝達する。そして、最
終ビットＩｊｌＢＬ４．ＢＬａに電位変化が生した時刻
ｔ３でブロックφΔＲを立上げ、アクティブ・リストア
ＡＲを動作させる。
アクティブ・リストアＡＲはビット線ＢＬ ａ。
ＢＬｇの高電位側（この場合ＢＬ ４）をＶ ｃｃまで
上昇させる様に更にＢＬ ａ、ＢＬ ｓ間の電位差を増
幅するので、この動作を待って時刻ｔ４でコラムセレク
トＣ３を立上げてトランスファーゲー）Ｑ４．Ｑ４′を
オンにする。この一連の動作でデータバスＤＢ、ＤＢ上
にセルＭＣのデータが続出される。同時にビットＢＬ
ａがＶＣＣまで上昇すると、その変化がトランスファー
ゲートＱ：ｌ′−Ｑ２′−Ｑ＋′−Ｑｏ′を逆方向に経
てセルＭＣ側のビット線ＢＬｏに伝わり、その電位をＶ
ｃｃまで上昇させ、このＢＬｏ＝Ｖｃｃ、ＢＬ−Ｖｓｓ
で上記読出しセルの再書込みを行う。この再書込み終了
時刻ｔ５が実際の読出しサイクルの完了時点である。
上昇させる様に更にＢＬ ａ、ＢＬ ｓ間の電位差を増
幅するので、この動作を待って時刻ｔ４でコラムセレク
トＣ３を立上げてトランスファーゲー）Ｑ４．Ｑ４′を
オンにする。この一連の動作でデータバスＤＢ、ＤＢ上
にセルＭＣのデータが続出される。同時にビットＢＬ
ａがＶＣＣまで上昇すると、その変化がトランスファー
ゲートＱ：ｌ′−Ｑ２′−Ｑ＋′−Ｑｏ′を逆方向に経
てセルＭＣ側のビット線ＢＬｏに伝わり、その電位をＶ
ｃｃまで上昇させ、このＢＬｏ＝Ｖｃｃ、ＢＬ−Ｖｓｓ
で上記読出しセルの再書込みを行う。この再書込み終了
時刻ｔ５が実際の読出しサイクルの完了時点である。
上述したビット線の分割法によると、各区分ビット線を
通りかつトランスファーゲートＱｏ〜Ｑ３（Ｑｏ′〜Ｑ
３′）を多段に経なければ読出しも再書込みも行なわれ
ないので、ｔ２〜も３の時間およびｔ４〜【５の時間が
長くなる。これらの時間が長くなるのは１つにはトラン
スファーゲート用のＭＯＳトランジスタＱｏ−Ｑ３．Ｑ
ｏ′〜Ｑ：＋′を大型化できないことに起因する。トラ
ンジスタサイズ制約理由の１つは高密度化に伴なうセル
ピッチの縮小にあるが、他の１つは、ブートストランプ
効果を効果的に働かせるためにはゲート面積が狭い方が
良いという背景もある。つまり、］・ランスファーゲー
トを駆動するクロックφＴｏ〜φＴ３は第５図のように
（Ｖ ｃｃ＋ Ｖ ｔｈ）以上に突き上げられるが、こ
れをブー トストラ、プ回路で行うにはトランスファー
ゲートのゲート容量が小さい必要があるからである。
通りかつトランスファーゲートＱｏ〜Ｑ３（Ｑｏ′〜Ｑ
３′）を多段に経なければ読出しも再書込みも行なわれ
ないので、ｔ２〜も３の時間およびｔ４〜【５の時間が
長くなる。これらの時間が長くなるのは１つにはトラン
スファーゲート用のＭＯＳトランジスタＱｏ−Ｑ３．Ｑ
ｏ′〜Ｑ：＋′を大型化できないことに起因する。トラ
ンジスタサイズ制約理由の１つは高密度化に伴なうセル
ピッチの縮小にあるが、他の１つは、ブートストランプ
効果を効果的に働かせるためにはゲート面積が狭い方が
良いという背景もある。つまり、］・ランスファーゲー
トを駆動するクロックφＴｏ〜φＴ３は第５図のように
（Ｖ ｃｃ＋ Ｖ ｔｈ）以上に突き上げられるが、こ
れをブー トストラ、プ回路で行うにはトランスファー
ゲートのゲート容量が小さい必要があるからである。
このような理由でトランジスタＱｏ＝Ｑ３．Ｑｏ′〜Ｑ
３ ′ のサイズは小になるが、サイズを小さくする
とｇｍが小さくなるのでオン抵抗が無視できなくなる。
３ ′ のサイズは小になるが、サイズを小さくする
とｇｍが小さくなるのでオン抵抗が無視できなくなる。
加えて、ビット線には多数のメモリセルのトランジスタ
が接続され、大きな寄生容量が付くので、トランジスタ
Ｑ ｏ ＝ Ｑ ３、ＱＯ′〜Ｑ：１′のオン抵抗と区
分ビット線の寄生容量が大きなＣＲ時定数回路を構成し
、電位変化を遅くする。従って、かかる構成を多段に経
てデータを読出し、そして再書込みする第４図の構−成
では読み出しサイクルが長くなる。
が接続され、大きな寄生容量が付くので、トランジスタ
Ｑ ｏ ＝ Ｑ ３、ＱＯ′〜Ｑ：１′のオン抵抗と区
分ビット線の寄生容量が大きなＣＲ時定数回路を構成し
、電位変化を遅くする。従って、かかる構成を多段に経
てデータを読出し、そして再書込みする第４図の構−成
では読み出しサイクルが長くなる。
本発明は、分割ビット線を用いてもアクセス速度が下ら
ないようにしようとするもので、ビット線対を複数の区
分ピント線対に分割し、各区分ビット線対にセンスアン
プを設けたダイナミック型の半導体記憶装置において、
該ビット線対に沿って別の配線のデータ転送線対を設け
ると共に、各区分ビット線対のそれぞれをトランスファ
ーゲートを介して該データ転送線対に共通に接続し、そ
して選択されたセルに接続された区分ビット線対のトラ
ンスファーゲートだけをオンにして該セルのデータを該
データ転送線対上へ転送するようにしたものである。
ないようにしようとするもので、ビット線対を複数の区
分ピント線対に分割し、各区分ビット線対にセンスアン
プを設けたダイナミック型の半導体記憶装置において、
該ビット線対に沿って別の配線のデータ転送線対を設け
ると共に、各区分ビット線対のそれぞれをトランスファ
ーゲートを介して該データ転送線対に共通に接続し、そ
して選択されたセルに接続された区分ビット線対のトラ
ンスファーゲートだけをオンにして該セルのデータを該
データ転送線対上へ転送するようにしたものである。
ビット線とは別にビット線と平行にデータ転送線を設け
ると、各セルアレイブロックのデータは分割ビット線と
データ転送線を結ぶトランスファーゲートを１段通るだ
けで済み、トランスファーゲート介在による動作遅れが
シリアルに蓄積されることはなくなる。しかもこのデー
タ転送線には少数のトランスファーゲートしか接続され
ないので、容量的には多数のセルが接続されるビット線
よりはるかに軽く、この点からも高速動作が期待できる
。またトランスファーゲートを駆動するクロックは１つ
だけを立上げれば良いので、ブートストランプの構成が
簡単になる。さらにビット線対は１区分だけがチャージ
アップまたはディスチャージされればよいのでこれらの
電流が小さくて済む利点もある。
ると、各セルアレイブロックのデータは分割ビット線と
データ転送線を結ぶトランスファーゲートを１段通るだ
けで済み、トランスファーゲート介在による動作遅れが
シリアルに蓄積されることはなくなる。しかもこのデー
タ転送線には少数のトランスファーゲートしか接続され
ないので、容量的には多数のセルが接続されるビット線
よりはるかに軽く、この点からも高速動作が期待できる
。またトランスファーゲートを駆動するクロックは１つ
だけを立上げれば良いので、ブートストランプの構成が
簡単になる。さらにビット線対は１区分だけがチャージ
アップまたはディスチャージされればよいのでこれらの
電流が小さくて済む利点もある。
以下、図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例を示す構成図で、第４図と同
一部分には同一符号が付しである。本例が第４図と異な
る点は、区分ビット線ＢＬｏ〜ＢＬ ３ （ＢＬ ｏ”
ＢＬ ：ｌ）とは別に、例えば第２層アルミニウム配線
によりデータ転送線ＤＴ、ＤＴを設け、トランスファー
ゲートＱ ｏ ＝ Ｑ ３ （Ｑ ｏ ′〜Ｑ３′）は
分割ビット線ＢＬｏとＢＬｏ、ＢＬｌとＢＬユ、ＢＬ２
（！：ＢＬ２． 及びＢＬ３とＢＬａとデータ転送線Ｄ
Ｔ、ＤＴとの間に設ける。データ転送線ＤＴ、ＤＴはト
ランスファーゲートＱ ３ 。
一部分には同一符号が付しである。本例が第４図と異な
る点は、区分ビット線ＢＬｏ〜ＢＬ ３ （ＢＬ ｏ”
ＢＬ ：ｌ）とは別に、例えば第２層アルミニウム配線
によりデータ転送線ＤＴ、ＤＴを設け、トランスファー
ゲートＱ ｏ ＝ Ｑ ３ （Ｑ ｏ ′〜Ｑ３′）は
分割ビット線ＢＬｏとＢＬｏ、ＢＬｌとＢＬユ、ＢＬ２
（！：ＢＬ２． 及びＢＬ３とＢＬａとデータ転送線Ｄ
Ｔ、ＤＴとの間に設ける。データ転送線ＤＴ、ＤＴはト
ランスファーゲートＱ ３ 。
Ｑａ （Ｑ３′、 Ｑａ′）間では従来の区分ビット線
ＢＬａ、ＢＬ４′に相当し、それらの間にアクティブ・
リストアＡＲが接続される。
ＢＬａ、ＢＬ４′に相当し、それらの間にアクティブ・
リストアＡＲが接続される。
以下、第２可の波形図を参照しながら、−例としてセル
アレイブロックＭＣＡｏのセルＭＣからデータを読出す
動作を説明する。時刻ｔｏでワード１ＪＩＷＬを選択し
、次いで時刻１１でクロックφＳＥＯを立上げてセンス
アンプＳＡＧをアクティブにし、更に時刻ｔ２でクロッ
クφＴｏを立上げてトランスファーゲートＱｏ、Ｑｏ′
をオンにする点は第５図と同じである。しかし、ワード
線が選択されない他のセルアレイブロックＭＣＡ１〜Ｍ
ＣＡ３に対応する区分ビット線のトランスファーゲート
ＱＩ−Ｑ：＋、Ｑ＋′〜Ｑ３′はオンにする必要はない
ので、クロックφＴ１〜φＴ３とオフのままにしてお（
。この結果、データ転送線ＤＴ、ＤＴには時刻ｔ３まで
にビット線ＢＬｏ、ＢＬｏと同じ電位差が生ずる。この
ｔ２〜ｔ３までの時間遅れにはトランスファーゲー）Ｑ
ｏ、Ｑｏ′ １段分の動作遅れしか含まれないので、第
５図のｔ２〜ｔ３よりはるかに短い。
アレイブロックＭＣＡｏのセルＭＣからデータを読出す
動作を説明する。時刻ｔｏでワード１ＪＩＷＬを選択し
、次いで時刻１１でクロックφＳＥＯを立上げてセンス
アンプＳＡＧをアクティブにし、更に時刻ｔ２でクロッ
クφＴｏを立上げてトランスファーゲートＱｏ、Ｑｏ′
をオンにする点は第５図と同じである。しかし、ワード
線が選択されない他のセルアレイブロックＭＣＡ１〜Ｍ
ＣＡ３に対応する区分ビット線のトランスファーゲート
ＱＩ−Ｑ：＋、Ｑ＋′〜Ｑ３′はオンにする必要はない
ので、クロックφＴ１〜φＴ３とオフのままにしてお（
。この結果、データ転送線ＤＴ、ＤＴには時刻ｔ３まで
にビット線ＢＬｏ、ＢＬｏと同じ電位差が生ずる。この
ｔ２〜ｔ３までの時間遅れにはトランスファーゲー）Ｑ
ｏ、Ｑｏ′ １段分の動作遅れしか含まれないので、第
５図のｔ２〜ｔ３よりはるかに短い。
時刻ｔ３でクロックφＡＲを立上げるとデータ転送線Ｄ
ＴがＶ ｃｃ／ ２からＶｃｃまで上昇するので、時刻
も４でコラムセレクトＣ３を立上げることによりデータ
転送線ＤＴ、ＤＴ上のデータをデータバスＤＢ、ＤＢ上
に出力できる。第２図の右側に破線で示す各波形は対比
するために示した第５図の一部で、ｔ４′は第５図の【
４に相当する。このｔａ′と第２図のｔ４との時間差は
、ｔ２〜ｔ３の区間で短縮された時間に相当する。更に
第２図では時刻ｔ４から短時間後の時刻ｔ５でビット線
ＢＬｏはＶｃｃになる。この再書込みに要するｔ４〜ｔ
５の時間差も従来のｔ４′ 〜ｔ５′ （第５図のｔ５
）の時間差よりはるかに短い。これもトランスファーゲ
ートをＱｏ （Ｑｏ′）１段しか通さないからである。
ＴがＶ ｃｃ／ ２からＶｃｃまで上昇するので、時刻
も４でコラムセレクトＣ３を立上げることによりデータ
転送線ＤＴ、ＤＴ上のデータをデータバスＤＢ、ＤＢ上
に出力できる。第２図の右側に破線で示す各波形は対比
するために示した第５図の一部で、ｔ４′は第５図の【
４に相当する。このｔａ′と第２図のｔ４との時間差は
、ｔ２〜ｔ３の区間で短縮された時間に相当する。更に
第２図では時刻ｔ４から短時間後の時刻ｔ５でビット線
ＢＬｏはＶｃｃになる。この再書込みに要するｔ４〜ｔ
５の時間差も従来のｔ４′ 〜ｔ５′ （第５図のｔ５
）の時間差よりはるかに短い。これもトランスファーゲ
ートをＱｏ （Ｑｏ′）１段しか通さないからである。
但し、このためにはクロックφＴＯ〜φＴ３の１つだけ
を立上げるデコーダを別途用意する必要はある。
を立上げるデコーダを別途用意する必要はある。
第３図は本発明の他の実施例である。本例は、１つのメ
モリセルアレイブロックＭＣＡｉ（ｉ＝０〜３）をセン
スアンプＳＡｉを中心に左右に振り分けたオープンビッ
ト線型メモリ構成への通用例である。オープンビット線
型メモリ構成では、第４図に示すようなピント線を分割
してデータを転送する技術を用いる事ができない。それ
ゆえＣレシオの向上は困難であったが本発明方式を用い
るとオープンビット線型にも分割ピント線方式を採用す
ることができる。第４図の方式ではオープンビット線型
には通用できない。第３図で第１図と同じ部分には同じ
符号が付してあり、ビット線対例えばＢＬｏ、ＢＬｏは
センスアンプＳＡｏの左右に延びていること、これにつ
れてメモリセルアレイが各々２分割されていることなど
を除いて第１図と格別差はない。従って第１図と同様の
効果が得られる。
モリセルアレイブロックＭＣＡｉ（ｉ＝０〜３）をセン
スアンプＳＡｉを中心に左右に振り分けたオープンビッ
ト線型メモリ構成への通用例である。オープンビット線
型メモリ構成では、第４図に示すようなピント線を分割
してデータを転送する技術を用いる事ができない。それ
ゆえＣレシオの向上は困難であったが本発明方式を用い
るとオープンビット線型にも分割ピント線方式を採用す
ることができる。第４図の方式ではオープンビット線型
には通用できない。第３図で第１図と同じ部分には同じ
符号が付してあり、ビット線対例えばＢＬｏ、ＢＬｏは
センスアンプＳＡｏの左右に延びていること、これにつ
れてメモリセルアレイが各々２分割されていることなど
を除いて第１図と格別差はない。従って第１図と同様の
効果が得られる。
以上述べたように本発明によれば、多数のセルが接続さ
れるビット線に沿って独立したデータ転送線を別に設け
、該ビット線を複数に分割してそれぞれを各トランスフ
ァーゲートで該データ転送線に接続するようしたので、
ビット線分割によりＣレシオを改善しても続出しサイク
ルを短縮できる利点がある。例えばビット線を４分割に
した従来のｌＴｒダイナミックＲＡＭの読出しサイクル
は１２ｎｓであるのに対し本発明ではこれを４ｎＳに短
縮できる。
れるビット線に沿って独立したデータ転送線を別に設け
、該ビット線を複数に分割してそれぞれを各トランスフ
ァーゲートで該データ転送線に接続するようしたので、
ビット線分割によりＣレシオを改善しても続出しサイク
ルを短縮できる利点がある。例えばビット線を４分割に
した従来のｌＴｒダイナミックＲＡＭの読出しサイクル
は１２ｎｓであるのに対し本発明ではこれを４ｎＳに短
縮できる。
第１図は本発明の一実施例を示す要部構成図、第２図は
その動作波形図、第３図は本発明の他の実施例を示す構
成図、第４図は従来のビット線分割型ダイナミックＲＡ
Ｍの部分構成部、第５図はその動作波形図である。 図中、ＢＬ ｏ＝ＢＬ ３．ＢＬ ｏ＝ＢＬ ３は区分
ビット線対、ＤＴ、ＤＴはデータ転送線対、ＤＢ。 ＤＢはデータバス、５Ａｏ＝ＳＡ：＋はセンスアンプ、
Ｑ ｏ ＝ Ｑ ａ 、Ｑ ｏ ′〜Ｑ ａ ’ はト
ランスファーゲート、ＣＤはコラムデコーダ、ＷＬはワ
ード線、ＭＣはメモリセルである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
その動作波形図、第３図は本発明の他の実施例を示す構
成図、第４図は従来のビット線分割型ダイナミックＲＡ
Ｍの部分構成部、第５図はその動作波形図である。 図中、ＢＬ ｏ＝ＢＬ ３．ＢＬ ｏ＝ＢＬ ３は区分
ビット線対、ＤＴ、ＤＴはデータ転送線対、ＤＢ。 ＤＢはデータバス、５Ａｏ＝ＳＡ：＋はセンスアンプ、
Ｑ ｏ ＝ Ｑ ａ 、Ｑ ｏ ′〜Ｑ ａ ’ はト
ランスファーゲート、ＣＤはコラムデコーダ、ＷＬはワ
ード線、ＭＣはメモリセルである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (1)
- ビット線対を複数の区分ピント線対に分割し、各区分ピ
ント線対にセンスアンプを設けたグイナミソク型の半導
体記憶装置において、該ビット線対に沿って別の配線の
データ転送線対を設けると共に、各区分ビット線対のそ
れぞれをトランスファーゲートを介して該データ転送線
対に共通に接続し、そして選択されたセルに接続された
区分ピント線対のトランスファーゲートだけをオンにし
て該セルのデータを該データ転送線対上へ転送するよう
にしてなることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110288A JPS60253096A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
| EP85401064A EP0166642A3 (en) | 1984-05-30 | 1985-05-30 | Block-divided semiconductor memory device having divided bit lines |
| KR1019850003762A KR850008026A (ko) | 1984-05-30 | 1985-05-30 | 분할된 비트라인들을 갖는 블록분할 반도체 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110288A JPS60253096A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253096A true JPS60253096A (ja) | 1985-12-13 |
Family
ID=14531896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110288A Pending JPS60253096A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60253096A (ja) |
| KR (1) | KR850008026A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6192495A (ja) * | 1984-10-11 | 1986-05-10 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| JPS61229299A (ja) * | 1984-07-26 | 1986-10-13 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ装置 |
| JPS63127490A (ja) * | 1984-07-26 | 1988-05-31 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ装置 |
| US4819207A (en) * | 1986-09-30 | 1989-04-04 | Kabushiki Kaisha Toshiba | High-speed refreshing rechnique for highly-integrated random-access memory |
| JPH01138685A (ja) * | 1987-11-25 | 1989-05-31 | Toshiba Corp | 半導体記憶装置 |
| JPH01189096A (ja) * | 1988-01-22 | 1989-07-28 | Hitachi Ltd | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324013B1 (ko) * | 1994-04-27 | 2002-05-13 | 박종섭 | 반도체소자의데이타전송방법및그장치 |
-
1984
- 1984-05-30 JP JP59110288A patent/JPS60253096A/ja active Pending
-
1985
- 1985-05-30 KR KR1019850003762A patent/KR850008026A/ko not_active Application Discontinuation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61229299A (ja) * | 1984-07-26 | 1986-10-13 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ装置 |
| JPS63127490A (ja) * | 1984-07-26 | 1988-05-31 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ装置 |
| JPS63200394A (ja) * | 1984-07-26 | 1988-08-18 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ装置 |
| JPH0120515B2 (ja) * | 1984-07-26 | 1989-04-17 | Texas Instruments Inc | |
| JPS6192495A (ja) * | 1984-10-11 | 1986-05-10 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
| US4819207A (en) * | 1986-09-30 | 1989-04-04 | Kabushiki Kaisha Toshiba | High-speed refreshing rechnique for highly-integrated random-access memory |
| JPH01138685A (ja) * | 1987-11-25 | 1989-05-31 | Toshiba Corp | 半導体記憶装置 |
| JPH01189096A (ja) * | 1988-01-22 | 1989-07-28 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR850008026A (ko) | 1985-12-11 |
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