JP3226879B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、グラフィックメモリの機能であるブロックラ
イト動作の高速化及び信頼性の向上を考慮した半導体記
憶装置 及びそのレイアウト構造に関する。
し、特に、グラフィックメモリの機能であるブロックラ
イト動作の高速化及び信頼性の向上を考慮した半導体記
憶装置 及びそのレイアウト構造に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置でのレイ
アウトを考慮したブロック図を図６に示す。行列に配置
された多数のメモリセルＭＣが存在するメモリアレイ領
域１がある。このメモリセルＭＣは、同一形状パタ−ン
の繰り返しの配置となっている。また、行アドレスを示
すワ−ド線（ＷＬ０〜ＷＬｐ）を配置し、図示しないワ
ード線選択回路により一本が選択される。列方向は、各
メモリセルＭＣの接続された各ビット線対（ＢＬ０／Ｂ
Ｌ０Ｂ〜ＢＬｎ +ｍ／ＢＬｎ+mＢ）毎に、この各ビット
線対（ＢＬ０／ＢＬ０Ｂ〜ＢＬｎ+ｍ／ＢＬｎ+mＢ）の
差電位を検出し所定のレベルまで増幅する複数のセンス
アンプ部（Ｓ０〜Ｓｎ＋ ｍ）が接続され、センスアン
プ領域２を形成している。
アウトを考慮したブロック図を図６に示す。行列に配置
された多数のメモリセルＭＣが存在するメモリアレイ領
域１がある。このメモリセルＭＣは、同一形状パタ−ン
の繰り返しの配置となっている。また、行アドレスを示
すワ−ド線（ＷＬ０〜ＷＬｐ）を配置し、図示しないワ
ード線選択回路により一本が選択される。列方向は、各
メモリセルＭＣの接続された各ビット線対（ＢＬ０／Ｂ
Ｌ０Ｂ〜ＢＬｎ +ｍ／ＢＬｎ+mＢ）毎に、この各ビット
線対（ＢＬ０／ＢＬ０Ｂ〜ＢＬｎ+ｍ／ＢＬｎ+mＢ）の
差電位を検出し所定のレベルまで増幅する複数のセンス
アンプ部（Ｓ０〜Ｓｎ＋ ｍ）が接続され、センスアン
プ領域２を形成している。
【０００３】また、各ビット線対（ＢＬ０／ＢＬＢ０〜
ＢＬｎ+ｍ／ＢＬｎ＋ｍＢ）には、デ−タバス線対ＤＢ
／ＤＢＢとの接続・分離の制御を行なうＹスイッチ部３
（ＳＷ０〜ＳＷｎ＋ｍ）がある。これらＹスイッチ部３
は、図示しないＹスイッチ部選択回路から供給される列
制御信号（ＹＳ０〜ＹＳｎ＋ｍ）に応答して、各ビット
線対（ＢＬ０／ＢＬ０Ｂ〜ＢＬｎ＋ｍ／ＢＬｎ＋ｍＢ）
とデ−タバス線対ＤＢ／ＤＢＢ接続・分離を行なう。外
部より取り込まれたライトデ−タ制御信号ＷＤＡＴＡ
は、書き込み制御信号ＷＥＮＡに応答して、相補のデ−
タとしてデ−タバス線対（ＤＢ／ＤＢＢ）を駆動するラ
イトアンプＷＡに接続される。
ＢＬｎ+ｍ／ＢＬｎ＋ｍＢ）には、デ−タバス線対ＤＢ
／ＤＢＢとの接続・分離の制御を行なうＹスイッチ部３
（ＳＷ０〜ＳＷｎ＋ｍ）がある。これらＹスイッチ部３
は、図示しないＹスイッチ部選択回路から供給される列
制御信号（ＹＳ０〜ＹＳｎ＋ｍ）に応答して、各ビット
線対（ＢＬ０／ＢＬ０Ｂ〜ＢＬｎ＋ｍ／ＢＬｎ＋ｍＢ）
とデ−タバス線対ＤＢ／ＤＢＢ接続・分離を行なう。外
部より取り込まれたライトデ−タ制御信号ＷＤＡＴＡ
は、書き込み制御信号ＷＥＮＡに応答して、相補のデ−
タとしてデ−タバス線対（ＤＢ／ＤＢＢ）を駆動するラ
イトアンプＷＡに接続される。
【０００４】更に、行を示すワ−ド線（ＷＬ０〜ＷＬ
ｐ）は、抵抗を低減する目的で、トランジスタのゲート
電極を形成するポリシリコンのみならず、その上層にア
ルミニウムもしくは、タングステンからなる配線を平行
に走らせている。そして、一定間隔でポリシリコン配線
と、金属配線を接続するためのコンタクト部分（ＣＯ０
〜ＣＯｎ）いわゆる裏打ち部が存在する。つまり、所定
ビット線対数毎にメモリセル領域に裏打ち部分用の領域
が存在する。
ｐ）は、抵抗を低減する目的で、トランジスタのゲート
電極を形成するポリシリコンのみならず、その上層にア
ルミニウムもしくは、タングステンからなる配線を平行
に走らせている。そして、一定間隔でポリシリコン配線
と、金属配線を接続するためのコンタクト部分（ＣＯ０
〜ＣＯｎ）いわゆる裏打ち部が存在する。つまり、所定
ビット線対数毎にメモリセル領域に裏打ち部分用の領域
が存在する。
【０００５】センスアンプ（Ｓ０〜Ｓｎ＋ｍ）は、構成
例を図７に示されるように、ｐＭＯＳトランジスタＱ
１、Q3とｎＭＯＳトランジスタＱ２，Ｑ４より構成され
る。ｐＭＯＳトランジスタＱ１は、ビット線ＢＬＢをゲ
−ト入力しビット線ＢＬとＳＡの活性化信号SAPに接続
され、ｐＭＯＳトランジスタＱ３は、ビット線ＢＬをゲ
−ト入力しビット線ＢＬＢとＳＡの活性化信号SAPに接
続される。ｎＭＯＳトランジスタＱ２は、ビット線ＢＬ
Ｂをゲ−ト入力しビット線ＢＬとＳＡの活性化信号SAN
に接続され、nＭＯＳトランジスタＱ４は、ビット線Ｂ
Ｌをゲ−ト入力しビット線ＢＬＢとＳＡの活性化信号SA
Nに接続される。図８のタイミング図を用いてセンスア
ンプＳＡの動作を説明する。センスアンプＳＡの活性化
信号SAPとSANは、ビット線対ＢＬ／ＢＬＢと共に予め、
電源レベルＶＤＤの１／２（以後ＨＶＤＤと称する）に
イコライズされている。所定のワード線が選択され、対
応するメモリセルＭＣの格納されたデータに対応し、ビ
ット線対ＢＬ／ＢＬＢに差電位ＤＶを生じる。その後、
センスアンプＳＡの活性化信号SAPとSANをSAPは、電源
レベル（以後ＶＤＤと称する）、SANは、接地レベル
（以後GNDと称する）レベルにすることでビット線対Ｂ
Ｌ／ＢＬＢをＶＤＤレベルもしくは、 GNDレベルに増幅
させる。
例を図７に示されるように、ｐＭＯＳトランジスタＱ
１、Q3とｎＭＯＳトランジスタＱ２，Ｑ４より構成され
る。ｐＭＯＳトランジスタＱ１は、ビット線ＢＬＢをゲ
−ト入力しビット線ＢＬとＳＡの活性化信号SAPに接続
され、ｐＭＯＳトランジスタＱ３は、ビット線ＢＬをゲ
−ト入力しビット線ＢＬＢとＳＡの活性化信号SAPに接
続される。ｎＭＯＳトランジスタＱ２は、ビット線ＢＬ
Ｂをゲ−ト入力しビット線ＢＬとＳＡの活性化信号SAN
に接続され、nＭＯＳトランジスタＱ４は、ビット線Ｂ
Ｌをゲ−ト入力しビット線ＢＬＢとＳＡの活性化信号SA
Nに接続される。図８のタイミング図を用いてセンスア
ンプＳＡの動作を説明する。センスアンプＳＡの活性化
信号SAPとSANは、ビット線対ＢＬ／ＢＬＢと共に予め、
電源レベルＶＤＤの１／２（以後ＨＶＤＤと称する）に
イコライズされている。所定のワード線が選択され、対
応するメモリセルＭＣの格納されたデータに対応し、ビ
ット線対ＢＬ／ＢＬＢに差電位ＤＶを生じる。その後、
センスアンプＳＡの活性化信号SAPとSANをSAPは、電源
レベル（以後ＶＤＤと称する）、SANは、接地レベル
（以後GNDと称する）レベルにすることでビット線対Ｂ
Ｌ／ＢＬＢをＶＤＤレベルもしくは、 GNDレベルに増幅
させる。
【０００６】次に従来技術の動作について図９を用いて
を説明する。まず、ワ−ド線ＷＬ０〜ＷＬｐの１つが入
力アドレスに応じて選択され、ＶＤＤ＋ｎＭＯＳトラン
ジスタの閾値レベル（以後Ｈレベルと称する）となる。
仮にＷＬ０が選択されるとすると、このワ−ド線ＷＬ０
が接続されるメモリセルＭＣが予め蓄えていた情報が、
予め、プリチャ−ジ電位ＨＶＤＤにイコライズされてい
るビット線対（ＢＬ０／ＢＬ０Ｂ〜ＢＬｎ＋ｍ／ＢＬＮ
ｎ＋ｍＢ）に読み出される。
を説明する。まず、ワ−ド線ＷＬ０〜ＷＬｐの１つが入
力アドレスに応じて選択され、ＶＤＤ＋ｎＭＯＳトラン
ジスタの閾値レベル（以後Ｈレベルと称する）となる。
仮にＷＬ０が選択されるとすると、このワ−ド線ＷＬ０
が接続されるメモリセルＭＣが予め蓄えていた情報が、
予め、プリチャ−ジ電位ＨＶＤＤにイコライズされてい
るビット線対（ＢＬ０／ＢＬ０Ｂ〜ＢＬｎ＋ｍ／ＢＬＮ
ｎ＋ｍＢ）に読み出される。
【０００７】その後、センスアンプ（Ｓ０〜Ｓｎ＋ｍ）
が活性化するとこの電位により各ビット線対（ＢＬ０／
ＢＬ０Ｂ〜ＢＬｎ＋ｍ／ＢＬｎ＋ｍＢ）を所定のレベル
まで増幅させる。
が活性化するとこの電位により各ビット線対（ＢＬ０／
ＢＬ０Ｂ〜ＢＬｎ＋ｍ／ＢＬｎ＋ｍＢ）を所定のレベル
まで増幅させる。
【０００８】通常の読み出し、書込動作時には１つのＹ
スイッチがＹスイッチ部選択回路により選択され、読み
出し、書込動作が行われる。
スイッチがＹスイッチ部選択回路により選択され、読み
出し、書込動作が行われる。
【０００９】一方、ブロックライト動作時には、デ−タ
バス線対ＤＢ／ＤＢＢとの接続・分離制御を行なうＹス
イッチ部（ＳＷ０〜ＳＷｎ）が複数個選択され同一デー
タが書き込まれる。すなわち、ブロックライト動作時に
は、列制御信号（ＹＳ０〜ＹＳｎ＋ｍ）が複数個活性化
状態になり、各ビット線対（ＢＬ０／ＢＬ０Ｂ〜ＢＬｎ
＋ｍ／ＢＬｎ＋ｍＢ）を複数同時に選択する。たとえ
ば、列制御信号のうち連続した複数個（例えば８個）の
信号ＶＤＤレベルとなり、 複数個のＹスイッチが選択
されデ−タバス線対ＤＢ／ＤＢＢに接続される。この
時、他の列制御信号は、ＧＮＤレベルとなり非選択状態
とする。ライトデ−タ制御信号ＷＤＡＴＡは、書き込み
制御信号ＷＥＮＡが活性化状態（ＶＤＤレベル）となる
ことにより、ライトアンプＷＡが活性され相補のデ−タ
バス線対ＤＢ／ＤＢＢの電位差が増幅される。これによ
り複数のセンスアンプは、同時に同一の書き込みデ−タ
が設定され、ワ−ド線ＷＬ０に接続されるメモリセルＭ
Ｃにライトデ−タが書き込まれる。その後ワ−ド線ＷＬ
０をＧＮＤレベルにすることでブロックライト動作が完
了する。
バス線対ＤＢ／ＤＢＢとの接続・分離制御を行なうＹス
イッチ部（ＳＷ０〜ＳＷｎ）が複数個選択され同一デー
タが書き込まれる。すなわち、ブロックライト動作時に
は、列制御信号（ＹＳ０〜ＹＳｎ＋ｍ）が複数個活性化
状態になり、各ビット線対（ＢＬ０／ＢＬ０Ｂ〜ＢＬｎ
＋ｍ／ＢＬｎ＋ｍＢ）を複数同時に選択する。たとえ
ば、列制御信号のうち連続した複数個（例えば８個）の
信号ＶＤＤレベルとなり、 複数個のＹスイッチが選択
されデ−タバス線対ＤＢ／ＤＢＢに接続される。この
時、他の列制御信号は、ＧＮＤレベルとなり非選択状態
とする。ライトデ−タ制御信号ＷＤＡＴＡは、書き込み
制御信号ＷＥＮＡが活性化状態（ＶＤＤレベル）となる
ことにより、ライトアンプＷＡが活性され相補のデ−タ
バス線対ＤＢ／ＤＢＢの電位差が増幅される。これによ
り複数のセンスアンプは、同時に同一の書き込みデ−タ
が設定され、ワ−ド線ＷＬ０に接続されるメモリセルＭ
Ｃにライトデ−タが書き込まれる。その後ワ−ド線ＷＬ
０をＧＮＤレベルにすることでブロックライト動作が完
了する。
【００１０】
【発明が解決しようとする課題】ブロックライト動作に
は、ライトアンプWAがデ−タバス線対ＤＢ／ＤＢＢを駆
動し、複数の列制御信号がＶＤＤレベルとなり、複数の
Ｙスイッチ部が選択されデ−タバス線対ＤＢ／ＤＢＢに
接続される。デ−タバス線対ＤＢ／ＤＢＢには、選択さ
れる複数のビット線対より容量が大きいため、デ−タバ
ス線対ＤＢ／ＤＢＢに差電位が有る状態で、Ｙスイッチ
が選択されデータバス線対と複数のビット線対が接続し
ても、選択された複数のセンスアンプは、容易にビット
線対を増幅できる。
は、ライトアンプWAがデ−タバス線対ＤＢ／ＤＢＢを駆
動し、複数の列制御信号がＶＤＤレベルとなり、複数の
Ｙスイッチ部が選択されデ−タバス線対ＤＢ／ＤＢＢに
接続される。デ−タバス線対ＤＢ／ＤＢＢには、選択さ
れる複数のビット線対より容量が大きいため、デ−タバ
ス線対ＤＢ／ＤＢＢに差電位が有る状態で、Ｙスイッチ
が選択されデータバス線対と複数のビット線対が接続し
ても、選択された複数のセンスアンプは、容易にビット
線対を増幅できる。
【００１１】しかし、近年、全ての動作について高速化
が求められ、ブロックライト動作についても例外ではな
い。高速化を図る方法として、ライトアンプＷＡがデ−
タバス線対ＤＢ／ＤＢＢを駆動する前に複数の列制御信
号を選択する方法が考えられる。しかしこの場合、増幅
動作がされていないデ−タバス線対ＤＢ／ＤＢＢと、選
択された複数のビット線対をライトアンプＷＡのみで反
転しなければならない。
が求められ、ブロックライト動作についても例外ではな
い。高速化を図る方法として、ライトアンプＷＡがデ−
タバス線対ＤＢ／ＤＢＢを駆動する前に複数の列制御信
号を選択する方法が考えられる。しかしこの場合、増幅
動作がされていないデ−タバス線対ＤＢ／ＤＢＢと、選
択された複数のビット線対をライトアンプＷＡのみで反
転しなければならない。
【００１２】この時、書き込み対象のメモリセルがライ
トアンプＷＡから遠いほどデ−タバス線対ＤＢ／ＤＢＢ
の配線抵抗が妨げとなり、ライトアンプＷＡによる選択
された複数のビット線対に接続された複数のセンスアン
プの書き換え速度、及び低電圧動作の悪化を招いてしま
う。
トアンプＷＡから遠いほどデ−タバス線対ＤＢ／ＤＢＢ
の配線抵抗が妨げとなり、ライトアンプＷＡによる選択
された複数のビット線対に接続された複数のセンスアン
プの書き換え速度、及び低電圧動作の悪化を招いてしま
う。
【００１３】従って、高速でかつ信頼性の高いブロック
ライト動作を行なうためには、ライトアンプＷＡのサイ
ズを大きくして、駆動能力を大きくするか、ライトアン
プＷＡを分割し、デ−タバス線対ＤＢ／ＤＢＢを短くす
ることで、配線抵抗を減らすなどの処置を行わなければ
いけない。しかし、これらの方法は、ライトアンプの形
成面積の増大または、分割したライトアンプのための形
成領域を用意する必要があり、いずれにしても面積が増
大してしまい、チップの高集積の妨げとなってきた。
ライト動作を行なうためには、ライトアンプＷＡのサイ
ズを大きくして、駆動能力を大きくするか、ライトアン
プＷＡを分割し、デ−タバス線対ＤＢ／ＤＢＢを短くす
ることで、配線抵抗を減らすなどの処置を行わなければ
いけない。しかし、これらの方法は、ライトアンプの形
成面積の増大または、分割したライトアンプのための形
成領域を用意する必要があり、いずれにしても面積が増
大してしまい、チップの高集積の妨げとなってきた。
【００１４】従って、本発明の目的は、チップ面積を増
大することなくブロックライト動作を高速化できる半導
体記憶装置を提供することにある。
大することなくブロックライト動作を高速化できる半導
体記憶装置を提供することにある。
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【課題を解決するための手段】本発明の半導体記憶装置
は、 複数のビット線対と、前記複数のビット線対に直交
して設けられ２層配線構造である複数のワード線と、所
定数の前記ビット線対毎に前記２層配線を電気的に接続
する複数のコンタクト部と、前記複数のビット線対に接
続したデータバス線対と、前記複数のコンタクト部の両
側に存在するビット線対のＹスイッチ部に対し制御信号
を発生する２つのＹスイッチ部選択回路の間に設けられ
前記データバス線対の電位を増幅する少なくとも２つの
補助回路とを有することを特徴とする。
は、 複数のビット線対と、前記複数のビット線対に直交
して設けられ２層配線構造である複数のワード線と、所
定数の前記ビット線対毎に前記２層配線を電気的に接続
する複数のコンタクト部と、前記複数のビット線対に接
続したデータバス線対と、前記複数のコンタクト部の両
側に存在するビット線対のＹスイッチ部に対し制御信号
を発生する２つのＹスイッチ部選択回路の間に設けられ
前記データバス線対の電位を増幅する少なくとも２つの
補助回路とを有することを特徴とする。
【００２０】
【発明の実施の形態】以下、図１を用いて本発明の実施
例につき詳述する。この半導体記憶装置は、メモリセル
ＭＣ、ワード線ＷＬ及びビット線対ＢＬ、ＢＬＢが同一
形状パタ−ンの繰り返しの配置となっているアレイ領域
１と、センスアンプ領域２が配置されている。さらに、
センスアンプ領域２は、Ｙスイッチ部３を介して１対の
デ−タビット線対ＤＢ／ＤＢＢに接続される。また、入
力された行アドレスに応答し図示しないワード線選択回
路により１本のワ−ド線が選択される。
例につき詳述する。この半導体記憶装置は、メモリセル
ＭＣ、ワード線ＷＬ及びビット線対ＢＬ、ＢＬＢが同一
形状パタ−ンの繰り返しの配置となっているアレイ領域
１と、センスアンプ領域２が配置されている。さらに、
センスアンプ領域２は、Ｙスイッチ部３を介して１対の
デ−タビット線対ＤＢ／ＤＢＢに接続される。また、入
力された行アドレスに応答し図示しないワード線選択回
路により１本のワ−ド線が選択される。
【００２１】列方向には、各メモリセルＭＣに接続され
た各ビット線対（ＢＬ０／ＢＬ０Ｂ〜 ＢＬｎ+ｍ／ＢＬ
ｎ+mＢ）毎に、各ビット線対の差電位を検出し所定のレ
ベルまで増幅する複数のセンスアンプ部（ＳＡ０〜ＳＡ
ｎ＋ｍ）が接続されている。また、各ビット線対には、
デ−タ バス線対ＤＢ／ＤＢＢとの接続・分離の制御を
行なうＹスイッチ部（ＳＷ０〜ＳＷｎ＋ｍ）が設けられ
る。
た各ビット線対（ＢＬ０／ＢＬ０Ｂ〜 ＢＬｎ+ｍ／ＢＬ
ｎ+mＢ）毎に、各ビット線対の差電位を検出し所定のレ
ベルまで増幅する複数のセンスアンプ部（ＳＡ０〜ＳＡ
ｎ＋ｍ）が接続されている。また、各ビット線対には、
デ−タ バス線対ＤＢ／ＤＢＢとの接続・分離の制御を
行なうＹスイッチ部（ＳＷ０〜ＳＷｎ＋ｍ）が設けられ
る。
【００２２】通常の読み出し、書込動作時には１つのＹ
スイッチを選択するため、Ｙスイッチ部選択回路によ
り、１つの列制御信号が活性状態となり、１つのビット
線対に対する読み出し、書込動作が行われる。
スイッチを選択するため、Ｙスイッチ部選択回路によ
り、１つの列制御信号が活性状態となり、１つのビット
線対に対する読み出し、書込動作が行われる。
【００２３】一方、ブロックライト動作時には、デ−タ
バス線対ＤＢ／ＤＢＢとの接続・分離制御を行なうＹス
イッチ部（ＳＷ０〜ＳＷｎ）が複数個選択され同一デー
タが書き込まれる。すなわち、ブロックライト動作時に
は、列制御信号（ＹＳ０〜ＹＳｎ＋ｍ）が複数個活性化
状態になり、各ビット線対（ＢＬ０／ＢＬ０Ｂ〜ＢＬｎ
＋ｍ／ＢＬｎ＋ｍＢ）を複数同時に選択する。
バス線対ＤＢ／ＤＢＢとの接続・分離制御を行なうＹス
イッチ部（ＳＷ０〜ＳＷｎ）が複数個選択され同一デー
タが書き込まれる。すなわち、ブロックライト動作時に
は、列制御信号（ＹＳ０〜ＹＳｎ＋ｍ）が複数個活性化
状態になり、各ビット線対（ＢＬ０／ＢＬ０Ｂ〜ＢＬｎ
＋ｍ／ＢＬｎ＋ｍＢ）を複数同時に選択する。
【００２４】このように、列制御信号（ＹＳ０〜ＹＳｎ
＋ｍ）は、各ビット線対（ＢＬ０／ＢＬ０Ｂ 〜ＢＬｎ
＋ｍ／ＢＬｎ＋ｍＢ）とデ−タバス線対ＤＢ／ＤＢＢ接
続・分離を行なう。外部より取り込まれたライトデ−タ
制御信号ＷＤＡＴＡは、書き込み制御信号ＷＥＮＡによ
り相補のデ−タとしてデ−タバス線対（ＤＢ／ＤＢＢ）
を駆動するライトアンプＷＡにより増幅される。
＋ｍ）は、各ビット線対（ＢＬ０／ＢＬ０Ｂ 〜ＢＬｎ
＋ｍ／ＢＬｎ＋ｍＢ）とデ−タバス線対ＤＢ／ＤＢＢ接
続・分離を行なう。外部より取り込まれたライトデ−タ
制御信号ＷＤＡＴＡは、書き込み制御信号ＷＥＮＡによ
り相補のデ−タとしてデ−タバス線対（ＤＢ／ＤＢＢ）
を駆動するライトアンプＷＡにより増幅される。
【００２５】上述したように、行を示すワ−ド線（ＷＬ
０〜ＷＬｐ）は、抵抗を低減する目的で、トランジスタ
のゲート電極を形成するポリシリコンのみならず、その
上層にアルミニウムもしくは、タングステンからなる配
線を平行に走らせている。そして、一定間隔でポリシリ
コン配線と、金属配線を接続するためのコンタクト部分
（ＣＯ０〜ＣＯｎ）が存在する。つまり、所定ビット線
対数毎にメモリセル領域に裏打ち部分用の領域が存在す
る。
０〜ＷＬｐ）は、抵抗を低減する目的で、トランジスタ
のゲート電極を形成するポリシリコンのみならず、その
上層にアルミニウムもしくは、タングステンからなる配
線を平行に走らせている。そして、一定間隔でポリシリ
コン配線と、金属配線を接続するためのコンタクト部分
（ＣＯ０〜ＣＯｎ）が存在する。つまり、所定ビット線
対数毎にメモリセル領域に裏打ち部分用の領域が存在す
る。
【００２６】本発明の特徴の一つとして、この裏打ち部
分用の領域を有効的に活用する構造がある。この構造に
ついては、後に詳述するが、コンタクト部分（ＣＯ０〜
ＣＯｎ）が存在する所に、相補のデ−タバス線対（ＤＢ
／ＤＢＢ）接続される複数のブロックライト用補助回路
（ＢＷＦ０／ＢＷＦ０Ｂ〜 ＢＷＦｎ／ＢＷＦｎＢ）を
設けている。ブロックライト補助回路は、全てのコンタ
クト部分が存在するところに設ける必要はなく、データ
バス線対の増幅補助の目的を達成するために、少なくと
もデータバス線対のほぼ中央部分にあるコンタクト部分
に対応する領域部分と、データバス線対のライトアンプ
と反対側にある末端部分付近の２カ所に設ける必要があ
る。
分用の領域を有効的に活用する構造がある。この構造に
ついては、後に詳述するが、コンタクト部分（ＣＯ０〜
ＣＯｎ）が存在する所に、相補のデ−タバス線対（ＤＢ
／ＤＢＢ）接続される複数のブロックライト用補助回路
（ＢＷＦ０／ＢＷＦ０Ｂ〜 ＢＷＦｎ／ＢＷＦｎＢ）を
設けている。ブロックライト補助回路は、全てのコンタ
クト部分が存在するところに設ける必要はなく、データ
バス線対の増幅補助の目的を達成するために、少なくと
もデータバス線対のほぼ中央部分にあるコンタクト部分
に対応する領域部分と、データバス線対のライトアンプ
と反対側にある末端部分付近の２カ所に設ける必要があ
る。
【００２７】ブロックライトの補助回路（ＢＷＦ０／Ｂ
ＷＦ０Ｂ）の具体的回路構成の一例を図２を用いて説明
する。なお、ＢＷＦ０とＢＷＦ０Ｂは共に同じ回路構成
である。図２に示されるように、この補助回路は、ｐＭ
ＯＳトランジスタＱ４、Ｑ５とｎＭＯＳトランジスタＱ
６，Ｑ７より構成される。ｐＭＯＳトランジスタＱ５
は、ブロックライト制御信号ＢＷＳＢをゲ−ト入力とし
ＶＤＤと節点ａａに接続され、ｐＭＯＳトランジスタＱ
６は、デ−タバス線対ＤＢ／ＤＢＢの一方をゲ−ト入力
とし節点ａａとｂｂに接続される。
ＷＦ０Ｂ）の具体的回路構成の一例を図２を用いて説明
する。なお、ＢＷＦ０とＢＷＦ０Ｂは共に同じ回路構成
である。図２に示されるように、この補助回路は、ｐＭ
ＯＳトランジスタＱ４、Ｑ５とｎＭＯＳトランジスタＱ
６，Ｑ７より構成される。ｐＭＯＳトランジスタＱ５
は、ブロックライト制御信号ＢＷＳＢをゲ−ト入力とし
ＶＤＤと節点ａａに接続され、ｐＭＯＳトランジスタＱ
６は、デ−タバス線対ＤＢ／ＤＢＢの一方をゲ−ト入力
とし節点ａａとｂｂに接続される。
【００２８】ｎＭＯＳトランジスタＱ７は、節点ｂｂを
ゲ−ト入力としＧＮＤとｐＭＯＳトランジスタＱ６のゲ
−トに接続される同じデ−タバス線対ＤＢ／ＤＢＢの一
方に接続される。nＭＯＳトランジスタＱ８は、トラン
ジスタＱ６のゲ−トと同じデ−タバス線対ＤＢ／ＤＢＢ
の一方をゲ−ト入力としＧＮＤと節点ａａに接続され
る。
ゲ−ト入力としＧＮＤとｐＭＯＳトランジスタＱ６のゲ
−トに接続される同じデ−タバス線対ＤＢ／ＤＢＢの一
方に接続される。nＭＯＳトランジスタＱ８は、トラン
ジスタＱ６のゲ−トと同じデ−タバス線対ＤＢ／ＤＢＢ
の一方をゲ−ト入力としＧＮＤと節点ａａに接続され
る。
【００２９】次に図３のタイミング図を用いてブロック
ライト用補助回路の動作を説明する。デ−タバス線対Ｄ
Ｂ／ＤＢＢは、予め、ライトアンプＷＡによりＶＤＤに
プリチャ−ジされている。説明上、ライトデ−タに応答
して、デ−タバス線対のうち、ＤＢＢは、ＧＮＤレベ
ル、ＤＢは、ＶＤＤにそれぞれライトアンプＷＡより増
幅されたとする。
ライト用補助回路の動作を説明する。デ−タバス線対Ｄ
Ｂ／ＤＢＢは、予め、ライトアンプＷＡによりＶＤＤに
プリチャ−ジされている。説明上、ライトデ−タに応答
して、デ−タバス線対のうち、ＤＢＢは、ＧＮＤレベ
ル、ＤＢは、ＶＤＤにそれぞれライトアンプＷＡより増
幅されたとする。
【００３０】ブロックライト動作時には、トランジスタ
Ｑ５のゲートにに供給されるブロックライト制御信号Ｂ
ＷＳＢがＧＮＤレベルであるため、補助回路は動作状態
にある。従って、ＧＮＤレベルになるＤＢＢ側のブロッ
クライトの補助回路（ＢＷＦ０Ｂ）のｎＭＯＳトランジ
スタＱ８は、ゲ−トがＧＮＤレベルになるためＯＦＦ状
態、ｐＭＯＳトランジスタＱ６は、ＯＮ状態なり節点ｂ
ｂをＧＮＤレベルからＶＤＤレベルにする。このような
動作を行うため、デ−タバス線対は、従来のセンスアン
プのみを用いて増幅するよりも急速にライトデータに応
じたレベルに増幅される。
Ｑ５のゲートにに供給されるブロックライト制御信号Ｂ
ＷＳＢがＧＮＤレベルであるため、補助回路は動作状態
にある。従って、ＧＮＤレベルになるＤＢＢ側のブロッ
クライトの補助回路（ＢＷＦ０Ｂ）のｎＭＯＳトランジ
スタＱ８は、ゲ−トがＧＮＤレベルになるためＯＦＦ状
態、ｐＭＯＳトランジスタＱ６は、ＯＮ状態なり節点ｂ
ｂをＧＮＤレベルからＶＤＤレベルにする。このような
動作を行うため、デ−タバス線対は、従来のセンスアン
プのみを用いて増幅するよりも急速にライトデータに応
じたレベルに増幅される。
【００３１】次にブロックライト動作について図４を用
いて説明する。まず、入力アドレスに応じて、ワード線
選択回路がワ−ド線ＷＬ０〜ＷＬｐの１つを選択し、Ｈ
レベルとする。仮にＷＬ０が選択されるとすると、この
ワ−ド線ＷＬ０が接続されるメモリセルＭＣが予め蓄え
ていた情報が、プリチャ−ジ電位ＨＶＤＤにイコライズ
されたビット線対（ＢＬ０／ＢＬ０Ｂ〜ＢＬｎ＋ｍ／Ｂ
ＬＮｎ＋ｍＢ）に読み出される。その後センスアンプ
（Ｓ０〜Ｓｎ＋ｍ）が活性化すると、メモリセルの情報
に応じて各ビット線対（ＢＬ０／ＢＬ０Ｂ 〜 ＢＬｎ＋
ｍ／ＢＬｎ＋ｍＢ）を所定のレベルまで増幅させる。
いて説明する。まず、入力アドレスに応じて、ワード線
選択回路がワ−ド線ＷＬ０〜ＷＬｐの１つを選択し、Ｈ
レベルとする。仮にＷＬ０が選択されるとすると、この
ワ−ド線ＷＬ０が接続されるメモリセルＭＣが予め蓄え
ていた情報が、プリチャ−ジ電位ＨＶＤＤにイコライズ
されたビット線対（ＢＬ０／ＢＬ０Ｂ〜ＢＬｎ＋ｍ／Ｂ
ＬＮｎ＋ｍＢ）に読み出される。その後センスアンプ
（Ｓ０〜Ｓｎ＋ｍ）が活性化すると、メモリセルの情報
に応じて各ビット線対（ＢＬ０／ＢＬ０Ｂ 〜 ＢＬｎ＋
ｍ／ＢＬｎ＋ｍＢ）を所定のレベルまで増幅させる。
【００３２】デ−タバス線対ＤＢ／ＤＢＢと各ビット線
対との接続・分離制御を行なうＹスイッチ部（ＳＷ０〜
ＳＷｎ＋ｍ）は、ブロックライト動作時に列制御信号の
うち複数が同時にＶＤＤレベルとなるため、複数個選択
される。この時、他の非選択状態の列制御信号は、ＧＮ
Ｄレベルとなり非選択状態となる。
対との接続・分離制御を行なうＹスイッチ部（ＳＷ０〜
ＳＷｎ＋ｍ）は、ブロックライト動作時に列制御信号の
うち複数が同時にＶＤＤレベルとなるため、複数個選択
される。この時、他の非選択状態の列制御信号は、ＧＮ
Ｄレベルとなり非選択状態となる。
【００３３】ライトアンプＷＡは、書き込み制御信号Ｗ
ＥＮＡがＶＤＤレベルとなると活性化され、プリチャ−
ジされたデ−タバス線対ＤＢ／ＤＢＢの増幅を開始す
る。この時に、ブロックライト用補助回路は、それ以前
にブロックライト動作に応じてブロックライト制御信号
ＢＷＳＢが活性レベル（ＧＮＤレベル）となっているた
め、活性化状態となっている。従って、ライトアンプＷ
Ａがデータバス線対を増幅し始め、ビット線対に電位差
が生じ始めると、ブロックライト用補助回路の増幅動作
が開始され、ビット線対の電位差の増幅は急速に行われ
る。つまり、複数のセンスアンプは、書き込みデ−タの
設定に、ライトアンプＷＡからと、ブロックライト用補
助回路から書き込みデ−タが設定されワ−ド線ＷＬ０に
接続されるメモリセルＭＣにライトデ−タが書き込まれ
る。その後ワ−ド線ＷＬ０をＧＮＤレベルにすることで
ブロックライト動作が完了する。次に、図５を用いて、
ブロックライト用補助回路の配置について説明する。図
５は図１に示す回路のレイアウトパターンを簡易的に表
したものである。上述したように、ワード線には裏打ち
部分を形成するため、所定ビット線毎にコンタクト部分
が形成される。つまり、コンタクト形成領域が所定ビッ
ト線毎にメモリセルアレイ内に形成されることになる。
メモリセルアレイ領域の周辺には例えば、Ｙスイッチ部
選択回路等のいわゆる周辺回路が形成されている。
ＥＮＡがＶＤＤレベルとなると活性化され、プリチャ−
ジされたデ−タバス線対ＤＢ／ＤＢＢの増幅を開始す
る。この時に、ブロックライト用補助回路は、それ以前
にブロックライト動作に応じてブロックライト制御信号
ＢＷＳＢが活性レベル（ＧＮＤレベル）となっているた
め、活性化状態となっている。従って、ライトアンプＷ
Ａがデータバス線対を増幅し始め、ビット線対に電位差
が生じ始めると、ブロックライト用補助回路の増幅動作
が開始され、ビット線対の電位差の増幅は急速に行われ
る。つまり、複数のセンスアンプは、書き込みデ−タの
設定に、ライトアンプＷＡからと、ブロックライト用補
助回路から書き込みデ−タが設定されワ−ド線ＷＬ０に
接続されるメモリセルＭＣにライトデ−タが書き込まれ
る。その後ワ−ド線ＷＬ０をＧＮＤレベルにすることで
ブロックライト動作が完了する。次に、図５を用いて、
ブロックライト用補助回路の配置について説明する。図
５は図１に示す回路のレイアウトパターンを簡易的に表
したものである。上述したように、ワード線には裏打ち
部分を形成するため、所定ビット線毎にコンタクト部分
が形成される。つまり、コンタクト形成領域が所定ビッ
ト線毎にメモリセルアレイ内に形成されることになる。
メモリセルアレイ領域の周辺には例えば、Ｙスイッチ部
選択回路等のいわゆる周辺回路が形成されている。
【００３４】Ｙスイッチ部選択回路においては、Ｙスイ
ッチの位置に応じた位置に設けられることになる。従っ
て、コンタクト形成領域が形成されると、その形成領域
部分に対応する幅の隙間が複数並んだＹスイッチ部選択
回路の間に生じることになる。本発明の特徴の１つとし
て、コンタクト形成領域が形成されたことにより発生す
る周辺回路の隙間を利用して、この隙間にブロックライ
ト補助回路を設けることがある。ブロックライト補助回
路は、図２に示すようにトランジスタ４つで構成される
簡単な回路であるため、このような隙間でも充分に構成
することができる。
ッチの位置に応じた位置に設けられることになる。従っ
て、コンタクト形成領域が形成されると、その形成領域
部分に対応する幅の隙間が複数並んだＹスイッチ部選択
回路の間に生じることになる。本発明の特徴の１つとし
て、コンタクト形成領域が形成されたことにより発生す
る周辺回路の隙間を利用して、この隙間にブロックライ
ト補助回路を設けることがある。ブロックライト補助回
路は、図２に示すようにトランジスタ４つで構成される
簡単な回路であるため、このような隙間でも充分に構成
することができる。
【００３５】周辺回路の一例として図５には、コンタク
ト部に対応してできたＹスイッチ部選択回路の間にブロ
ックライト補助回路を設けた構成が示してある。この場
合、コンタクト部が存在する領域の両側に位置するビッ
ト線対のＹスイッチ部に対し制御信号を発生する２つの
Ｙスイッチ部選択回路の間に補助回路が設けられること
になる。しかしながら、周辺回路としてＹスイッチ部選
択回路に限らず、裏打ち用コンタクトの位置に応じて隙
間を発生する周辺回路であればよい。更に、全ての周辺
回路の隙間に補助回路を設ける必要はなく、少なくとも
２カ所、データバス線対のほぼ中央部分にあるコンタク
ト部分に対応する領域部分と、データバス線対のライト
アンプと反対側にある末端部分付近に設ければよい。
ト部に対応してできたＹスイッチ部選択回路の間にブロ
ックライト補助回路を設けた構成が示してある。この場
合、コンタクト部が存在する領域の両側に位置するビッ
ト線対のＹスイッチ部に対し制御信号を発生する２つの
Ｙスイッチ部選択回路の間に補助回路が設けられること
になる。しかしながら、周辺回路としてＹスイッチ部選
択回路に限らず、裏打ち用コンタクトの位置に応じて隙
間を発生する周辺回路であればよい。更に、全ての周辺
回路の隙間に補助回路を設ける必要はなく、少なくとも
２カ所、データバス線対のほぼ中央部分にあるコンタク
ト部分に対応する領域部分と、データバス線対のライト
アンプと反対側にある末端部分付近に設ければよい。
【００３６】
【発明の効果】以上述べたように、本発明は、ブロック
ライト動作時にデ−タバス線対上に複数個のブロックラ
イト用補助回路を設けたため、ライトアンプＷＡのデ−
タバス線対ＤＢ／ＤＢＢ配線抵抗の影響を減らすことが
でき高速でかつ信頼性の高いブロックライト動作を可能
とする。
ライト動作時にデ−タバス線対上に複数個のブロックラ
イト用補助回路を設けたため、ライトアンプＷＡのデ−
タバス線対ＤＢ／ＤＢＢ配線抵抗の影響を減らすことが
でき高速でかつ信頼性の高いブロックライト動作を可能
とする。
【００３７】また、複数のブロックライトの補助回路
は、動作を目的しないメモリ形状改善領域に配置するこ
とで高集積化の妨げが無く課題が克服できる。
は、動作を目的しないメモリ形状改善領域に配置するこ
とで高集積化の妨げが無く課題が克服できる。
【図１】本発明の第１の実施例を示す回路図。
【図２】図１で示したブロックライト用補助回路の一具
体例を示す回路図。
体例を示す回路図。
【図３】図２で示した補助回路の動作を説明するタイミ
ングチャート。
ングチャート。
【図４】本発明の動作を説明するためのタイミングチャ
ート
ート
【図５】図１で示した回路のレイアウトパターンを簡易
的に示した平面図。
的に示した平面図。
【図６】従来例を示す回路図。
【図７】図６で示すセンスアンプの具体的回路図
【図８】図７で示すセンスアンプの動作を説明するため
のタイミングチャート
のタイミングチャート
【図９】従来例の動作を説明するためのタイミングチャ
ート。
ート。
ＭＢ メモリブロック ＢＬ０，ＢＬ０Ｂ ビット線 ＢＬｎ，ＢＬｎＢ ビット線 ＢＬｎ＋１，ＢＬｎ＋１Ｂ ビット線 ＢＬｎ＋ｍ，ＢＬｎ＋ｍＢ ビット線 Ｓ０ センスアンプ Ｓｎ センスアンプ Ｓｎ＋１ センスアンプ Ｓｎ＋ｍ センスアンプ ＭＣ メモリセル ＷＬ０ ワード線 ＷＬ１ ワード線 ＷＬｐ ワード線 ＤＢ、ＤＢＢ データバス線 ＷＡ ライトアンプ ＳＷ０ Ｙスイッチ ＳＷｎ Ｙスイッチ ＳＷｎ＋１ Ｙスイッチ ＳＷｎ＋ｍ Ｙスイッチ ＢＷＦ０ ブロックライト用補助回路 ＢＷＦｎ ブロックライト用補助回路 ＢＷＦｎ＋１ ブロックライト用補助回路 ＢＷＦｎ＋ｍ ブロックライト用補助回路 Ｑ１、Ｑ３、Ｑ５、Ｑ６ ｎＭＯＳトランジスタ Ｑ２、Ｑ４、Ｑ７、Ｑ８ ｐＭＯＳトランジスタ ＧＮＤ 接地電位 ＶＤＤ 電源電位 ＷＥＮＡ 書き込み制御信号 ＤＡＴＧ データラッチ信号 ＢＷＳＢ ブロックライト信号 ＹＳ０ 列制御信号 ＹＳｎ 列制御信号 ＹＳｎ＋１ 列制御信号 ＹＳｎ＋ｍ 列制御信号 WDATA ライトデ−タ
Claims (3)
- 【請求項１】 複数のビット線対と、前記複数のビット
線対に直交して設けられ２層配線構造である複数のワー
ド線と、所定数の前記ビット線対毎に前記２層配線を電
気的に接続する複数のコンタクト部と、前記複数のビッ
ト線対に接続したデータバス線対と、前記複数のコンタ
クト部の両側に存在するビット線対のＹスイッチ部に対
し制御信号を発生する２つのＹスイッチ部選択回路の間
に設けられ前記データバス線対の電位を増幅する少なく
とも２つの補助回路とを有することを特徴とする半導体
記憶装置。 - 【請求項２】 前記補助回路は、複数のビット線対に接
続した複数のメモリセルに対し同時に同一データを書き
込むブロックライト動作に活性化することを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】 前記補助回路は少なくとも前記データバ
ス線対のほぼ中央部分と前記データバス線対の末端部分
付近部分に近接した領域に設けたことを特徴とする請求
項１または請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30913498A JP3226879B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30913498A JP3226879B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000137980A JP2000137980A (ja) | 2000-05-16 |
| JP3226879B2 true JP3226879B2 (ja) | 2001-11-05 |
Family
ID=17989316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30913498A Expired - Fee Related JP3226879B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226879B2 (ja) |
-
1998
- 1998-10-29 JP JP30913498A patent/JP3226879B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000137980A (ja) | 2000-05-16 |
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Legal Events
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