JPH0514997B2

JPH0514997B2 -

Info

Publication number: JPH0514997B2
Application number: JP59028991A
Authority: JP
Inventors: Yoshihiro Takemae; Tomio Nakano; Kimiaki Sato
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-02-17
Filing date: 1984-02-17
Publication date: 1993-02-26
Also published as: JPS60173793A

Description

【発明の詳細な説明】 (1) 発明の技術分野本発明は半導体記憶装置、特にダイナミツク型
半導体記憶装置に関する。

(2) 技術の背景一般に、１個の容量と１個のトランジスタによ
つて構成されるメモリセルを用いるダイナミツク
ランダムアクセスメモリにおいては、メモリセル
の容量に対するビツト線の容量の比率が小さいほ
どデータ読取り時におけるビツト線電位の変化量
が大きくなり、記憶情報の読取りが確実に行なわ
れ記憶装置の信頼性が向上する。ところが、最
近、半導体記憶装置がますます大容量化され、各
メモリセルのサイズが小さくなることによつてメ
モリセルの容量が小さくなり、一方各ビツト線に
接続されるメモリセルの数が増大し各ビツト線の
長さが長くなることによりビツト線容量がますま
す増加する傾向にある。そのため、メモリ容量が
大きくなるに応じてメモリセルの容量とビツト線
容量との比率関係が悪化し信頼性が低下する恐れ
がある。このような不都合を防止するために前記
容量比を小さくするための対策が要望されてい
る。

(3) 従来技術と問題点上記した技術の背景に鑑み、ビツト線途中にゲ
ート回路を挿入してビツト線を複数ブロツク部分
に分割し、単一ブロツク内でメモリセルからの信
号を一旦増幅する構成とすることが考えられてい
る（例えば特願昭57−208625号）。このビツト線
分割構成は特に対応する一対のビツト線が並走す
る、所謂折返しビツト線対構成の場合に適用され
る。微小な差電圧を比較、増幅すべきビツト線対
が並走してあるため、ビツト線対を複数ブロツク
部分に分割しても、従来通りのセンス増幅器を用
いてメモリセルからの信号を増幅できるからであ
る。

ビツト線を複数ブロツクに分割した構成のダイ
ナミツク型メモリの従来例について、第１図ａに
その要部回路を示し、具体的に説明する。第１図
ａ回路においては、折返し形のビツト線対を、ト
ランジスタQ₁₃，Q₁₄を挿入して、メモリセルア
レイCLA１部分とCLA２部分とに分割し、分割
ビツト線対BL２，２及びBL３，３毎にセ
ンス増幅器SA１及びSA２を設けている。第１図
ｂはこの回路の動作時における各回路ノードの電
圧波形を示す。トランジスタQ₃及びキヤパシタ
C_S1から成るメモリセルMC１を選択し読出しを
行なうべくワード線WL１のレベルを立上げると
き、トランジスタQ₁₃，Q₁₄はカツトオフ状態と
なるよう制御信号BSCが与えられ、その結果分
割ビツト線対BL２，２は他方の分割ビツト線
BL３，３から分離されている。そのためメモ
リセルからの信号電荷は分割ビツト線BL２のみ
に分配され、比較的大きなビツト線電位変化を与
え得る。対応する他方の分割ビツト線２には、
セルアレイCLA１内のダミーセルから参照電位
が発生されるか、或いはダミーセルなしの場合は
第１図ｂの波形の如く両ビツト線のプリチヤージ
電位を電源電圧の1/2の基準電位としておく等に
より参照電位が与えられる。ここでセンス増幅器
SA１が活性化信号SAE１により動作開始し、分
割ビツト線対BL２，２間の電位差を拡大す
る。分割ビツト線対BL２，２の電位は、次に
制御信号BSCのレベル上昇によりトランジスタ
Q₁₁，Q₁₂がオンして、分割ビツト線BL１，１
へ伝えられる。分割ビツト線BL１，１には、
ビツト線プリチヤージ回路BC及びアクテイブプ
ルアツプ回路AP等が接続されている。アクテイ
ブプルアツプ回路APは、アクテイブプルアツプ
イネーブル信号APEに応じて、センス増幅器に
より拡大されたビツト線対間の差電圧を更に電源
電圧いつぱいまで拡大し、メモリセルへの再書込
電を必要十分な大きさとする。かくして増幅され
たビツト線差電圧は、コラム選択信号CLにより
オンされたトランジスタQ₁，Q₂を介してデータ
バス対DB，へ送出される。

メモリセルアレイCLA２内のメモリセル選択
のときも、読出しの動作は上述と同様である。そ
の場合、センス増幅器SA２による分割ビツト線
対BL３，３間の電位差拡大後、ビツト線分割
用トランジスタQ₁₁，Q₁₂，Q₁₃，Q₁₄を一斉にオ
ンさせる代わりに、先ずトランジスタQ₁₃，Q₁₄
を次にQ₁₁，Q₁₂を順次オンさせるといつたよう
に、データバス対DB，方向へ順次ビツト線
対電位差を転送する如くに動作させてもよい。そ
のときセンス増幅器SA１も遂時動作させて分割
ビツト線BL２，２部分の電位差拡大の助けと
してもよい。また選択メモリセルから見てアクテ
イプルアツプ回路と反応側に位置する分割ビツト
線及びそれに付随するセンスアツプは全く動作さ
せず切離したままでもよく、それにより消費電寮
の低減を図れる。

第２図ではビツト線分割構成の他の例である。
本従来例回路では、分割セルアレイCLA１側と
CLA２側とで共用し、制御信号BSC１とBSC２
とによりセンス増幅器SA１のある分割ビツト線
BL３，３を選択されたメモリセルのある方の
分割ビツト線対BL２，２若しくはBL４，
４のいずれかに接続し、初期のセンス増幅を行な
うようにしている。他の動作は第１図回路と同様
である。

以上のように分割ビツト線構成によれば、読出
し時の実効的なビツト線容量を小さくした状態で
センス増幅器を働かせ得るので、メモリセル数を
増大し大容量メモリ化した場合でも、センス増幅
に必要十分な信号レベルを確保できるものであ
る。しかしながら、大容量化、高密度化に伴い、
このような構成では各回路部分の高密度配置に困
難を生じて来る。すなわち、メモリセルや他の回
路部分の間で占有面積に大きな相違を生じるもの
があり、高密度化のためコラムのピツチを狭める
と一部回路のみ収容し切れなくなつて来る。第１
図及び第２図の構成のメモリではアクテイブプル
アツプ回路APがこの問題を生じる。

第３図は通常のアクテイブプルアツプ回路例を
示す図である。メモリがリセツト状態のとき、リ
セツト信号RSTによりトランジスタQ₁₇，Q₁₈が
オンされており、ノードａ，ｂは高レベルにプリ
チヤージされる。選択メモリセルからの信号をセ
ンス増幅器が増幅してビツト線対BL，BLの一方
が低レベルとなると、交差接続トランジスタ対
Q₁₉，Q₂₀のうち低レベルのビツト線側の方がオ
ンして、その低レベルビツト線へノードａ又はｂ
の電荷を放出し、ノードａ又はｂの対応する側を
低レベルにし、他方は高レベルに保つ。ここでイ
ネーブル信号APEが立上り、トランジスタQ₂₁及
びQ₂₂のうちの一方のみがオンしているので、ト
ランジスタQ₂₃，Q₂₄のうち高レベルのビツト線
側のみをオンさせる。かくして高レベル側ビツト
線は電源電圧Vcc近くの電位が与えられる。

アクテイブプルアツプ回路は第３図にように多
数のトランジスタを必要とするものであり、基本
動作を考えると、プリチヤージ用トランジスタ
対、ビツト線レベル検出用トランジスタ対及びプ
ルアツプ用トランジスタ対は最低必要と考えら
れ、６素子以下で構成するのは難しい。これが単
一のビツト線対配列ピツチ内に収容されねばなら
ない。これに比して他の回路はずつと少数の素子
数で構成でき、より狭いビツト線対配列ピツチ内
に収まる。センスアツプは典型的には第４図に示
す如く交差接続トランジスタ対Q₃₁，Q₃₂のみで
済む。ビツト線プリチヤージ回路BCも基本的に
は一対のプリチヤージトランジスタのみで構成で
きる。従つてこれらの回路は十分狭いピツチ内に
収め得る。

コラムの配列ピツチは、メモリセルでの必要な
信号電荷を確保できる最小サイズのメモリセルを
最密に配列できるような最小ピツチであることが
望ましい。しかるに、占有面積大のアクテイブプ
ルアツプ回路の挿入のために、このような最小ピ
ツチよりも大のコラム配列ピツチを採用せざるを
得ない事態を生じ得る訳である。このような事態
を生じると、メモリ装置（チツプ）面積の大半を
占めるメモリセルアレイ部分において、無駄な面
積を生じることになり、集積密度の向上が阻害さ
れることになる。

(4) 発明の目的本発明は以上の点に鑑み、ビツト線分割構成を
採用した半導体記憶装置において、アクテイブプ
ルアツプ回路の挿入のためにコラムの配列ピツチ
の縮小が妨げられることのない構成を提供し、集
積密度が向上を図ることを目的とする。

(5) 発明の構成本発明の半導体記憶装置の特徴とするところ
は、複数のメモリセルが夫々接続され配列された
複数のビツト線対と、各ビツト線対の途中に各ビ
ツト線対を複数ブロツク部分に分割するように挿
入されたゲート回路と、各ビツト線対毎に接続さ
れた少なくとも一つのセンス増幅器及び前記ビツ
ト線対の複数ブロツク部分に共用されるアクテイ
ブプルアツプ回路とを具備し、読出し動作時には
前記ゲート回路によつてビツト線対が複数ブロツ
ク部分に分離された状態で、選択されたメモリセ
ルの記憶情報に応じた信号電圧を対応するブロツ
ク部分のビツト線対にて前記センス増幅器により
増幅し、その後、増幅された信号電圧を前記アク
テイブプルアツプ回路により更に増大させる動作
を行なうように構成されており、互いに対向して
配置される一対のアクテイブプルアツプ回路を有
し、一方のアクテイブプルアツプ回路に接続され
たビツト線対は、各々他方のアクテイブプルアツ
プ回路の方向へと延伸して、且つ各々のビツト線
対は互いに略平行に配置されることにある。

好ましい実施態様としては、ビツト線列の両端
に交互にアクテイブプルアツプ回路が配置され
る。ビツト線対１列置きに交互配置されても、又
は２列置きでもよい。各アクテイブプルアツプ回
路は対応ビツト線対とは異なる。例えば隣接ビツ
ト線対の延長線上の領域を占有するように形成さ
れる。これにより各アクテイブプルアツプ回路を
ビツト線対配列ピツチよりも大きな幅に形成でき
る。ビツト線対配列ピツチは、いずれにしても、
アクテイブプルアツプ回路パターンをそのピツチ
内に収める必要性による制約から解放され、メモ
リセルの最密配列を主に考慮した狭いピツチに設
定することができる。

読出し或いは書込みデータを入出力するための
回路、即ちコラム選択ゲート、コラムデコーダ、
或いはデータバス等の配置については新たな考慮
が必要である。全ビツト線対をビツト線対列の一
端側に延長させて、データ入出力用の回路に直結
させる訳にいかないからである。これはビツト線
対の一端が終端させられて、その延長線上の領域
は他のビツト線対に接続されたアクテイブプルア
ツプ回路により占有されることによる。単に従来
通りにアレイの一端側のみにデータ入出力用の回
路を配置するだけではうまくいかない。これを簡
単に解決するには、データ入出力のための回路の
少なくとも一部をビツト線対列の両端に並置すれ
ばよい。しかしこの構成では集積密度の点でやや
不利を生じ勝ちであり、また長いコラムアドレス
線の引き回しなどによる寄生容量増大によつて速
度的にも不利になることがある。

上記の新たな問題を解決するためには、複数の
ビツト線対に対し、その両端に夫々、切換え回路
を介して共通にアクテイブプルアツプ回路を設け
ることが有効である。選択ビツト線対を常にアレ
イの一端側のアクテイブプルアツプ回路に接続す
るような切換動作が可能になるからである。この
構成においては、ビツト線対列の一端側のみにコ
ラムコーダ、コラム選択ゲート、データバス等を
配置すればよい。

更に、アクテイブプルアツプ回路をアレイ両端
に配置した結果、いずれのブロツク内のメモリセ
ル行が選択された場合にも、全ブロツクの分割ビ
ツト線対部分を順次動作させねばならないという
不利益も生じる。両端のアクテイブプルアツプ回
路へ向つて、一部ビツト線対と他のビツト線対と
で互いに逆方向にビツト線対ブロツクの信号を転
送しなければならないからである。全ブロツクを
動作させることは消費電力の増大をもたらす。こ
れを解決するためには、ブロツク間に挿入される
ゲート回路のアレイの一端側のアクテイブプルア
ツプ回路に接続されるビツト線に挿入されたもね
と、他端のアクテイブプルアツプ回路に接続され
るビツト線に挿入されたものとで異なる制御を行
なうようにすればよい。ゲート回路制御信号の別
のものとすることで、各ビツト線対毎にビツト線
対ブロツクの信号の転送方向が交互に逆方向でも
不要ブロツク部分は切離して動作させずに、読出
し動作を行なえる。この構成の方が、第１図又は
第２図の回路の場合より最大消費電力を低減でき
る点でより効果的である。どのメモリセル行が選
択されても、必ず動作させなくて済むビツト線対
ブロツクが存在するからである。

以下本発明を図面を参照した実施例によつて更
に詳しく説明する。

(6) 発明の実施例第５図は本発明実施例の半導体記憶装置の要部
回路を示す図である。セルアレイは、制御信号
BSC１が与えられるトランジスタQ₁₀₃，Q₁₀₄，
Q₁₁₃，Q₁₁₄…から成るゲート回路が各ビツト線対
のほぼ中央に挿入されることによつて、セルアレ
イブロツクCLA１とCLA２とに分割されている。
各ブロツクの分割ビツト線対BL０１，０１，
BL０２，BL０２，…には、夫々センス増幅器
SA０１，SA０２，…が接続されている。そして
各ビツト線対一端にアクテイブプルアツプ回路
AP０，AP１，AP２，…が夫々接続されるが、
セルアレイの一方の端に沿つてビツト線対１つ置
きに偶数番目のアクテイブプルアツプ回路AP０，
AP２，…が配置され、他端に沿つて奇数番目の
アクテイブプルアツプ回路AP１，…が配置され
ていることが特徴的である。各アクテイブプルア
ツプ回路の詳細は、第３図の回路或いは他の従来
回路形式であればよいので、説明を省略する。

各アクテイブプルアツプ回路AP０，AP１，…
は、制御信号BSC２が与えられるトランジスタ
Q₁₀₁，Q₁₀₂，Q₁₁₁，Q₁₁₂，…から成るゲート回路
を介して対応ビツト線対に接続されている。この
ゲート回路は必須ではないが、読出し動作時の見
掛け上のビツト総容量を更に低減するためには設
けてあつた方がよい。

セルアレイ両端のアクテイブプルアツプ回路の
外側には、コラム選択ゲートを介して各ビツト線
対がデータバス対へ接続されており、更にその外
側にはコラム選択ゲートを駆動するためのコラム
デコーダ部が設けられる。これらの回路がセルア
レイの両端に設けられる訳である。しかし、単一
のビツト線対に着目すると、その回路及び配置は
第１図ａのものと全く同様なので詳細説明は省略
する。また回路動作についても同様である。従つ
て第５図ではビツト線チヤージアツプ回路がメモ
リセルも図示を省略してあるが、これらについて
は第１図ａと同様の構成と理解されるべきであ
る。

第５図実施例の回路配置によると、各アクテイ
ブプルアツプ回路は２つのビツト線対ピツチ分の
幅の大きさに形成できる。逆に、アクテイブプル
アツプ回路の接続にもかかわらず、ビツト線対ピ
ツチは同回路の配置ピツチの1/2にまで狭くでき
る。それ故、ビツト線対ピツチを十分狭く設定で
き集積密度向上を図ることができる。尚、第２図
の如く、センス増幅器を２つのブロツク間で共用
する構成は本実施例回路でも採用してよいことは
明らかであろう。

第６図は本発明の他の実施例の半導体記憶装置
の要部を示す回路図である。本実施例装置の構成
上の大きな特徴の１つは、隣接する２つのビツト
線対に対し、その両端に夫々切換回路を介して共
通に接続されたアクテイブプルアツプ回路を設け
ている点である。その構成について次に具体的に
説明するが、第５図回路と同一部分には同一番号
を付して一部説明を省略する。

メモリセルアレイはトランジスタQ₂₀₁，Q₂₀₂，
Q₂₁₁，Q₂₁₂，…から成るゲート回路によつてセル
アレイCLA１とCLA２に２分割されている。こ
れらトランジスタのゲートには、隣接するビツト
線対の組の一方側と他方側とで異なる制御信号
φ₀，φ₁が与えられる。各分割ビツト線対BL₀₁，
BL₀₁，BL₀₂，₀₂，BL₁₁，₁₁，BL₁₂，₁₂，
…にはセンス増幅SA０１，SA０２，SA１１，
SA１２，…が夫々接続されているが、各センス
増幅器には第５図実施例の場合とは異なり４種の
イネーブル信号SAE０，SA目１，SAE２，SAE
３のいずれかが与えられる。

セルアレイCLA１側ブロツクの分割ビツト線
BL₀₁，01，BL₁₁，₁₁，…はトランジスタ
Q₂₀₃，Q₂₀₄，Q₂₁₅，Q₂₁₆，…から成るゲート回路
を介して、隣接するビツト線対の組毎に共通にア
クテイブプルアツプ回路AP０１，…に接続され
る。右側セルアレイCLA２のブロツクでも同様
である。分割ビツト線BL₀₂，₀₂，BL₁₂，
BL₁₂，…はトランジスタQ₂₀₅，Q₂₀₆，Q₂₁₃，
Q₂₁₄，…から成るゲート回路を介して、隣接ビツ
ト線対組毎に共通にアクテイブプルアツプ回路
AP０２，…に接続される。各ビツト線と各アク
テイブプルアツプ回路とを接接続する上記トラン
ジスタ群は、制御信号φ₂とφ₃とによつて開閉さ
れる。１つのビツト線線対についてみると、その
両端にφ₂で制御されるゲート回路とφ₃で制御さ
れるゲート回路が設けられ、隣接組の間でその配
置が左右反対となつていることに注意すべきであ
る。この構成により、いずれのビツト線対も左右
任意の側のアクテイブプルアツプ回路に接続する
ようφ₂及びφ₃で切換え制御できることになる。

コラム選択回路２０（ここではコラムデコー
ダ、コラム選択ゲート及びデータバスを含めて一
括したブロツクで示す）はアレイの一端側のみに
配置される。これにアクテイブプルアツプ回路
AP₀₁，AP₁₁，…部分を通過して延長された各ビ
ツト線対が接続される。

第６図実施例でも、１つのビツト線対に沿つて
の読出し動作時の各部分の電圧波形は、左右いず
れのアクテイブプルアツプ回路へもビツト線対上
の信号電圧を転送することがあり得る点をさて置
けば、基本的には第１図ｂと同様の波形となる。
また各ゲート回路の開閉及び各センス増幅器の活
性化の動作シーケンスに特別の考慮が加えられて
いる。この動作シーケンスを考慮することによ
り、１回の読出しサイクル中、隣接組中の４つの
分割ビツト線対、例えばBL₀₁，₀₁，BL₀₂，
BL₀₂，BL₁₁，₁₁，BL₁₂，₁₂、のうちいずれ
か１つのブロツク部分は、そこにあるセンス増幅
器も含めて、動作させなくて済む。このことは消
費電力低減の効果をもたらす。

以下にこの動作シーケンスについて順序のみを
例示する。ワード線WL_oが選択され、従つてメ
モリセルMC_po，MC_io，…の行が選択され、且つ
そのうちセルMC_poの情報が読出されるサイクル
の例である。ここではビツト線対BL₀₁，₀₁，
BL₀₂，₀₂、及びBL₁₁，₁₁，BL₁₂，₁₂に
付随する部分のみについて言及する。他の組につ
いては、同様の動作となるからである。リセツト
期間中のプリチヤージ動作等は省略し、ワード線
選択の時点から説明を始めることとする。

ワード線WL_oのレベルが立上り、メモリセ
ルMC_po，MC_ioの記録情報に応じた微小電位差
が分割ビツト線対BL₀₂，₀₂間及びBL₁₂，
BL₁₂間に現われる。

センス増幅器イネーブル信号SAE２及び
SAE３が立上る。センス増幅器SA０２，SA１
２が夫々上記の微小電位差を拡大する。

制御信号φ₁が立上る。他方の制御信号φ₀は
低レベルに保たれ、分割ビツト線対BL₁₁，
BL₁₁の部分は動作せず、トランジスタQ₂₁₁，
Q₂₁₂で分離されたままに保たれる。分割ビツト
線対BL₀₂，₀₂の電位差はトランジスタQ₂₀₁，
Q₂₀₂を介して分割ビツト線対BL₀₁，₀₁側へ
転送される。

センス増幅器イネーブル信号SAE１が立上
り、センス増幅器SA０１が動作する。イネー
ブル信号SAE０は低レベルに保たれ、センス
増幅器SA１１は動作しない。

制御信号φ₂が立上る。φ₃は低レベルのまま
である。従つて読出すべきビツト線対BL₀₁，
BL₀₁上の信号は、トランジスタQ₂₀₃，Q₂₀₄を介
して左側のアクテイブプルアツプ回路AP₀₁へ
転送される。他方、ビツト線対BL₁₂，₁₂上
の信号はトランジスタQ₂₁₃，Q₂₁₄を介して右側
のアクテイブプルアツプ回路AP₀₂へ転送され
る。

アクテイブプルアツプイネーブル信号（図示
は省略）が立上り、各アクテイブプルアツプ回
路AP₀₁，AP₀₂がプルアツプ動作する。再書込
みレベルまで増幅された信号は、上記と逆の経
路で対応メモリセルに戻る。即ち、左側アクテ
イブプルアツプ回路AP₀₁から、トランジスタ
Q₂₀₃，Q₂₀₄、ビツト線対BL₀₁，₀₁、トラン
ジスタQ₂₀₁，Q₂₀₂、ビツト線対BL₀₂，₀₂を
経由しメモリセルMC_poへ。右側アクテイブプ
ルアツプ回路AP₀₂からは、トランジスタQ₂₀₅，
Q₂₀₆、ビツト線対BL₁₂，₁₂を経由してメモ
リセルMC_ioへ。

コラム選択回路２０が動作し、アクテイブプ
ルアツプ回路AP₀₁から延長するビツト線対に
接続されたコラム選択ゲート（図示は省略）を
開き、データバスへ読出しデータを送出する。

ワード線WL_oレベルが立下り、再書込み信
号がメモリセルMC_po，MC_ioに取込まれる。

以上により１回の読出しサイクルを終了する。
以上の動作は４つの分割ビツト線対ブロツク中、
BL₁₁，₁₁のブロツクは全く動作させずに済ん
だ。他のブロツクのメモリセルを選択したときで
も、常に４ブロツク中の１つは動作させずに済む
ことは容易に理解されよう。これにより消費電力
の削減が可能になる。メモリセルMC_poとは異な
る分割ビツト線対部分のメモリセルを選択する際
には、各ゲート回路の開閉及びセンス増幅器の活
性化のシーケンスは異なつてくる。しかし相違は
上記の例から容易に類推し理解できるであろう。
要は選択メモリセルの読出し信号をコラム選択回
路２０のある側のアクテイブプルアツプ回路へ転
送する如くシーケンスを制御することである。対
応する組の他方のビツト線線対上にある同一行の
メモリセルからの信号は他端側のアクテイブプル
アツプ回路へ転送して、再書込み信号を得るよう
にする。

各ゲート回路制御用の信号φ₀，φ₁或いはφ₂，
φ₃及びイネーブル信号SAE０〜SAE３のシーケ
ンスは、コラムアドレス信号及びローアドレス信
号の各１ビツトを用いて切換え制御を行なうよう
にすればよいことは容易に理解されよう。

以上の実施例によると、コラム選択回路をメモ
リセルアレイの一端側のみに沿つて設けられるの
で、集積密度向上に有利であり、アドレス線等の
引き回しによる寄生容量増大とそれによる速度低
下の問題を解消できる効果を持つ。更に、分割ビ
ツト線ブロツクのうちの一部を読出しサイクル中
不動作に保てることにより消費電力を低減できる
効果がある。常に一定数のブロツクは不動作にで
き、最大消費電力の低減が可能という点が特に重
要である。

(7) 発明の効果以上のように、本発明によれば、実効的なビツ
ト線容量を低減すべく、ビツト線対途中にゲート
回路を挿入して、ビツト線対を複数ブロツク部分
に分割し、各々にセンス増幅器を付随させた構成
のメモリにおいて、アクテイブプルアツプ回路の
挿入によるビツト線配列ピツチ増大という制約を
解消し、集積密度向上の効果を達成することがで
きる。

【図面の簡単な説明】

第１図は既提案の半導体記憶装置の要部回路と
動作波形とを示す図、第２図はその変形回路の要
部を示す図、第３図は通常のアクテイブプルアツ
プ回路の例、第４図はセンス増幅器例、第５図は
本発明実施例の要部回路図、第６図は本発明の他
の実施例の要部回路図を示す。 AP０，AP１，AP２……アクテイブプルアツ
プ回路、CLA１，CLA２……メモリセルアレイ、
SA０１，SA０２……センス増幅器。

Claims

【特許請求の範囲】１複数のメモリセルが夫々接続され配列された
複数のビツト線対と、各ビツト線対の途中に各ビ
ツト線対を複数ブロツク部分に分割するように挿
入されたゲート回路と、各ビツト線対毎に接続さ
れた少なくとも一つのセンス増幅器及び前記ビツ
ト線対の複数ブロツク部分に共用されるアクテイ
ブプルアツプ回路とを具備し、読出し動作時には
前記ゲート回路によつてビツト線対が複数ブロツ
ク部分に分離された状態で、選択されたメモリセ
ルの記憶情報に応じた信号電圧を対応するブロツ
ク部分のビツト線対にて前記センス増幅器により
増幅し、その後、増幅された信号電圧を前記アク
テイブプルアツプ回路により更に増大させる動作
を行なうように構成されており、互いに対向して
配置される一対のアクテイブプルアツプ回路を有
し、一方のアクテイブプルアツプ回路に接続され
たビツト線対は、各々他方のアクテイブプルアツ
プ回路の方向へと延伸して、且つ各々のビツト線
対は互いに略平行に配置されることを特徴とする
半導体記憶装置。２複数のメモリセルが夫々接続され配列された
複数のビツト線対と、各ビツト線対の途中に各ビ
ツト線対を複数ブロツク部分に分割するように挿
入されたゲート回路と、各ビツト線対毎に接続さ
れた少なくとも一つのセンス増幅器及び前記ビツ
ト線対の複数ブロツク部分に共用されるアクテイ
ブプルアツプ回路とを具備し、読出し動作時には
前記ゲート回路によつてビツト線対が複数ブロツ
ク部分に分離された状態で、選択されたメモリセ
ルの記憶情報に応じた信号電圧を対応するブロツ
ク部分のビツト線対にて前記センス増幅器により
増幅し、その後、増幅された信号電圧を前記アク
テイブプルアツプ回路により更に増大させる動作
を行なうように構成されており、前記複数のビツ
ト線対の組に対し、その両端において夫々、切換
え回路を介して共通に１つのアクテイブプルアツ
プ回路が接続され、該組のうちいずれのビツト線
対が選択されたときにも、常に選択されたビツト
線対を一方の側のアクテイブプルアツプ回路に接
続するように前記切換え回路を動作させ、ビツト
線対列の一方の側のみから読出しデータを送出す
るようにしたことを特徴とする半導体記憶装置。３前記各アクテイブプルアツプ回路がビツト線
対列のピツチより大きな幅を有するよう対応ビツ
ト線対以外の他のビツト線対の延長線上の部分を
占有して設けられていることを特徴とする特許請
求の範囲第１項又は第２項に記載の半導体記憶装
置。４選択された行の各メモリセルからみて、該メ
モリセルに対応するビツト線対に対し、対応する
若くは前記切換え回路の動作により対応付けられ
るアクテイブプルアツプ回路とは反対側の位置に
挿入された前記ドート回路を遮断状態に保つたま
ま、読出し動作を行なうようにしたことを特徴と
する特許請求の範囲第１項又は第２項に記載の半
導体記憶装置。