JPS6192495A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6192495A JPS6192495A JP59213063A JP21306384A JPS6192495A JP S6192495 A JPS6192495 A JP S6192495A JP 59213063 A JP59213063 A JP 59213063A JP 21306384 A JP21306384 A JP 21306384A JP S6192495 A JPS6192495 A JP S6192495A
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- JP
- Japan
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- signal line
- circuit
- clock
- signal
- memory cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、小型にして動作速度の速い半導体記憶装置に
関するものである。
関するものである。
従来のこの種の装置としては、例えば特願昭間−７９６
３３（特開昭 −号公報）の”半導体記憶装置”がｓｂ
、第５図のように構成されている。この例は、１トラン
ジスタ形ダイナミツクメモリの例であシ、１はメモリセ
ル、２−１．２−２ハ分割された信号線、３−１はプリ
センス回路、３−２はメインセンス回路、４はプリチャ
ージ回路、５はアクティブリストア回路、６はデータ入
出力回路、７はスイッチ用トランジスタ、８はアドレス
信号によ多発生するブロック選択信号φ工によるプリセ
ンス回路駆動クロック制御回路、９はプリセンス回路を
含むメモリセルアレイのサブブロックでアリ、４分割さ
れた一例である。
３３（特開昭 −号公報）の”半導体記憶装置”がｓｂ
、第５図のように構成されている。この例は、１トラン
ジスタ形ダイナミツクメモリの例であシ、１はメモリセ
ル、２−１．２−２ハ分割された信号線、３−１はプリ
センス回路、３−２はメインセンス回路、４はプリチャ
ージ回路、５はアクティブリストア回路、６はデータ入
出力回路、７はスイッチ用トランジスタ、８はアドレス
信号によ多発生するブロック選択信号φ工によるプリセ
ンス回路駆動クロック制御回路、９はプリセンス回路を
含むメモリセルアレイのサブブロックでアリ、４分割さ
れた一例である。
一般に、メモリの大容量化が進むと、１本の信号線に接
続されるメモリセルの数が増大し、そのために信号線容
量（Ｃｎ）の値が大きくなる。一方、メモリセルの記憶
容量（Ｃｓ ）は高密度化に従い減少する傾向にある。
続されるメモリセルの数が増大し、そのために信号線容
量（Ｃｎ）の値が大きくなる。一方、メモリセルの記憶
容量（Ｃｓ ）は高密度化に従い減少する傾向にある。
従って、両者の比ＣＢ／ＣＳは太きくなシ、メモリセル
から信号線に取出される信号電圧ΔＶ（＝台Ｔ譜渉Ｕ）
はｚＪ−さくなり、微／Ｊ・信号電圧を正確に検出する
ことが非常に困難になってくる。ここで、Ｖｃｃは電源
電圧である。第５図の例は、このＣＢ／Ｃ８比を低減さ
せ信号電圧を大きくして取出す従来のこの種半導体記憶
装置の構成例を示したものであり、１本の信号線を多分
割（第５図の例では４分割）し、それぞれの分割された
信号線２−１にプリセンス回路３−１を接続した後、ス
イッチ用トランジスタ７を介してお互いを接続している
。第６図は第５図の回路を動作させる駆動クロックのタ
イミングチャートを示している。まずクロックφＣをＨ
”（高レベル）状態にし、分割された信号線を接続した
後クロックφＰにより信号線をプリチャージする。次に
クロックφＣを′Ｌ”（低レベル）状態にし、各分割さ
れた信号線を電気的に切離す。次にメモリセル１が選択
され、該メモリセルｌが属するサブブロック９のプリセ
ンス回路３−１のみが、クロックφＤ１と制御回路８に
よシ起動がか＼る。その後、選択されたサブブロック９
内の信号電圧があるレベルまで増幅された後クロックφ
Ｃが″Ｈ”状態となシ、スイッチ用トランジスタ７を介
してプリセンスされた信号電圧がメインセンス回路３−
２に接続している信号線２−２に伝えられる。その後、
クロックφＤ２によりメインセンス回路３−２の起動が
か＼シ、プリセンスされた信号電圧の増幅動作を加速し
データ入出力回路６へ伝えるとともに、５のアクティブ
リストア回路により信号線の高レベルを維持しつ＼再書
込動作を完了する。なおφＢは再書込用クロック、φＲ
は読出し用クロックを示す。第５図の構成では、信号電
圧の増幅開始時には信号線がスイッチ用トランジスタ７
によシ分離されているので、実効的な信号線容量はＣＢ
Ｉと小さくなシ、信号電圧を大きく取出すことができる
。また、スイッチ用トランジスタ７がオンするときには
実効信号線容量は４ＣＢ１と大きくなるが、この時には
信号電圧は十分増幅されておシ、メインセンス回路３−
２により容量に増幅動作を加速することができる。
から信号線に取出される信号電圧ΔＶ（＝台Ｔ譜渉Ｕ）
はｚＪ−さくなり、微／Ｊ・信号電圧を正確に検出する
ことが非常に困難になってくる。ここで、Ｖｃｃは電源
電圧である。第５図の例は、このＣＢ／Ｃ８比を低減さ
せ信号電圧を大きくして取出す従来のこの種半導体記憶
装置の構成例を示したものであり、１本の信号線を多分
割（第５図の例では４分割）し、それぞれの分割された
信号線２−１にプリセンス回路３−１を接続した後、ス
イッチ用トランジスタ７を介してお互いを接続している
。第６図は第５図の回路を動作させる駆動クロックのタ
イミングチャートを示している。まずクロックφＣをＨ
”（高レベル）状態にし、分割された信号線を接続した
後クロックφＰにより信号線をプリチャージする。次に
クロックφＣを′Ｌ”（低レベル）状態にし、各分割さ
れた信号線を電気的に切離す。次にメモリセル１が選択
され、該メモリセルｌが属するサブブロック９のプリセ
ンス回路３−１のみが、クロックφＤ１と制御回路８に
よシ起動がか＼る。その後、選択されたサブブロック９
内の信号電圧があるレベルまで増幅された後クロックφ
Ｃが″Ｈ”状態となシ、スイッチ用トランジスタ７を介
してプリセンスされた信号電圧がメインセンス回路３−
２に接続している信号線２−２に伝えられる。その後、
クロックφＤ２によりメインセンス回路３−２の起動が
か＼シ、プリセンスされた信号電圧の増幅動作を加速し
データ入出力回路６へ伝えるとともに、５のアクティブ
リストア回路により信号線の高レベルを維持しつ＼再書
込動作を完了する。なおφＢは再書込用クロック、φＲ
は読出し用クロックを示す。第５図の構成では、信号電
圧の増幅開始時には信号線がスイッチ用トランジスタ７
によシ分離されているので、実効的な信号線容量はＣＢ
Ｉと小さくなシ、信号電圧を大きく取出すことができる
。また、スイッチ用トランジスタ７がオンするときには
実効信号線容量は４ＣＢ１と大きくなるが、この時には
信号電圧は十分増幅されておシ、メインセンス回路３−
２により容量に増幅動作を加速することができる。
この種従来の装置構成は、プリセンス動作後の信号電圧
をメインセンス回路に伝えるのにメモリセルが直接接続
している信号線を用いているので、その信号伝播時間が
実効信号線容量４ＣＢｌに比例して太きくなシ、従って
クロックφＣが″′Ｈ″状態になってからクロックφＤ
２を′Ｈ”状態にするまでの時間（ｔｄ）を大きくとる
必要があり、高速動作をさせるには大きな問題があった
。
をメインセンス回路に伝えるのにメモリセルが直接接続
している信号線を用いているので、その信号伝播時間が
実効信号線容量４ＣＢｌに比例して太きくなシ、従って
クロックφＣが″′Ｈ″状態になってからクロックφＤ
２を′Ｈ”状態にするまでの時間（ｔｄ）を大きくとる
必要があり、高速動作をさせるには大きな問題があった
。
本発明は従来の問題点を解決するため、複数個のメモリ
セルと、これら複数個のメモリセルのうち選択されたメ
モリセルの記憶情報を信号電圧として取出す信号線およ
びこの信号線に接続されたプリチャージ回路を備えた半
導体記憶装置の信号線を、複数個に分割された第１信号
線と、これら複数個の第１信号線のそれぞれをスイッチ
を介して共通に接続する第２信号線とで構成し、この第
２信号線に前記のプリチャージ回路を接続したことを特
徴としている。
セルと、これら複数個のメモリセルのうち選択されたメ
モリセルの記憶情報を信号電圧として取出す信号線およ
びこの信号線に接続されたプリチャージ回路を備えた半
導体記憶装置の信号線を、複数個に分割された第１信号
線と、これら複数個の第１信号線のそれぞれをスイッチ
を介して共通に接続する第２信号線とで構成し、この第
２信号線に前記のプリチャージ回路を接続したことを特
徴としている。
本発明は、大容量半導体記憶装置のメモリから情報を取
出す信号線を分割した複数個の第１信号線のそれぞれを
、スイッチを介して別に設けた負荷容量の小さい第２信
号線に接続することによシ、選択されたメモリセルから
第１信号線に信号が現れ、センス回路の接続されている
第２信号線に信号電圧が伝播するまでの時間が短く、高
速な増幅動作を可能とする。以下図により詳細に説明す
る。
出す信号線を分割した複数個の第１信号線のそれぞれを
、スイッチを介して別に設けた負荷容量の小さい第２信
号線に接続することによシ、選択されたメモリセルから
第１信号線に信号が現れ、センス回路の接続されている
第２信号線に信号電圧が伝播するまでの時間が短く、高
速な増幅動作を可能とする。以下図により詳細に説明す
る。
゛ 〔実施例〕
第１図は本発明の第１の実施例であシ、−例として４分
割されたサブブロック内の信号線（以下第１信号線と呼
ぶ。）２−１は、スイッチ用トランジスタ１０−１〜１
０−４を介して第２信号線１１に接続され、この第２信
号線１１はメインセンス回路３−２゜プリチャージ回路
４．アクティブリストア回路５゜及びデータ入出力回路
６に接続されている。スイッチ用トランジスタ１０−１
〜１０−４のオン／オフは、クロックφＣ制御回路１２
においてアドレス信号によシ発生するブロック選択信号
φＸにより制御されており、選択されたメモリセル１の
属するサブブロック９のみと第２信号線１１をクロック
φＣのタイミングで接続させる。
割されたサブブロック内の信号線（以下第１信号線と呼
ぶ。）２−１は、スイッチ用トランジスタ１０−１〜１
０−４を介して第２信号線１１に接続され、この第２信
号線１１はメインセンス回路３−２゜プリチャージ回路
４．アクティブリストア回路５゜及びデータ入出力回路
６に接続されている。スイッチ用トランジスタ１０−１
〜１０−４のオン／オフは、クロックφＣ制御回路１２
においてアドレス信号によシ発生するブロック選択信号
φＸにより制御されており、選択されたメモリセル１の
属するサブブロック９のみと第２信号線１１をクロック
φＣのタイミングで接続させる。
この実施例の動作シーケンスは第６図と同様であシ、全
スイッチ用トランジスタ１０−１〜１０−４がオフ状態
のときにクロックφＤ１によシ選択されたメモリセル１
の属するサブブロック９内のプリセンス回路３−１に起
動がか＼す、ある程度増幅された後該サブブロックのみ
が第２信号線とクロックφＣのタイミングで接続され、
メインセンス回路３−２にプリセンスされた信号電圧が
伝えられ、その後クロックφＤ２により増幅動作が加速
されデータ入出力回路６に読出される。 。
スイッチ用トランジスタ１０−１〜１０−４がオフ状態
のときにクロックφＤ１によシ選択されたメモリセル１
の属するサブブロック９内のプリセンス回路３−１に起
動がか＼す、ある程度増幅された後該サブブロックのみ
が第２信号線とクロックφＣのタイミングで接続され、
メインセンス回路３−２にプリセンスされた信号電圧が
伝えられ、その後クロックφＤ２により増幅動作が加速
されデータ入出力回路６に読出される。 。
ところで、この種半導体記憶装置において１層目の金属
配線を第１信号線に用い、２層目の金属配線を第２信号
線に用いた場合を例にとると、第２信号線にはメモリセ
ルが接続されていないので、第２信号線の全負荷容量Ｃ
Ｂ２を第１信号線の全負荷容量４ＣＢ１と比べて十分小
さく抑えることができる。ＣｌＩ２ ＜＜ ４ＣＢ１な
る関係は、そのま＼ブリセフス回路３−１からメインセ
ンス回路３−２への伝播あるので、従来の約１／４の伝
播遅延時間でメインセンス回路３−２へ信号電圧が伝え
られることになる。従って、クロックφＣを″′Ｈ″状
態にしてからクロックφＤ２を”Ｈ”状態にするまでの
時間ｔｄを大幅に短縮することができ、高速な増幅動作
を実現できる。
配線を第１信号線に用い、２層目の金属配線を第２信号
線に用いた場合を例にとると、第２信号線にはメモリセ
ルが接続されていないので、第２信号線の全負荷容量Ｃ
Ｂ２を第１信号線の全負荷容量４ＣＢ１と比べて十分小
さく抑えることができる。ＣｌＩ２ ＜＜ ４ＣＢ１な
る関係は、そのま＼ブリセフス回路３−１からメインセ
ンス回路３−２への伝播あるので、従来の約１／４の伝
播遅延時間でメインセンス回路３−２へ信号電圧が伝え
られることになる。従って、クロックφＣを″′Ｈ″状
態にしてからクロックφＤ２を”Ｈ”状態にするまでの
時間ｔｄを大幅に短縮することができ、高速な増幅動作
を実現できる。
第２図は本発明の第２の実施例であシ、第１の実施例と
の違いは、各サブブロック１３内にはプリセンス回路を
設けず、第２信号線１１に接続されたセンス回路３−３
だけで増幅動作をさせるところにある。第１図と同じ符
号は同じ部分を示す。この構成での動作タイミングは、
第３図に示すようにメモリセル１が選択されるタイミン
グに応じてクロックφＣを”Ｈ”状態にし、メモリセル
信号を第２信号線上に取出す。この場合の第２信号線上
のＣＢｚ＜＜ＣＢｌなる関係を考えると、第２信号線上
の信号電位は第１の実施例でのスイッチ用トランジスタ
１Ｏ−１（ｉ＝１〜４）がオフしているときの第１ぼ等
しくなる。次に、センス回路３−３の起動クロックφＤ
ｌｌφＤ２によ多信号電圧を増幅する。ΔＶｇの大きさ
により、起動クロックφＤｉを省略し、φＤ２の単一ク
ロックで増幅動作をさせることも可能である。この構成
では、前述の如（ＣＢｌ ＜＜ ＣＢＩなる関係から、
メモリセルから取出された信号電位は高速にセンス回路
３−３に伝えられ、かつプリセンス動作がその間に含ま
れないので、メモリセル１が選択され第１信号線２−１
に信号電位が現れてからセンス回路３−３の動作が始ま
るまでの時間がよシ短絢され、高速なセンス動作が可能
となる。
の違いは、各サブブロック１３内にはプリセンス回路を
設けず、第２信号線１１に接続されたセンス回路３−３
だけで増幅動作をさせるところにある。第１図と同じ符
号は同じ部分を示す。この構成での動作タイミングは、
第３図に示すようにメモリセル１が選択されるタイミン
グに応じてクロックφＣを”Ｈ”状態にし、メモリセル
信号を第２信号線上に取出す。この場合の第２信号線上
のＣＢｚ＜＜ＣＢｌなる関係を考えると、第２信号線上
の信号電位は第１の実施例でのスイッチ用トランジスタ
１Ｏ−１（ｉ＝１〜４）がオフしているときの第１ぼ等
しくなる。次に、センス回路３−３の起動クロックφＤ
ｌｌφＤ２によ多信号電圧を増幅する。ΔＶｇの大きさ
により、起動クロックφＤｉを省略し、φＤ２の単一ク
ロックで増幅動作をさせることも可能である。この構成
では、前述の如（ＣＢｌ ＜＜ ＣＢＩなる関係から、
メモリセルから取出された信号電位は高速にセンス回路
３−３に伝えられ、かつプリセンス動作がその間に含ま
れないので、メモリセル１が選択され第１信号線２−１
に信号電位が現れてからセンス回路３−３の動作が始ま
るまでの時間がよシ短絢され、高速なセンス動作が可能
となる。
ところで、第１および第２の実施例は本発明の基本構成
であり、この基本構成を組合せることにより、よりコン
パクトな回路構成を得ることもできる。例えば、第４図
に示す第３の実施例のように、第２の実施例の構成とそ
の１８０°回転した構成を組合せることによシ、センス
回路３−３．プリチャージ回路４．アクティブリストア
回路５のピッチを信号線ピッチの２倍にとることもでき
るし、また折返し影信号線形式との併用も可能でちる。
であり、この基本構成を組合せることにより、よりコン
パクトな回路構成を得ることもできる。例えば、第４図
に示す第３の実施例のように、第２の実施例の構成とそ
の１８０°回転した構成を組合せることによシ、センス
回路３−３．プリチャージ回路４．アクティブリストア
回路５のピッチを信号線ピッチの２倍にとることもでき
るし、また折返し影信号線形式との併用も可能でちる。
第２図と同じ符号は同じ部分を示す。また第１の実施例
に対しても同様の組合せが可能なことは明らかである。
に対しても同様の組合せが可能なことは明らかである。
更に付は加えれば、第１の実施例では各サブブロックに
プリセンス回路が接続されているが、このプリセンス回
路とサブブロック間にスイッチを設け、このスイッチを
オン／オンさせることによシ、例えば二つのサブブロッ
クに対して一つのプリセンス回路を設ける構成も本発明
の一態様である。
プリセンス回路が接続されているが、このプリセンス回
路とサブブロック間にスイッチを設け、このスイッチを
オン／オンさせることによシ、例えば二つのサブブロッ
クに対して一つのプリセンス回路を設ける構成も本発明
の一態様である。
以上説明したように、本発明は大容量半導体記憶装置に
おけるメモリセルから情報を取出す信号線を多分割し、
更にその各々の第１信号線をスイッチを介して新たに設
けた負荷容量の小さい第２信号線に接続させる構成をと
っているので、選択されたメモリセルから第１信号線に
信号が現れてからセンス回路が接続している第２信号線
に信号電圧が伝播するまでの時間が短く、高速なセンス
回路動作を行うことができる利点がある。更に、プリチ
ャージ回路やアクティブリストア回路は分割された第１
信号線に対して共用する構成としておシ、場合によって
はセンス回路自体も共用することが可能な構成であるの
で、非常にコンパクトに回路が実現できるという利点が
ある。
おけるメモリセルから情報を取出す信号線を多分割し、
更にその各々の第１信号線をスイッチを介して新たに設
けた負荷容量の小さい第２信号線に接続させる構成をと
っているので、選択されたメモリセルから第１信号線に
信号が現れてからセンス回路が接続している第２信号線
に信号電圧が伝播するまでの時間が短く、高速なセンス
回路動作を行うことができる利点がある。更に、プリチ
ャージ回路やアクティブリストア回路は分割された第１
信号線に対して共用する構成としておシ、場合によって
はセンス回路自体も共用することが可能な構成であるの
で、非常にコンパクトに回路が実現できるという利点が
ある。
第１図は本発明の第１の実施例、第２図は本発明の第２
の実施例、第３図は第２図の本発明の第２の実施例用駆
動クロックタイミングチャート、第４図は本発明の第３
の実施例、第５図は従来の半導体記憶装置の一例、第６
図は第５図の従来例の半導体記憶装置用駆動クロックタ
イミングチャートである。 １・・・メモリセル、２−１ 、２−２・・・分割され
た信号線（第１信号線相当）、３−１・・・プリセンス
回路、３−２・・・メインセンス回路、３−３・・・セ
ンス回路、４・・・プリチャージ回路、５・・・アクテ
ィブリストア回路、６・・・データ入出力回路、７・・
・スイッチ用トランジスタ、８・・・プリセンス回路駆
動クロック制御回路、９・・・プリセンス回路を含むメ
モリセルアレイのサブブロック、１０−１〜１Ｏ−４・
・・スイッチ用トランジスタ、１１・・・第２信号線、
Ｌ・・・スイッチ回路駆動クロック制御回路、１３・・
・プリセンス回路を含まないメモリセルアレイのサブブ
ロック。
の実施例、第３図は第２図の本発明の第２の実施例用駆
動クロックタイミングチャート、第４図は本発明の第３
の実施例、第５図は従来の半導体記憶装置の一例、第６
図は第５図の従来例の半導体記憶装置用駆動クロックタ
イミングチャートである。 １・・・メモリセル、２−１ 、２−２・・・分割され
た信号線（第１信号線相当）、３−１・・・プリセンス
回路、３−２・・・メインセンス回路、３−３・・・セ
ンス回路、４・・・プリチャージ回路、５・・・アクテ
ィブリストア回路、６・・・データ入出力回路、７・・
・スイッチ用トランジスタ、８・・・プリセンス回路駆
動クロック制御回路、９・・・プリセンス回路を含むメ
モリセルアレイのサブブロック、１０−１〜１Ｏ−４・
・・スイッチ用トランジスタ、１１・・・第２信号線、
Ｌ・・・スイッチ回路駆動クロック制御回路、１３・・
・プリセンス回路を含まないメモリセルアレイのサブブ
ロック。
Claims (1)
- 複数個のメモリセル、該複数個のメモリセルのうち選
択されたメモリセルの記憶情報を信号電圧として取出す
信号線および該信号線に接続されたプリチヤージ回路を
備えた半導体記憶装置において、前記信号線は複数個に
分割された第１信号線と、該複数個の第１信号線のそれ
ぞれをスイッチを介して接続する第２信号線とからなり
、該第２信号線に前記プリチヤージ回路を接続してなる
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213063A JPS6192495A (ja) | 1984-10-11 | 1984-10-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59213063A JPS6192495A (ja) | 1984-10-11 | 1984-10-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6192495A true JPS6192495A (ja) | 1986-05-10 |
Family
ID=16632914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59213063A Pending JPS6192495A (ja) | 1984-10-11 | 1984-10-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6192495A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0218786A (ja) * | 1988-05-13 | 1990-01-23 | Samsung Electron Co Ltd | デコーディングによる入出力ラインの分割方法 |
| JPH04216394A (ja) * | 1990-12-14 | 1992-08-06 | Toshiba Corp | 半導体記憶装置 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548895A (en) * | 1978-09-29 | 1980-04-08 | Siemens Ag | Device for reading and reproducing information stored in one transistor memory element |
| JPS5690491A (en) * | 1979-12-21 | 1981-07-22 | Hitachi Ltd | Memory |
| JPS5782286A (en) * | 1980-11-06 | 1982-05-22 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPS60173793A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60234296A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | 半導体記憶装置 |
| JPS60253096A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6148194A (ja) * | 1984-08-15 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6190393A (ja) * | 1984-10-09 | 1986-05-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPS61229299A (ja) * | 1984-07-26 | 1986-10-13 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ装置 |
-
1984
- 1984-10-11 JP JP59213063A patent/JPS6192495A/ja active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548895A (en) * | 1978-09-29 | 1980-04-08 | Siemens Ag | Device for reading and reproducing information stored in one transistor memory element |
| JPS5690491A (en) * | 1979-12-21 | 1981-07-22 | Hitachi Ltd | Memory |
| JPS5782286A (en) * | 1980-11-06 | 1982-05-22 | Mitsubishi Electric Corp | Semiconductor storage device |
| JPS60173793A (ja) * | 1984-02-17 | 1985-09-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60234296A (ja) * | 1984-05-07 | 1985-11-20 | Hitachi Ltd | 半導体記憶装置 |
| JPS60253096A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61229299A (ja) * | 1984-07-26 | 1986-10-13 | テキサス インスツルメンツ インコ−ポレイテツド | 半導体メモリ装置 |
| JPS6148194A (ja) * | 1984-08-15 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6190393A (ja) * | 1984-10-09 | 1986-05-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0218786A (ja) * | 1988-05-13 | 1990-01-23 | Samsung Electron Co Ltd | デコーディングによる入出力ラインの分割方法 |
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