JPS6148194A

JPS6148194A - 半導体記憶装置

Info

Publication number: JPS6148194A
Application number: JP59169262A
Authority: JP
Inventors: Masao Taguchi; 眞男田口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-08-15
Filing date: 1984-08-15
Publication date: 1986-03-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はメモリセルアレイを複数のブロックに分割した
ＭＯＳダイナミックランダムアクセスメモリ　（Ｄ−Ｒ
ＡＭ）に関する。

従来の技術および発明が解決しようとする問題点最近、Ｄ−ＲＡＦＩの集積度が１６に、　６４に、２５
６にと進。

んできた。このように高集積化が進むと、１本のビット
線当りメモリセル数は増加してビット線長が長（なり１
ビット線当りの容量が大きくなる一方、１メモリセルの
蓄積容量は小さくなる。この結果、読出しデータの精度
を決定するビット線容量とメモリセル蓄積容量との比、
いわゆるＣレシオが悪化する。このため、従来、メモリ
セルの絶縁膜の厚さを薄くする等のメモリセルの改良に
よりメモリセルの蓄積容量を増加せしめると共に、メモ
リセルアレイを複数のブロックに分割してビット線長を
短くしてビット線容量を小さくすることが行われている
。たとえば、ｎＸｎマトリクスのメモリセルを、ｎＸ　
（ｎ／２）Ｘ２のような２分割構成もしくはｎＸ　（ｎ
／４　）Ｘ４のような４分割構成にすると、見掛上１本
のビット線当りのメモリセル数が城少し、しかも、１本
のピント線の容量が減少する。

第２図に従来のＭＯＳダイナミックＲＡＭを示す。

第２図においては、６４にピントメモリセルを２ブロツ
クＢＫ１　、ＢＫ２に分割しである。すなわち、各メモ
リセルアレイ　（６４Ｘ　２５６ビソト）　　１−１，
１−２は第１のブロックＢＫＩに屈し、各メモリセルア
レイ　（６４Ｘ　２５６ビツト）　　２−１，２−２は
第２のブロックＢＫ２に属している。メモリセルアレイ
　１−１゜１−２間にはセンスアンプＳＡ１　とコラム
デコーダＣＤＩが配列され、また、メモリセルアレイ２
−１　、２−２間にはセンスアンプＳＡ２とコラムデコ
ーダＣＤ２が配列されている。ＲＤはローデコーダであ
る。このように構成すると、１列のセンスアンプおよび
１列のコラムデコーダによりなる１ブロック構成ＲＡＭ
に比べて、ビット線線長がほぼ〃となり、従って、Ｃレ
シオもほぼＡとなる。

しかしながら、コラムデコーダは各ブロックＢＫＩＢＫ
２毎に必要となり、つまり、２系列のコラムデコーダが
必要となり、この結果、１ブロツク構成に比べてコラム
デコーダ面積がほぼ２倍となり、集積度の点で不利であ
るという問題点がある。

また、各ブロックＢＫ１　　、ＢＫ２毎にデータバスＤ
Ｂ１．ＵＴ３１、およびデータノ〈スＤＢ２　　ｐ皿２
力（８貨Ｇプ。

られているので、データＤｉｎの書込み時にＧよ、ライ
トアンプＷΔ１　、目２の一方が選択回路５ＥＬＩ　＆
こよって選択され、データ読出し時には、出カバソファ
０Ｂ１　．０１１２からの出力データＤｏｕｔ１．　Ｄ
ｏｕｔ２の一方が選択回路５ＥＬ２によって選択され、
データＤｏｕＬとして出力される。

このように、各ブロックＢＫ１．　ＢＫ２毎にデータバ
スが設けられているので、データ書込みおよび続出し動
作のための回路が複雑となるという問題点もある。

なお、第２図において、Ａｏ　＃　Ａｏ　ｊ・・・、Ａ
７゜Ｔ７はローアドレスバッファ（図示せず）によって
発生するローアドレス信号を示し、ＡＢ、ＡＢ。

、１　・・・ｐ　Ａｌ’ｉ　ｐ　’Ａ　Ｉｌｉはコラム
アドレスバッファ（図示せず）を介して発生するコラム
アドレス信号であって、そのう・ち、Ａ？　　、τ７は
ブロックＢＫ１　　、　ＢＫ２の選択用として用いられ
る。φＬＥはラッチイネーブル信号である。

２（また、複数のブロック構成のダイナミックＲＡＰに
おいても、コラムデコーダを１系列にすることはたとえ
ばＵＳＰ４，１２２，５４６のＦｉｇ、７に示されるご
とく知られているが、この種のものにおいては、各ブロ
ック毎のビット線を強制的に接続するものであり、ビッ
ト線を直列接続するゲートの抵抗が大きく、従って、動
作速度の点で劣る。

問題点を解決するための手段本発明の目的は、上述の問題点に鑑み、各ブロック共通
の母線ビット線を設けることにより、コラムデコーダを
１系列にすると共にデータバスも１対とし、これにより
、コラムデコーダ面積を小゛さくして集積度を向上せし
め、また、データ書込みおよび続出し動作のための回路
を簡略化させることにある。

実施例第１図は本発明に係るＭＯＳダイナミックＲＡＭの一実
施例を示す回路図である。第１図においては、各ブロッ
クＢＫＩ　、ＢＫＺ毎のビット線を部分ビット線と定義
すれば、各ブロックＢＫＩ　　、ＢＫ２の同一コラムア
ドレスの部分ビット線ＢＬＩ　　、ＢＬ、　　、ＢＬ２
　。

託２に対して共通に１対の母線ビット線ＢＬｏ　、　Ｂ
Ｌ。

を設けである。

そして選択回路ＳＨＬが部分ビット線対ＢＬ１；ＢＬ１
、あるいはＢＬ２　、　ＢＬ２のいずれかを選択して母
線ビット線ＢＬｏ　、　ＴｈＬｏに接続させ、コラムデ
コーダＣＤが母線ビット線ＢＬｏ　、　ＢＬｏを選択し
て共通データバスＤＢ　、　ＤＢに接続させるようにし
たものである。

つまり、選択回路ＳＥＬはブロックＢＫｊ　　、８に２
の一方を選択するものである。

１　　選択回路Ｓ１化は、第３図に示すように、ローア
ドレス信号Δ７　、′″に７とラッチイネーブル信号φ
ＬＥによってクロック信号φ１　、φ２を発生する。

つまり、Ａ７　＝“１″のときにφ１＝″ｌ″となり、
ブロックＩＩＫｊ側の部分ビット線ＢＬｉ　　、ＢＬｉ
が１母線ビツト線ＢＬｏ　、　ＢＬｏに接続され、他方
、τ７＝“ｌ”のときにφ２＝“１”となり、ブロック
ＢＫ２例の部分ビット線肛２．■２が母線ビット線ＢＬ
ｏ　、　ＢＬｏに接続される。この場合、ラッチイネー
ブル信号φＬＥが遅延回路ＯＬを介してアンド回路２（
Ｇ　１　　ｐ　Ｇ　２に供給されているので、ラッチイ
ネープル信号φＬＥがローからハイに変化した一定時間
後に、すなわち、センスアンプＳＡ＋　　、ＳＡ２の動
作の一定時間後に上記選択動作が行われる。

また、共通データバスＤＢ　、　ＤＢはブロックＢＫＩ
　　。

ＢＫ２に対して共通であるので、データＤｉｎの書込み
には１つのライトアンプで済み、データＤｏｕｔ読出し
には１つの出カバソファ回路ＯＢで済む。なお、書込み
／続出し制御は図示しない書込み制御回路によって行わ
れる。

第１図の回路動作を第３図を参照して説明する。

始めに、■「がハイからローになると、ローアドレスＡ
ｏ、Ａ１　、・・・ｐＡ７がローアドレスバッファ（図
示せず）に取込まれ、次いで時刻ｔ１においてローデコ
ーダＲＤによって１つのワード線たとえば礼１がメモリ
セルアレイ１−１から選択され、ダミーセル構成であれ
ば同時にメモリセルアレイ１−２側からダミーセル用の
ワード線（図示せず）が選択される。つまり、選択モー
ドに入る。これにより、ビット線ＢＬ、はメモリセル肛
のデータ“０”もしくは“１”に応じてＶｃｃに保持も
しくは第４図に示すごとく低下する。

次に、ラッチイネーブル信号φＬＩＥがローからハイに
変化して、時刻Ｌ２においてセンスモードに入る。つま
り、センスアンプＳ＾１．Ｓ＾２が駆動される。この結
果、ビット線ＢＬｊ　、ＢＬｌ間の電位差が増幅される
。もちろん、この場合、他のビット線間電位差も増幅さ
れる。

°次いで、クロック信号φ１がラッチイネーブル信号φ
ＬＥより一定時間ｔｄだけ遅れてローからノ＼イとなり
、この結果、時刻ｔ３においてビット線Ｂｔ、ｔ　　、
肛１が母線ビット線ＢＬｏ　、　ＢＬｏに接続され、ビ
ット線ＢＬ、　　、ＢＬ、の電位が各母線ビット線ＢＬ
ｏｚ。

ＢＬｏに転送される。なお、この場合、Ａ？　＝“１”
と仮定し、従二て、クロック信号φ２はローに保持され
、ビット線ＢＬ２　、ＢＬ２は母線ビット線ＢＬｏ　。

ＢＬｏに接続されない。ここで、母線ビット線ＢＬｏ　
＋ＢＬｏは部分ビ・ツ１−線ＢＬＩ　　、ＢＬｌに比較
して長いためにその寄生容量も大きいが、センスアンプ
の動作によってビット線間電位差を十分大きくした後に
部分ビット線と母線ビット線とを接続しているのでデー
タのエラーは発生しない。

なお、第４図には図示しないが、次に、アクティブリス
トア回路ＡＲの動作によりビット線ｔｏ、１　　。

肛１のうち高い電位の方のビット線ＢＬＩ　　（すなわ
ち、この場合、母線ビット線ＢＬｏも含む）の電位を引
上げることもできる。この場合、２つのセンスアンプＳ
ＡＩ　　、ＳＡ２に１つのアクティブリストア回路ＡＲ
を共通に設けるために母線ビット線Ｂシ０゜ＢＬｏの一
端に設ければよい。

次に、■「信号がハイからローに変化して、コラムアド
レスＡｓ　ｐ　Ａ９　＃・・・、Ａ、５がコラムアドレ
ス八ソファ　（図示せず）に取込まれ、次いで、時刻ｔ
４においてコラムデコーダＣＤが動作する。

この結果、１対の母線ビット線ＢＬｏ　、　ＢＬｏが選
択されて共通データバスＤＢ　、　Ｄｌｌに接続され、
従って、データバスＤＢ　、　Ｄ’Ｂの各電位は母線ビ
ット線肌０　。

ＢＬｏの各電位に追随することになる。そして、データ
バスＤＢ　、　ＤＢの電位は出力心うア０呻介してデー
タＤｏｕｔとして出力される。

第５図は本発明に係るト１０Ｓダイナミック）ＩＡＭの
他の実施例を示す回路図である。第１図の実施例はいわ
ゆるオープンビット線を用いた場合であるが、第５図は
いわゆるフォールブラトビ・ノド線を用いた場合である
。第５５！Ｊにおいて、同一センスアンプたとえばＳＡ
１に接続されるビット線肛１　。

肛１は同一メモリセルアレイ１内に配線されており、ま
た、ビット線には１個置きにメモリセルが配置されてい
る点が第１図の場合と異なるが、第５図の回路動作は第
１図の回路動作と同一である。

第６図、第７図、第８図はいずれも本発明に係る他の実
施例を示す回路図であって、４対の部分ビット線毎に１
対の母線ビット線を設けたものである。つまり、４対の
ビット線ＢＬ１．ａｔ、ｉ　　；ＢＬｊ　’　、旺１’
、ＢＬ２．肛２　；ＢＬ２　’　、ＢＬ２　’に対して
１対の母線ビット線ＢＬｏ　、　ＢＬｏを設けたもので
ある。

第６図においては、オープンビット線を用いたＲＡＰを
示しである。クロック信号φ１　、φ２゜φ３．φ゛４
のいずれか１つ社よってビ・ノド線対ｎＴｈ１．肛１　
；旧、１　′　、肛、　　’　　、ＢＬ２　　、ＢＬ２
　　；ＢＬ２　’　、■２′の１対が母線ビット線ＢＬ
ｏ　、　ＢＬ。

に接続される。このときのクロック信号φ１　。

φ２．φ３．φ４は第９図に示すごとく、ローアドレス
の２ビツトおよびラッチイネーブル信号φＬＥによって
発生される。

第７図においては、フォールプツトビット線を用いたＲ
ＡＭを示してあり、第６図の構成とほぼ同様である。

第６図、第７図の回路における部分ビット線の母線ビー
／　）線への接続選択のためのクロック信号φ１　、φ
２．φ３．φ４は、上述のごとく、コラムアドレスを用
いずにローアドレスのみを行っている。つまり、コラム
アドレスを用いて母線ビット線への接続を行うと、コラ
ムアドレスが確定（ＣＡＳ＝０）する前には部分ビット
線の母線ビット線への接続できな（なるという不都合を
避けている。従って、第６図、第７図においては、ロー
アドレスＡｏｘＡ７のうち、Ａｏ〜Ａ５にてワード線を
デコードし、Ａ５．Ａ？にて母線ビット線への接続選択
を行っている。この結果、第１図。

第５図の実施例に比べて、１ビット線当りのセル数は半
減するのでワード線方向のセル数は２倍となる。つまり
、第１図、第５図では、ｌブロックを２５６ワード線×
２５６ビツト線に構成し、第６図。

第７図では、ｌブロックを１２８ワード線×５１２ビツ
ト線に構成しである。これにより、５１２ビツト線のう
ち母線ビット線に接続されるのは２５６ビツト分である
ので、母線ビット線のカラム幅は第１図、第５図と同一
である。

上述のごとく、１ブロツクを１２８　Ｘ５１２セル構成
にすると、非常に長いチップとなる。これを避けるため
に、 ■）セル寸法自体の縦横比を変えてチップ寸法を適切な
ものにする、２）デコーダをセルアレイの中央に置き、左右のセルア
レイをコラムアドレスによって選択する等の対策がなさ
れることが好ましい。後者の場合には、第６図、第７図
において、全体構成を上半分と下半分とで分割し、上半
分を１８０°回転して下半分の右側に配置させてコラム
デコーダを共有させる。このようにしてコラムデコーダ
を左右のセルアレイ　（分割前の上半分、下半分）に共
有させると、コラムアドレスは１２８ビット分（Ａｓ〜
Ａ　＋４）でよく、従って、残りのコラムアドレスのｌ
ビットＡ１りで左右のセルアレイを選択するようにする
。このようにして、ローアドレス２ビツト分で部分ピン
ト線の母線ビット線への接続選択ができる。

第８図においても、フォールプツトピット線を用いたＲ
ＡＭを示しであるが、たとえばブロックＢＫ、において
、コラムアドレス信号ＡＩ５　＃τ１５によってビット
＆＊ＢＬ１　　ｐ　ＢＪをセンスアンプＳＡ１に接続し
たときに、ビット線ＢＬ＋　　’　、ＢＬｔ　　’　ヲ
セ：ｚスアンプＳ＾２に接続し、他方、ビット線８１，
１　　’　。

Ｋ１　′をセンスアンプＳＡ１に接続したときに、ビッ
ト線ＢＬＩ　　、Ｂｌ、ｌをセンスアンプＳＡ２に接続
するようにしである。そして、センスアンプＳＡＩに接
続されたビット線のみが母線ビット線ＢＬｏ、ＢＬ。

に接続され得る。つまり、第８図においても、４つのビ
ット線対のうち、１つのビット線対が母線ビット線に接
続される。

なお、上述の実施例においては、２ブロツク構成のＲＡ
Ｍを示しであるが、本発明は４ブロツク。

８ブロツク、・・・の多ブロツク構成にも適用し得る。

発明の詳細な説明したように本発明によれば、多ブロツク構成であ
っても１系列のコラムデコーダおよびデータバスのみ設
ければよいので、集積度の点で有利である。また、デー
タバスが各ブロック共通であるのでデータ読出しおよび
書込み回路が簡略化できる。

【図面の簡単な説明】

第１図は本発明に係るＭＯＳダイナミックＲＡＭの一実
施例を示す回路図、第２図は従来のＭＯＳダイナミック
ＲＡＭを示す回路図、第３図は第１図の選択回路５ＩＥ
Ｌの回路図、第４図は第１図の回路動作を示すタイしン
グ図、第５図〜第８図は本発明に係るＭＯＳダイナミッ
クＲＡＭの他の実施例を示す回路図、第９図は第６図、
第７図の選択回路ＳＥＬ　’の回路図である。８に、　　、ＢＫ２　　：　　ブロック、ＢＪ　　ｐ肛
Ｉ　　ＪＢＬ２　ＪＢＬ２　　：　　部分ピント線、Ｂ
Ｌｏ　ｐ肛０　：　母線ビット線、ＤＢ　、　ＤＢ　：　　データバス。

Claims

【特許請求の範囲】

１、複数のブロックに分割されたメモリセルアレイ、該
ブロック毎に設けられた複数の部分ビット線対、該各部
分ビット線対に接続された複数のセンスアンプ、前記各
ブロックの対応部分ビット線対に共通に設けられた複数
の母線ビット線対、該対応部分ビット線の１対を選択し
て前記母線ビット線対に接続する部分ビット線選択手段
、共通データバス、および前記母線ビット線対の１対を
選択して前記共通データバスに接続する母線ビット線対
選択手段を具備する半導体記憶装置。