JPH02203488A - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
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- JPH02203488A JPH02203488A JP1024242A JP2424289A JPH02203488A JP H02203488 A JPH02203488 A JP H02203488A JP 1024242 A JP1024242 A JP 1024242A JP 2424289 A JP2424289 A JP 2424289A JP H02203488 A JPH02203488 A JP H02203488A
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- 239000011159 matrix material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 239000011295 pitch Substances 0.000 description 8
- 230000010354 integration Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、分割ワード線駆動方式のダイナミックＲＡＭ
（ランダム・アクセス・メモ１月、特にそのワード線
駆動回路の配置構造に関するものである。
（ランダム・アクセス・メモ１月、特にそのワード線
駆動回路の配置構造に関するものである。
（従来の技術）
従来、ダイナミックＲＡＭは特公昭６０−１７１４号公
報等に記載されるように、種々のものが提案されており
、そのうち、折返しビット線型（ｆｏｌｄｅｄ ｂｉｔ
１ｉｎｅ ｔｙｐｅ）の分割ワード線駆動方式を採用
した従来のダイナミックＲＡＭの概略構成図を第２図に
示す。
報等に記載されるように、種々のものが提案されており
、そのうち、折返しビット線型（ｆｏｌｄｅｄ ｂｉｔ
１ｉｎｅ ｔｙｐｅ）の分割ワード線駆動方式を採用
した従来のダイナミックＲＡＭの概略構成図を第２図に
示す。
第２図のダイナミックＲＡＭは、マトリクス状に配列さ
れた多数のメモリセルを有する第１．第２のメモリセル
アレイ１−１．１−２を備え、その第１と第２のメモリ
セルアレイ１−１．１−２間にワード線駆動回路２が設
けられると共に、その第１．第２のメモリセルアレイ１
−１．１−２の上下にセンスアンプ３−１．３−２が設
けられている。ワード線駆動回路２は第１および第２の
メモリセルアレイ１−１．１−２のワード線を駆動する
回路であり、行アドレスＡＤｒを解読する行デコーダ５
の出力線４−１．４−２・・・により活性化される。第
１．第２のメモリセルアレイ１−１．１−２の相補的な
データ伝送用ビット線６−１ａ・６−１ｂ・＝、６−２
ａ−６−２ｂ・・一対には、センスアンプ３−１．３−
２が接続されると共に、データＤｉｎ、Ｄｏｕｔの入／
出力を行うリード／ライト入出力回路（以下、Ｒ／Ｗ入
出力回路という）７を介して、列アドレスＡＤｃ解読用
の列デコーダ８が接続されている。
れた多数のメモリセルを有する第１．第２のメモリセル
アレイ１−１．１−２を備え、その第１と第２のメモリ
セルアレイ１−１．１−２間にワード線駆動回路２が設
けられると共に、その第１．第２のメモリセルアレイ１
−１．１−２の上下にセンスアンプ３−１．３−２が設
けられている。ワード線駆動回路２は第１および第２の
メモリセルアレイ１−１．１−２のワード線を駆動する
回路であり、行アドレスＡＤｒを解読する行デコーダ５
の出力線４−１．４−２・・・により活性化される。第
１．第２のメモリセルアレイ１−１．１−２の相補的な
データ伝送用ビット線６−１ａ・６−１ｂ・＝、６−２
ａ−６−２ｂ・・一対には、センスアンプ３−１．３−
２が接続されると共に、データＤｉｎ、Ｄｏｕｔの入／
出力を行うリード／ライト入出力回路（以下、Ｒ／Ｗ入
出力回路という）７を介して、列アドレスＡＤｃ解読用
の列デコーダ８が接続されている。
なお、リセレッシュ回路や、リード／ライトの入出力制
御回路等は、説明を簡単にするなめに第２図には図示さ
れていない。
御回路等は、説明を簡単にするなめに第２図には図示さ
れていない。
第３図は第２図の要部回路図である。
行デコーダ５の出力線４−１．４−２・・・は、ワード
線駆動回路２を構成するＰチャネルＭＯ８）ランジスタ
（以下、ＰＭＯ８という＞２−１１゜２−１２．２−２
１・２−２２・・・のゲートにそれぞれ接続され、その
ＰＭＯ３２−１１・２−１２゜２−２１・２−２２・・
・のンースが固定電位Ｖｐｗに共通接続され、さらにそ
のドレインがワード線１０−１１．１０−１２．１０−
２１ １０−２２・・・にそれぞれ接続されている。ワ
ード線１０−１１．１０−１２．１０−２１．１０−２
２・・・とビット線６−１ａ・６−１ｂ、６−２ａ＝６
−２ｂ・・・対との各交差箇所には、メモリセル１１が
それぞれ接続されている。
線駆動回路２を構成するＰチャネルＭＯ８）ランジスタ
（以下、ＰＭＯ８という＞２−１１゜２−１２．２−２
１・２−２２・・・のゲートにそれぞれ接続され、その
ＰＭＯ３２−１１・２−１２゜２−２１・２−２２・・
・のンースが固定電位Ｖｐｗに共通接続され、さらにそ
のドレインがワード線１０−１１．１０−１２．１０−
２１ １０−２２・・・にそれぞれ接続されている。ワ
ード線１０−１１．１０−１２．１０−２１．１０−２
２・・・とビット線６−１ａ・６−１ｂ、６−２ａ＝６
−２ｂ・・・対との各交差箇所には、メモリセル１１が
それぞれ接続されている。
第４図は、第３図中のメモリセル１１の回路図である。
このメモリセル１１は、１トランジスタ型のセルで、固
定電位１／２・Ｖｃｃに接続された電荷蓄積用の容量１
２と、その容量１２とビット線６−１ｂの間に接続され
た電荷転送用のトランスファゲート１３とで、構成され
ている。
定電位１／２・Ｖｃｃに接続された電荷蓄積用の容量１
２と、その容量１２とビット線６−１ｂの間に接続され
た電荷転送用のトランスファゲート１３とで、構成され
ている。
以上のように構成されるダイナミックＲＡＩＶＩの動作
を説明する。
を説明する。
あるメモリセル１１中のデータを読出す場合、第２図に
示す行アドレスＡＤｒが行デコーダ５で解読され、その
出力線４−１．４−２・・・中の１本、例えば４−１が
選択されて″゛Ｌ″Ｌ″レベル。
示す行アドレスＡＤｒが行デコーダ５で解読され、その
出力線４−１．４−２・・・中の１本、例えば４−１が
選択されて″゛Ｌ″Ｌ″レベル。
すると、第３図に示すワード線駆動用のＰＭＯ８２−１
１，２−１２がオンし、ワード線１〇＝１１．１０−１
２の電位が固定電位Ｖｐｗまで引上げられる。ワード線
１０−１１．１０−１２の電位がＶｐｗまで引上げられ
ると、第４図に示すメモリセル１１中のトランスファゲ
ート１３がオンし、容量１２中のデータがビット線６−
１ａ・６−１ ｂ、 ６−２ａ−６−２ｂ−・一対土に
乗る。次に、第２図中のセンスアンプ３−１．３−２に
より、ビット線６−１ａ・６−１ｂ、６−２ａ−６２ｂ
・・・対土のデータが増幅され、列アドレスＡＤｃを解
読する列デコーダ８の出力により、ビット線６−１ａ・
６−１ｂ、６−２ａ−６−２ｂ・・・対の１つが選択さ
れ、そのデータがＲ／Ｗ入出力回路７を介して出力デー
タＤｏｕｔの形で出力される。
１，２−１２がオンし、ワード線１〇＝１１．１０−１
２の電位が固定電位Ｖｐｗまで引上げられる。ワード線
１０−１１．１０−１２の電位がＶｐｗまで引上げられ
ると、第４図に示すメモリセル１１中のトランスファゲ
ート１３がオンし、容量１２中のデータがビット線６−
１ａ・６−１ ｂ、 ６−２ａ−６−２ｂ−・一対土に
乗る。次に、第２図中のセンスアンプ３−１．３−２に
より、ビット線６−１ａ・６−１ｂ、６−２ａ−６２ｂ
・・・対土のデータが増幅され、列アドレスＡＤｃを解
読する列デコーダ８の出力により、ビット線６−１ａ・
６−１ｂ、６−２ａ−６−２ｂ・・・対の１つが選択さ
れ、そのデータがＲ／Ｗ入出力回路７を介して出力デー
タＤｏｕｔの形で出力される。
（発明が解決しようとする課題）
しかしながら、上記構成のダイナミックＲＡＭでは、次
のような課題があった。
のような課題があった。
読出し／書込み動作時におけるワード線１〇−１１，１
０−１２・・・の立上がり速度は、多゛イナミックＲＡ
Ｍのアクセス速度に影響するため、高速であることが望
ましい。ところが、集積度が向上するにつれて、１本の
ワード線により多数のメモリセル１１が結合されて負荷
が増加するので、ワード線駆動用のＰＭＯ８２−１１，
２−１２・・・は、高速化のために大きな駆動能力を要
求される。つまり、ＰＭＯＳ２−１１．２−１２・・・
のゲート幅を大きくして駆動能力を大きくする必要があ
る。
０−１２・・・の立上がり速度は、多゛イナミックＲＡ
Ｍのアクセス速度に影響するため、高速であることが望
ましい。ところが、集積度が向上するにつれて、１本の
ワード線により多数のメモリセル１１が結合されて負荷
が増加するので、ワード線駆動用のＰＭＯ８２−１１，
２−１２・・・は、高速化のために大きな駆動能力を要
求される。つまり、ＰＭＯＳ２−１１．２−１２・・・
のゲート幅を大きくして駆動能力を大きくする必要があ
る。
第５図はこの時の動作波形図を示す。負荷が軽い時のワ
ード線１０−１１．１０−１２の立上がりをＺｌ、重い
時の立上がりを７２とし、メモリセル１１中のトランス
ファゲート１３の閾値Ｖｔを超える時間をそれぞれｔｌ
、ｔ２とすると、負荷が重くなることにより、時間（ｔ
２−ｔｌ）だけビット線６−１ａ、６−１ｂ、６−２ａ
、６−２ｂ・・・とメモリセル１１中の容量１２とが接
続する時間に遅れが生じ、アクセス時間の遅れとなる。
ード線１０−１１．１０−１２の立上がりをＺｌ、重い
時の立上がりを７２とし、メモリセル１１中のトランス
ファゲート１３の閾値Ｖｔを超える時間をそれぞれｔｌ
、ｔ２とすると、負荷が重くなることにより、時間（ｔ
２−ｔｌ）だけビット線６−１ａ、６−１ｂ、６−２ａ
、６−２ｂ・・・とメモリセル１１中の容量１２とが接
続する時間に遅れが生じ、アクセス時間の遅れとなる。
前記のように、集積度の向上に伴ない、ワード線駆動回
路用のＰＭＯ８２−１１，２−１２・・・は大きな駆動
能力を要求されるが、従来のダイナミックＲＡＭでは、
高集積化と共にワード線１〇−１１・１０−２１・・・
間の距離（ピッチ）が小さくなるので、このワード線ピ
ッチ間のスペースに大電流容量のワード線駆動用ＰＭＯ
８２−１１，２−１２・・・を配置することが困難にな
る。そのなめ、読出し／書き込み動作の高速化を可能に
するダイナミックＲＡＭを実現することが困難であった
。
路用のＰＭＯ８２−１１，２−１２・・・は大きな駆動
能力を要求されるが、従来のダイナミックＲＡＭでは、
高集積化と共にワード線１〇−１１・１０−２１・・・
間の距離（ピッチ）が小さくなるので、このワード線ピ
ッチ間のスペースに大電流容量のワード線駆動用ＰＭＯ
８２−１１，２−１２・・・を配置することが困難にな
る。そのなめ、読出し／書き込み動作の高速化を可能に
するダイナミックＲＡＭを実現することが困難であった
。
本発明は、前記従来技術が持っていた課題として、高集
積化に伴ない、大電流容量のワード線駆動回路の配置形
成が困難になって動作速度が低下するという点について
解決した分割ワード線駆動方式のダイナミックＲＡＭを
提供するものである。
積化に伴ない、大電流容量のワード線駆動回路の配置形
成が困難になって動作速度が低下するという点について
解決した分割ワード線駆動方式のダイナミックＲＡＭを
提供するものである。
（課題を解決するための手段）
本発明は前記課題を解決するために、複数のピッＩ〜線
と二分割された複数のワード線との各交差箇所にそれぞ
れ接続された複数のメモリセルがマトリクス状に配列さ
れた第１と第２のメモリセルアレイを備え、複数のワー
ド線駆動用のＭＯＳトランジスタを、前記各ワード線に
それぞれ接続した分割ワード線駆動方式のダイナミック
ＲＡＭにおいて、前記二分割された複数のワード線に対
して、前記ビット線方向に交互にそのワード線の中央及
び両端に、前記ワード線駆動用のＭＯＳトランジスタを
それぞれ接続配置したものである。
と二分割された複数のワード線との各交差箇所にそれぞ
れ接続された複数のメモリセルがマトリクス状に配列さ
れた第１と第２のメモリセルアレイを備え、複数のワー
ド線駆動用のＭＯＳトランジスタを、前記各ワード線に
それぞれ接続した分割ワード線駆動方式のダイナミック
ＲＡＭにおいて、前記二分割された複数のワード線に対
して、前記ビット線方向に交互にそのワード線の中央及
び両端に、前記ワード線駆動用のＭＯＳトランジスタを
それぞれ接続配置したものである。
（作用）
本発明によれば、以上のようにダイナミックＲＡＭを構
成しなので、ワード線の中央及び両端に接続配置される
ワード線駆動用のＭＯＳトランジスタは、ワード線間の
ピッチを減少させつつ、大電流駆動能力をもたせるため
の大面積での形成を可能にする働きがある。従って、前
記課題を解決できるのである。
成しなので、ワード線の中央及び両端に接続配置される
ワード線駆動用のＭＯＳトランジスタは、ワード線間の
ピッチを減少させつつ、大電流駆動能力をもたせるため
の大面積での形成を可能にする働きがある。従って、前
記課題を解決できるのである。
（実施例）
第１図は本発明の実施例を示すもので、分割ワード線駆
動方式を採用したダイナミックＲＡＭの要部回路図であ
り、従来の第２図及び第３図中の要素と共通の要素には
同一の符号が付されている。
動方式を採用したダイナミックＲＡＭの要部回路図であ
り、従来の第２図及び第３図中の要素と共通の要素には
同一の符号が付されている。
第１図では、従来と同様に、第１．第２のメモリセルア
レイ１−１．１−２を備え、そのビット線６−１ａ・６
−１ｂ、６−２ａ−６−２ｂ一対と、分割されたワード
線１０−１１・１０−１２゜１０−２１ ・ １０−２
２． １０−３１ ・ １〇−３２，１０−４１・１
０−４２・・・どの交差箇所には、第４図に示す１トラ
ンジスタ型のメモリセル１１がそれぞれ接続されている
。ワード線１〇−１１・１０−１２・・・は、メモリセ
ル１１を選択するための信号線であり、ＩＩ ＨＩＩレ
ベルになることで、同−打上にあるメモリセル１１を選
択し、そのメモリセル１１とビット線６−Ｌａ、６−１
ｂ・・・との間で、データを受は渡す働きをする。ピッ
１へ線６−１ａ−６−１ｂ、 ６−２ａ・６−２ｂ−・
・対の両端には、第２図のセンスアンプ３−１．３−２
がそれぞれ接続されている。
レイ１−１．１−２を備え、そのビット線６−１ａ・６
−１ｂ、６−２ａ−６−２ｂ一対と、分割されたワード
線１０−１１・１０−１２゜１０−２１ ・ １０−２
２． １０−３１ ・ １〇−３２，１０−４１・１
０−４２・・・どの交差箇所には、第４図に示す１トラ
ンジスタ型のメモリセル１１がそれぞれ接続されている
。ワード線１〇−１１・１０−１２・・・は、メモリセ
ル１１を選択するための信号線であり、ＩＩ ＨＩＩレ
ベルになることで、同−打上にあるメモリセル１１を選
択し、そのメモリセル１１とビット線６−Ｌａ、６−１
ｂ・・・との間で、データを受は渡す働きをする。ピッ
１へ線６−１ａ−６−１ｂ、 ６−２ａ・６−２ｂ−・
・対の両端には、第２図のセンスアンプ３−１．３−２
がそれぞれ接続されている。
この実施例が従来のものと異なる点は、奇数番目のワー
ド線１０−１１・１０−１２．１０−３１・１０−３２
・・・が、第１と第２のメモリセルアレイ１−１．１−
２間に配設したワード線駆動回路２０−１に接続され、
偶数番目のワード線１０−２１・１０−２２．１０−４
１・１０−４２・・・が、第１および第２のメモリセル
アレイ１−１゜１−２の両端に配設したワード線駆動回
路２〇−２，２０−３に接続されていることである。
ド線１０−１１・１０−１２．１０−３１・１０−３２
・・・が、第１と第２のメモリセルアレイ１−１．１−
２間に配設したワード線駆動回路２０−１に接続され、
偶数番目のワード線１０−２１・１０−２２．１０−４
１・１０−４２・・・が、第１および第２のメモリセル
アレイ１−１゜１−２の両端に配設したワード線駆動回
路２〇−２，２０−３に接続されていることである。
ワード線駆動回路２０−１〜２０−３は、ワード線１０
−１１・１０−１２・・・をＨ”レベルに駆動するもの
である。そのうち、ワード線中央に設けられたワード線
駆動回路２０−１は、ワード線駆動用の１ＭＯ８２０−
１１，２０−１２，２０−３１，２０−３２・・・を備
え、例えば、その１ＭＯ８２０−１１，２０−１２のソ
ースが固定電位Ｖｐｗ（＞電源電位Ｖｃｃ）に共通接続
され、１ＭＯ８２０−１１のドレインが左側のワード線
１０−１１に、１ＭＯ８２０−１２（７）ドＬ、インが
右側のワード線１０−１２にそれぞれ接続され、さらに
その１ＭＯ８２０−１１，１２のゲートが第２図の行デ
コーダ５の出力線４−１に接続されている。同様に、１
ＭＯ８２０−３１，２０−３２のソースは固定電位Ｖｐ
ｗに、１ＭＯ８２０−３１のドレインはワード線１０−
３１に、１ＭＯ８２０−３２のトレインはワード線１０
−３２に、１ＭＯ８２０−３１，２０−３２のゲートは
行デコーダ５の出力線４−３に、それぞれ接続されてい
る。
−１１・１０−１２・・・をＨ”レベルに駆動するもの
である。そのうち、ワード線中央に設けられたワード線
駆動回路２０−１は、ワード線駆動用の１ＭＯ８２０−
１１，２０−１２，２０−３１，２０−３２・・・を備
え、例えば、その１ＭＯ８２０−１１，２０−１２のソ
ースが固定電位Ｖｐｗ（＞電源電位Ｖｃｃ）に共通接続
され、１ＭＯ８２０−１１のドレインが左側のワード線
１０−１１に、１ＭＯ８２０−１２（７）ドＬ、インが
右側のワード線１０−１２にそれぞれ接続され、さらに
その１ＭＯ８２０−１１，１２のゲートが第２図の行デ
コーダ５の出力線４−１に接続されている。同様に、１
ＭＯ８２０−３１，２０−３２のソースは固定電位Ｖｐ
ｗに、１ＭＯ８２０−３１のドレインはワード線１０−
３１に、１ＭＯ８２０−３２のトレインはワード線１０
−３２に、１ＭＯ８２０−３１，２０−３２のゲートは
行デコーダ５の出力線４−３に、それぞれ接続されてい
る。
また、ワード線両端に設けられたワード線駆動回路２０
−２．２０−３のうち、一方のワード線駆動回路２０−
２は、２ＭＯ８２０−２１，２０＝４１・・・を備え、
例えばその２ＭＯ８２０−２１のソースが固定電位Ｖｐ
ｗに、ドレインがワード線１０−２１に、ゲートが行デ
コーダ５の出力線４−２にそれぞれ接続されている。Ｐ
ＭＯ８２０＝４１は、そのソースが固定電位Ｖｐｗに、
ドレインがワード線１０−４１に、ゲートが行デコーダ
５の出力線４−４に、それぞれ接続されている。
−２．２０−３のうち、一方のワード線駆動回路２０−
２は、２ＭＯ８２０−２１，２０＝４１・・・を備え、
例えばその２ＭＯ８２０−２１のソースが固定電位Ｖｐ
ｗに、ドレインがワード線１０−２１に、ゲートが行デ
コーダ５の出力線４−２にそれぞれ接続されている。Ｐ
ＭＯ８２０＝４１は、そのソースが固定電位Ｖｐｗに、
ドレインがワード線１０−４１に、ゲートが行デコーダ
５の出力線４−４に、それぞれ接続されている。
同様に、他方のワード線駆動回路２０−３は、２ＭＯ８
２０−２２，２０−４２を備え、そのＰＭＯ３２０−２
２のソースが固定電位Ｖｐｗに、ドレインがワード線１
０−２２に、ゲートが出力線４−２にそれぞれ接続され
、さらに２ＭＯ８２０−４２とのソースが固定電位Ｖｐ
ｗに、ドレインがワード線１０−４２に、ゲートが出力
線４−４にそれぞれ接続されている。
２０−２２，２０−４２を備え、そのＰＭＯ３２０−２
２のソースが固定電位Ｖｐｗに、ドレインがワード線１
０−２２に、ゲートが出力線４−２にそれぞれ接続され
、さらに２ＭＯ８２０−４２とのソースが固定電位Ｖｐ
ｗに、ドレインがワード線１０−４２に、ゲートが出力
線４−４にそれぞれ接続されている。
以上のように構成されるダイナミックＲＡＭの動作を説
明する。
明する。
あるメモリセル１１のデータを読出す場合、行アドレス
ＡＤｒにより、行デコーダ５の出力線４−１〜４−４・
・・のうちの１本を選択する。例えば、出力線４−１が
選択されると、その出力線４−１はＩＩ Ｌ Ｐルベル
になり、それに接続されたワード線駆動用の２ＭＯ８２
０−１１，２０−１２がオンし、ワード線１０−１１．
１０−１２の電位が固定電位Ｖｐｗまで上昇する。する
と、そのワード線１０−１１．１０−１２に接続された
第４図のメモリセル１１中のトランスファゲート１３が
オンし、容量１２のデータがビット線６−１ａ。
ＡＤｒにより、行デコーダ５の出力線４−１〜４−４・
・・のうちの１本を選択する。例えば、出力線４−１が
選択されると、その出力線４−１はＩＩ Ｌ Ｐルベル
になり、それに接続されたワード線駆動用の２ＭＯ８２
０−１１，２０−１２がオンし、ワード線１０−１１．
１０−１２の電位が固定電位Ｖｐｗまで上昇する。する
と、そのワード線１０−１１．１０−１２に接続された
第４図のメモリセル１１中のトランスファゲート１３が
オンし、容量１２のデータがビット線６−１ａ。
６−２ｂに出力される。このビット線６−１ａ。
６−２ｂ上のデータは、第２図のセンスアンプ３−１．
３−２で増幅された後、該ビット線６−１ａ、６−２ｂ
のうちの１本が列アドレスデコーダ８で選択され、Ｒ／
Ｗ入出力回路７を介して出力データＤｏｕｔの形で出力
される。
３−２で増幅された後、該ビット線６−１ａ、６−２ｂ
のうちの１本が列アドレスデコーダ８で選択され、Ｒ／
Ｗ入出力回路７を介して出力データＤｏｕｔの形で出力
される。
本実施例では、次のような利点を有している。
ワード線の中央及び両端にワード線駆動回路２０−１．
２０−２．２０−３を配置したので、ワード線ピッチの
２倍、つまり２本分のワード線ピッチをワード線駆動用
ＰＭＯ８２０−１１゜２０−１２・・・の形成領域に使
用できる。そのため、集積度の向上により、ワード線間
のピッチが小さくなっても、大電流駆動能力を得るため
に大面積で形成されたワード線駆動用の２ＭＯ８２０−
１１，２０−１２・・・をそのワード線間に配置するこ
とができ、読出し／書込み動作の高速化が可能になる。
２０−２．２０−３を配置したので、ワード線ピッチの
２倍、つまり２本分のワード線ピッチをワード線駆動用
ＰＭＯ８２０−１１゜２０−１２・・・の形成領域に使
用できる。そのため、集積度の向上により、ワード線間
のピッチが小さくなっても、大電流駆動能力を得るため
に大面積で形成されたワード線駆動用の２ＭＯ８２０−
１１，２０−１２・・・をそのワード線間に配置するこ
とができ、読出し／書込み動作の高速化が可能になる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
（ａ） ワード線駆動回路２０−１〜２０−３は、２
ＭＯ８２０−１１，２０−１２・・・で構成したが、こ
れはオン状態時に、ワード線１０−１１・・・を固定電
位Ｖｐｗ（＞電源電位Ｖ ｃ ｃ ）まで簡単に上昇さ
せることができるからである。これに代えて、閾値電圧
Ｖｔを有するＮチャネルＭｏＳトランジスタ（以下、Ｎ
ＭＯ８という）を用いた場合、そのＮＭＯ８のオン状態
時には、ワード線１０−１１・・・を電位（Ｖｐｗ−Ｖ
ｔ）までしか上昇させることができない。しかし、メモ
リセル１１中のトランスファゲート１３が電位（Ｖｐｗ
−Ｖｔ）で十分オン状態になる横這であれば、ワード線
駆動用としてＮＭＯ８を用いることもできる。あるい′
。
ＭＯ８２０−１１，２０−１２・・・で構成したが、こ
れはオン状態時に、ワード線１０−１１・・・を固定電
位Ｖｐｗ（＞電源電位Ｖ ｃ ｃ ）まで簡単に上昇さ
せることができるからである。これに代えて、閾値電圧
Ｖｔを有するＮチャネルＭｏＳトランジスタ（以下、Ｎ
ＭＯ８という）を用いた場合、そのＮＭＯ８のオン状態
時には、ワード線１０−１１・・・を電位（Ｖｐｗ−Ｖ
ｔ）までしか上昇させることができない。しかし、メモ
リセル１１中のトランスファゲート１３が電位（Ｖｐｗ
−Ｖｔ）で十分オン状態になる横這であれば、ワード線
駆動用としてＮＭＯ８を用いることもできる。あるい′
。
は、そのＮＭＯ８のゲート電位を制御してワード線１０
−１１・・・を固定電位Ｖｐｗ近くまで上昇させる構成
にして、該ＮＭＯ８をワード線駆動用に使用することも
可能である。
−１１・・・を固定電位Ｖｐｗ近くまで上昇させる構成
にして、該ＮＭＯ８をワード線駆動用に使用することも
可能である。
（ｂ） メモリセル１１は１トランジスタ型で構成し
たが、２トランジスタ型等の他の構成にしてもよい。さ
らに、メモリの全体構成を、第２図以外のものに変形す
ることも可能である。
たが、２トランジスタ型等の他の構成にしてもよい。さ
らに、メモリの全体構成を、第２図以外のものに変形す
ることも可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば、ワード線
駆動用のＭＯＳトランジスタを、ワード線に対して交互
に、そのワード線の中央及び配置に配置したので、集積
度の向上により、ワード線間のピッチが小さくなっても
、大電流駆動能力を得るために大面積で形成されたワー
ド線駆動用ＭＯＳトランジスタをそのワード線間に配置
形成することができる。従って、アクセスの高速化が期
待できる。
駆動用のＭＯＳトランジスタを、ワード線に対して交互
に、そのワード線の中央及び配置に配置したので、集積
度の向上により、ワード線間のピッチが小さくなっても
、大電流駆動能力を得るために大面積で形成されたワー
ド線駆動用ＭＯＳトランジスタをそのワード線間に配置
形成することができる。従って、アクセスの高速化が期
待できる。
第１図は本発明の実施例を示すダイナミックＲＡＭの要
部回路図、第２図は従来のダイナミックＲＡＭの概略構
成図、第３図は第２図の要部回路図、第４図は第３図中
のメモリセルの回路図、第５図は第３図の動作波形図で
ある。 １−１．１−２・・・・・・第１．第２のメモリセルア
レイ、６−１ａ、６−１ｂ、６−２ａ、６−２ｂ・・・
・・・ビット線、１０−１１・１０−１２〜１０−４１
・１０−４２・・・・・・ワード線、１１・・・・・・
メモリセル、２０−１〜２０−３・・・・・・ワード線
駆動回路、２０−１１・２０−１２〜２０−４１・２０
−４２・・・・・・ＰＭＯ８゜
部回路図、第２図は従来のダイナミックＲＡＭの概略構
成図、第３図は第２図の要部回路図、第４図は第３図中
のメモリセルの回路図、第５図は第３図の動作波形図で
ある。 １−１．１−２・・・・・・第１．第２のメモリセルア
レイ、６−１ａ、６−１ｂ、６−２ａ、６−２ｂ・・・
・・・ビット線、１０−１１・１０−１２〜１０−４１
・１０−４２・・・・・・ワード線、１１・・・・・・
メモリセル、２０−１〜２０−３・・・・・・ワード線
駆動回路、２０−１１・２０−１２〜２０−４１・２０
−４２・・・・・・ＰＭＯ８゜
Claims (1)
- 【特許請求の範囲】 複数のビット線と二分割された複数のワード線との各交
差箇所にそれぞれ接続された複数のメモリセルがマトリ
クス状に配列された第１と第２のメモリセルアレイを備
え、複数のワード線駆動用のＭＯＳトランジスタを、前
記各ワード線にそれぞれ接続した分割ワード線駆動方式
のダイナミックＲＡＭにおいて、 前記二分割された複数のワード線に対して、前記ビット
線方向に交互にそのワード線の中央及び両端に、前記ワ
ード線駆動用のＭＯＳトランジスタをそれぞれ接続配置
したことを特徴とするダイナミックＲＡＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024242A JPH02203488A (ja) | 1989-02-02 | 1989-02-02 | ダイナミックｒａｍ |
| KR1019900001187A KR900013519A (ko) | 1989-02-02 | 1990-02-01 | 다이나믹 ram |
| US07/762,548 US5148401A (en) | 1989-02-02 | 1991-09-18 | DRAM with split word lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024242A JPH02203488A (ja) | 1989-02-02 | 1989-02-02 | ダイナミックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02203488A true JPH02203488A (ja) | 1990-08-13 |
Family
ID=12132782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024242A Pending JPH02203488A (ja) | 1989-02-02 | 1989-02-02 | ダイナミックｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH02203488A (ja) |
| KR (1) | KR900013519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278289A (ja) * | 1991-02-05 | 1992-10-02 | Samsung Electron Co Ltd | 半導体メモリ装置のワードラインドライバの配置方法 |
-
1989
- 1989-02-02 JP JP1024242A patent/JPH02203488A/ja active Pending
-
1990
- 1990-02-01 KR KR1019900001187A patent/KR900013519A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278289A (ja) * | 1991-02-05 | 1992-10-02 | Samsung Electron Co Ltd | 半導体メモリ装置のワードラインドライバの配置方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900013519A (ko) | 1990-09-06 |
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