JPH04278289A - 半導体メモリ装置のワードラインドライバの配置方法 - Google Patents

半導体メモリ装置のワードラインドライバの配置方法

Info

Publication number
JPH04278289A
JPH04278289A JP3242317A JP24231791A JPH04278289A JP H04278289 A JPH04278289 A JP H04278289A JP 3242317 A JP3242317 A JP 3242317A JP 24231791 A JP24231791 A JP 24231791A JP H04278289 A JPH04278289 A JP H04278289A
Authority
JP
Japan
Prior art keywords
word line
line driver
word
semiconductor memory
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3242317A
Other languages
English (en)
Other versions
JPH0812757B2 (ja
Inventor
Dong-Seon Min
ドン−セオン　ミン
Dong-Su Jeon
ドン−スー　ジェオン
Min Kyoung-Yeoil
キョウン−イェオル　ミン
Yong-Sik Seok
ヨン−シク　セオク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH04278289A publication Critical patent/JPH04278289A/ja
Publication of JPH0812757B2 publication Critical patent/JPH0812757B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置のメ
モリーアレイ構成に関するもので、特に高集積メモリー
装置に適合したワードラインドライバーの配置方法に関
するものである。
【０００２】
【従来の技術】半導体メモリー装置は高集積および大容
量化の傾向にある。これにともなって、一つのメモリー
セルが占有する面積が減少することにより、これと連結
されたワードラインおよびビットライン等の間隔が狹小
になり、センスアンプ等のレイアウトが相当に微細にな
っている。
【０００３】実際的に、メガ（ｍｅｇａ：２２０）級の
ＤＲＡＭにおいてはサブミクロン（ｓｕｂ−ｍｉｃｒｏ
ｎ）単位のデザインルール（ｄｅｓｉｇｎ　ｒｕｌｅ）
　が適用されていることは、この分野でよく知られてい
る事実である。
【０００４】このようなデザインルール上においては半
導体メモリー装置を同一な面積内でどのような方式で配
置設計するかにより、実際の製造工程における難易度が
決定されるといっても過言ではない。
【０００５】図４は従来の半導体メモリー装置１０の構
成を示す。図示のように、従来ではメモリーセルアレイ
２０（センスアンプを含む）の縁に列デコーダー３０と
行デコーダー６０が設計されており、行デコーダー６０
から出力されるデコーディング信号に応答して所定のワ
ードラインを選択するワードラインドライバー５０が配
置されている。
【０００６】メモリーセルアレイ２０は大別すると４個
のブロックに分割されており、一つのワードラインドラ
イバー５０が一つのブロックのメモリーセルアレイ２０
を担当している。
【０００７】このような半導体メモリー装置１０でメモ
リーセルアレイ２０、列デコーダー３０、行デコーダー
６０およびワードラインドライバー５０を除外した残余
の領域は周辺回路領域１１である。
【０００８】図４の従来技術のワードラインドライバー
５０とメモリーセルアレイ２０の連結状態に関しては米
国特許第４，４８１，６０９号に開示の構造から容易に
理解することができる。
【０００９】図５は上記特許に図示されているものを引
用したもので、図４のメモリーアレイの一部分をより詳
細に示している。図示のように、メモリーセルアレイ２
０内においては、多数個のワードラインＷＬ１〜ＷＬ１
０およびビットラインＢＬ１〜ＢＬ１０（図５において
は１０×１０配列を例として示している）が相互に直角
に交叉し、そのワードラインＷＬおよびビットラインＢ
Ｌに連結されたメモリーセル２１が形成されている。ビ
ットラインＢＬは列デコーダー３０のデコーディグ信号
によってデコーティングされる列選択回路（またはＹゲ
ートであるともいう）３１を通じて選択される。列選択
回路３１はセンスアンプ２２に連結される。
【００１０】そして、メモリーセルアレイ２０内のすべ
てのワードラインＷＬ１〜ＷＬ１０は一つのワードライ
ンドライバー５０に接続されている。これをより容易に
模式化すると、図６に図示のように、ワードラインドラ
イバー５０は該当するメモリーセルアレイ２０のワード
ラインＷＬの数と同数のワードラインドライバーノード
５１をもっている。
【００１１】このようなメモリーアレイの構成では、高
集積半導体メモリー装置を構成した時にワードラインが
長くなるためにワードラインの配線抵抗が増加してワー
ドラインの信号の伝達時間が遅延してしまう。そこで信
号の伝達時間の遅延を減少させるためにワードラインと
金属配線を部分結合する構成をとっている。
【００１２】図７はワードラインＷＬと金属配線ＭＬの
部分結合（ｓｔｒａｐｐｉｎｇ）　状態を示している。 従来の技術による図７のような金属部分結合領域５２は
部分結合の数が多ければ多い程大きな面積を占有し、こ
れはデザインルールおよびレイアウト上において大きな
障碍要因になる。
【００１３】一方、高集積半導体メモリー装置を構成す
る際に、微細なデザインルールを有するワードラインを
駆動するワードラインドライバーをより効果的に配置す
るための従来構造として、ワードラインドライバーを図
４のメモリーセルアレイ２０の両端に設計して、一つの
ワードラインドライバーにワードラインを一つおきに連
結して構成する方法がある。この方法によれば、微細な
デザインルールによるレイアウト問題は克服することが
できたが、図１の場合と同様に一つのワードラインドラ
イバーに引出される各ワードラインがメモリーセルアレ
イの端まで伸張されるので、その長さによる負荷抵抗お
よび寄生キャパシタンスが増加してしまい信号の伝達が
遅延される等の問題が残っている。
【００１４】
【発明が解決しようとする課題】そこで本発明の目的は
、高集積の半導体メモリー装置において、レイアウトお
よび製造工程が容易な、あるいは、ワードラインの長さ
による悪影響を除去し得るワードラインドライバーの配
置方法を提供することにある。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために本発明は、ワードラインドライバーを少なくと
も３つ以上に分割して配置し、分割されたワードライン
ドライバーの内の一つに連結したワードラインは、その
連結しているワードラインドライバーに隣接した他のワ
ードラインドライバーには連結せず、代わりに、このワ
ードラインに隣接した他のワードラインが前記隣接した
他のワードラインドライバーに連結していることを特徴
とする。
【００１６】
【作用】上述のような構成とすることで、ワードライン
の長さを短縮でき、ワードラインの長さによる抵抗が減
少されるので、信号遅延時間を大幅に短くできる。また
、金属配線との部分結合等を不要をすることで付加工程
をなくし、同時に、集積度を向上させることができるよ
うになる。
【００１７】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。図１は本発明による半導体メモリー装置の構成
の一実施例を示す。図示のように、本発明による半導体
メモリー装置１００は４ブロックに分割されたメモリー
アレイをもっている。各メモリーアレイブロックはセン
スアンプを含む４個のメモリーセルアレイ（ＭＣＡ／Ｓ
Ａ）と、列デコーダー３００と、５個に分割されてメモ
リーセルアレイの間と両端に配置されたワードラインド
ライバーＷＤ１１、ＷＤ２１、ＷＤ３１、ＷＤ４１、Ｗ
Ｄ５１と、隣接するメモリーアレイブロックと共通に使
用される行デコーダー６００とから構成されている。こ
のようなメモリーアレイブロックを除外した残りの部分
は周辺回路領域１１０である。そして、行デコーダー６
００と各ワードラインドライバーとの間の連結は、メモ
リーアレイ下部で、行デコーダー６００から引出されて
ワードラインドライバーに連結される配線を通して行わ
れる。
【００１８】本実施例では、ワードラインドライバーは
各ブロック５個に分割されているが、これに限らず、５
個より少なくても多くてもよい。しかし、分割数は少な
くとも３つ以上でなければ、本発明の効果を達成するこ
とができない。
【００１９】図１の左上部にある一つのブロックを例に
上げて、本発明によるワードラインドライバーとワード
ラインの連結状態を図２に模式的に示している。図２に
図示のように、一番目のワードラインＷＬ１は一番目、
３番目および５番目のワードラインドライバーＷＤ１１
、ＷＤ３１、ＷＤ５１に連結されており、二番目のワー
ドラインＷＬ２は二番目と４番目のワードラインドライ
バーＷＤ２１、ＷＤ４１に連結されている。即ち、一つ
のワードラインドライバーにはワードラインを一つおき
に連結することが可能で、また、ワードラインドライバ
ーの分割数に応じてワードラインの長さを短く設計する
ことができる。
【００２０】したがって、行デコーダー６００の長さの
方向にワードラインドライバーが占有する面積を従来の
５０％に減少させることができ、また、図１または図２
のようにワードラインドライバーを５分割して設置した
場合にはワードラインの長さを１／４に短縮できること
を容易に理解し得る。
【００２１】図３は本発明による別の実施例を図示した
もので、図３においてはメモリーアレイブロックを大、
小の６個のブロックに分割し、左側上部のブロックにお
いてはワードラインドライバーＷＤを３分割して配置し
、左側中央のブロックおいては４分割し、左側下部のブ
ロックにおいては３分割して配置設計した。この場合に
も、本発明による作用、効果に変わりはない。
【００２２】上記本発明の実施例においては二つの場合
だけを図示したが、半導体メモリー装置の集積度および
多様な特性によりワードラインドライバーをより多数に
分割することもできることをこの分野で通常の知識をも
つものは容易に理解し得る。
【００２３】
【発明の効果】以上説明してきたように、本発明による
と、ワードラインの長さを従来より短縮することができ
るので、従来技術のような信号の遅延効果を減少させる
ためのワードラインと金属との部分結合を用いることな
く、シリサイド等の面抵抗（ｓｈｅｅｔ　ｒｅｓｉｓｔ
ａｎｃｅ）が低い物質でワードラインを構成してワード
ライン自体の負荷抵抗（または配線抵抗）を減少させる
ことも可能である。 これにより、従来技術で必要であった部分結合領域をな
くすことができる。
【００２４】このように本発明は、半導体メモリー装置
の高集積化に有利なだけでなく、ワードラインの長さに
よる信号の遅延を大幅に減少させる効果もある。また、
本発明はワードラインの長さをワードラインドライバー
の分割に応じて短くでき、抵抗を減らすことができるの
で、ワードラインの抵抗減少のための付加工程の必要が
ないという利点もある。
【図面の簡単な説明】
【図１】本発明の実施例を示す半導体メモリー装置の構
成図である。
【図２】図１に示したメモリーアレイブロックの部分拡
大図である。
【図３】本発明の別の実施例を示す半導体メモリー装置
の構成図である。
【図４】従来の技術による半導体メモリー装置の構成図
である。
【図５】図４に示したメモリーアレイブロックの部分拡
大図である。
【図６】図４に示した半導体メモリー装置のワードライ
ンとワードラインドライバーの連結方法を説明する模式
図である。
【図７】従来技術のワードラインと金属配線の部分結合
状態を示す説明図である。
【符号の簡単な説明】
１００……半導体メモリー装置 １１０……周辺回路 ３００……列デコーダー ６００……行デコーダー ＷＤ１１……ワードラインドライバー ＷＤ２１……ワードラインドライバー ＷＤ３１……ワードラインドライバー ＷＤ４１……ワードラインドライバー ＷＤ５１……ワードラインドライバー ＭＣＡ／ＳＡ……メモリーセル

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　複数個のワードラインと、複数個のビ
    ットラインと、複数個のメモリーセルと、メモリーセル
    を選択するワードラインドライバーとを具備したメモリ
    ーアレイを有する半導体メモリー装置のワードラインド
    ライバーの配置方法において、ワードラインドライバー
    を少なくとも３つ以上に分割して配置し、この分割され
    たワードラインドライバーの内の一つに連結したワード
    ラインは、その連結しているワードラインドライバーに
    隣接した他のワードラインドライバーには連結せず、代
    わりに、このワードラインに隣接した他のワードライン
    が、前記隣接した他のワードラインドライバーに連結し
    ていることを特徴とする半導体メモリー装置のワードラ
    インドライバーの配置方法。
  2. 【請求項２】　　分割された各々のワードラインドライ
    バーが、隣接したメモリーセルアレイ内にあるワードラ
    インの一部を選択することができる請求項１記載の半導
    体メモリー装置のワードラインドライバーの配置方法。
  3. 【請求項３】　　ワードラインの長さが、分割されたワ
    ードラインドライバーの個数に反比例する請求項１記載
    の半導体メモリー装置のワードラインドライバーの配置
    方法。
  4. 【請求項４】　　複数個のワードラインと、複数個のビ
    ットラインと、複数個のメモリーセルと、ワードライン
    を選択するための行デコーダーおよびワードラインドラ
    イバーと、ビットラインを選択するための列デコーダー
    とを具備したメモリーアレイを有する半導体メモリー装
    置のワードラインドライバーの配置方法において、複数
    個のメモリーセルを所定個数のグループに分割し、その
    各メモリーセルグループに２つ以上のワードラインドラ
    イバーをもつようにし、ワードラインドライバーの一つ
    に連結したワードラインは、その連結しているワードラ
    インドライバーに隣接した他のワードラインドライバー
    には連結せず、代わりに、このワードラインに隣接した
    他のワードラインが前記隣接した他のワードラインドラ
    イバーに連結しており、そして、各ワードラインドライ
    バーはメモリーアレイの下部領域で行デコーダーと連結
    していることを特徴とする半導体メモリー装置のワード
    ラインドライバーの配置方法。
  5. 【請求項５】　　ワードラインドライバーが隣接したメ
    モリーセル内にあるワードラインの一部のみを選択する
    請求項４記載の半導体メモリー装置のワードラインドラ
    イバー端の配置方法。
  6. 【請求項６】　　メモリーセルグループがワードライン
    の伸張方向に分割されており、ワードラインドライバー
    が分割されたメモリーセルグループの数より一つ大きい
    数で分割されている請求項４記載の半導体メモリー装置
    のワードラインドライバーの配置方法。
JP3242317A 1991-02-05 1991-08-29 半導体メモリ装置のワードラインドライバの配置方法 Expired - Lifetime JPH0812757B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1964/1991 1991-02-05
KR1019910001964A KR930008310B1 (ko) 1991-02-05 1991-02-05 반도체 메모리장치의 워드라인드라이버단 배치방법

Publications (2)

Publication Number Publication Date
JPH04278289A true JPH04278289A (ja) 1992-10-02
JPH0812757B2 JPH0812757B2 (ja) 1996-02-07

Family

ID=19310780

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3242317A Expired - Lifetime JPH0812757B2 (ja) 1991-02-05 1991-08-29 半導体メモリ装置のワードラインドライバの配置方法

Country Status (7)

Country Link
US (1) US5319605A (ja)
JP (1) JPH0812757B2 (ja)
KR (1) KR930008310B1 (ja)
DE (1) DE4126050C2 (ja)
FR (1) FR2672418B1 (ja)
GB (1) GB2252650B (ja)
IT (1) IT1250088B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324343A (ja) * 2005-05-17 2006-11-30 Nec Electronics Corp 不揮発性半導体記憶装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446410A (en) * 1992-04-20 1995-08-29 Matsushita Electric Industrial Co.,Ltd. Semiconductor integrated circuit
JP3333352B2 (ja) * 1995-04-12 2002-10-15 株式会社東芝 半導体記憶装置
JP3411129B2 (ja) * 1995-07-03 2003-05-26 沖電気工業株式会社 半導体メモリ
KR100204542B1 (ko) * 1995-11-09 1999-06-15 윤종용 멀티 서브워드라인 드라이버를 갖는 반도체 메모리장치
KR100205007B1 (ko) * 1995-12-04 1999-06-15 윤종용 멀티-워드라인 드라이버를 갖는 반도체 메모리장치
KR0172376B1 (ko) * 1995-12-06 1999-03-30 김광호 서브워드라인 드라이버 구조를 가지는 반도체 메모리장치
KR100635195B1 (ko) * 2000-12-29 2006-10-16 주식회사 하이닉스반도체 플래쉬 메모리 장치
US7123537B2 (en) * 2002-03-15 2006-10-17 Macronix International Co., Ltd. Decoder arrangement of a memory cell array
US7170783B2 (en) * 2005-04-01 2007-01-30 Micron Technology, Inc. Layout for NAND flash memory array having reduced word line impedance
KR102109416B1 (ko) * 2013-05-21 2020-05-12 삼성전자주식회사 서브 워드라인 드라이버를 갖는 반도체 메모리 장치 및 그것의 구동방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5975488A (ja) * 1982-10-20 1984-04-28 Mitsubishi Electric Corp 半導体メモリ装置
JPS61283162A (ja) * 1985-06-10 1986-12-13 Nippon Denso Co Ltd 半導体記憶装置
JPH0233799A (ja) * 1988-07-22 1990-02-02 Toshiba Corp 半導体記録装置のデコード方法およびその装置
JPH02203488A (ja) * 1989-02-02 1990-08-13 Oki Electric Ind Co Ltd ダイナミックｒａｍ

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5567993A (en) * 1978-11-14 1980-05-22 Fujitsu Ltd Semiconductor memory unit
JPS61110459A (ja) * 1984-11-02 1986-05-28 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ
US4695978A (en) * 1984-11-15 1987-09-22 Fujitsu Limited Semiconductor memory device
JPS62165788A (ja) * 1986-01-16 1987-07-22 Sharp Corp 半導体集積回路装置
JP2511415B2 (ja) * 1986-06-27 1996-06-26 沖電気工業株式会社 半導体装置
US5172335A (en) * 1987-02-23 1992-12-15 Hitachi, Ltd. Semiconductor memory with divided bit load and data bus lines
JPS63225991A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体記憶装置
JP2629697B2 (ja) * 1987-03-27 1997-07-09 日本電気株式会社 半導体記憶装置
JPH0828421B2 (ja) * 1987-08-27 1996-03-21 株式会社東芝 半導体集積回路装置
JPH01245489A (ja) * 1988-03-25 1989-09-29 Hitachi Ltd 半導体記憶装置
JPS6464192A (en) * 1988-03-26 1989-03-10 Mitsubishi Electric Corp Semiconductor memory
JPH077809B2 (ja) * 1988-03-29 1995-01-30 株式会社東芝 集積回路
JPH077808B2 (ja) * 1988-03-29 1995-01-30 株式会社東芝 集積回路
JP2547615B2 (ja) * 1988-06-16 1996-10-23 三菱電機株式会社 読出専用半導体記憶装置および半導体記憶装置
JPH0766666B2 (ja) * 1988-08-29 1995-07-19 三菱電機株式会社 半導体記憶装置
JPH02156666A (ja) * 1988-12-09 1990-06-15 Matsushita Electron Corp 半導体装置
US5148401A (en) * 1989-02-02 1992-09-15 Oki Electric Industry Co., Ltd. DRAM with split word lines
JPH03235290A (ja) * 1990-02-09 1991-10-21 Mitsubishi Electric Corp 階層的な行選択線を有する半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5975488A (ja) * 1982-10-20 1984-04-28 Mitsubishi Electric Corp 半導体メモリ装置
JPS61283162A (ja) * 1985-06-10 1986-12-13 Nippon Denso Co Ltd 半導体記憶装置
JPH0233799A (ja) * 1988-07-22 1990-02-02 Toshiba Corp 半導体記録装置のデコード方法およびその装置
JPH02203488A (ja) * 1989-02-02 1990-08-13 Oki Electric Ind Co Ltd ダイナミックｒａｍ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324343A (ja) * 2005-05-17 2006-11-30 Nec Electronics Corp 不揮発性半導体記憶装置
US7880214B2 (en) 2005-05-17 2011-02-01 Renesas Electronics Corporation Nonvolatile semiconductor device

Also Published As

Publication number Publication date
KR920017101A (ko) 1992-09-26
ITRM910645A0 (it) 1991-08-29
DE4126050A1 (de) 1992-08-13
JPH0812757B2 (ja) 1996-02-07
GB9118641D0 (en) 1991-10-16
ITRM910645A1 (it) 1993-03-01
FR2672418B1 (fr) 1997-01-24
GB2252650A (en) 1992-08-12
DE4126050C2 (de) 1996-01-18
KR930008310B1 (ko) 1993-08-27
IT1250088B (it) 1995-03-30
FR2672418A1 (fr) 1992-08-07
GB2252650B (en) 1995-07-05
US5319605A (en) 1994-06-07

Similar Documents

Publication Publication Date Title
US5321646A (en) Layout of a semiconductor memory device
US5097440A (en) Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement
JPH0792998B2 (ja) 半導体メモリアレイ
JPH09282884A (ja) 半導体メモリ装置
JPH1031887A (ja) 半導体メモリ装置
US4590588A (en) Monolithic semiconductor memory
JPH04278289A (ja) 半導体メモリ装置のワードラインドライバの配置方法
JP2801822B2 (ja) 半導体メモリ装置
US5142492A (en) Semiconductor memory device
US6094390A (en) Semiconductor memory device with column gate and equalizer circuitry
US5184321A (en) Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement
US5101377A (en) Semiconductor memory device
JP2003007852A (ja) 半導体記憶装置
JP2603368B2 (ja) ダイナミックラム（ｄｒａｍ）のビット線増幅器の均衡実現構造
US5822238A (en) Semiconductor memory
JPH0695569B2 (ja) ゲ−トアレイｌｓｉ装置
JPH036596B2 (ja)
JPS6386186A (ja) 半導体記憶装置
JP2887951B2 (ja) 半導体記憶装置
KR940006080B1 (ko) 반도체 메모리장치의 어레이 배열방법
KR100204537B1 (ko) 서브 워드라인과 스트랩 구조를 갖는 반도체 메모리 장치
JPH07296589A (ja) 半導体記憶装置
JP3270083B2 (ja) ダイナミック型半導体記憶装置
JPH0730075A (ja) 半導体記憶装置及びこの記憶装置を含む論理回路
JPH0855479A (ja) 半導体メモリ装置のメモリセルアレイとそのアレイ配列方法