JPH0855479A - 半導体メモリ装置のメモリセルアレイとそのアレイ配列方法 - Google Patents
半導体メモリ装置のメモリセルアレイとそのアレイ配列方法Info
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- JPH0855479A JPH0855479A JP7148504A JP14850495A JPH0855479A JP H0855479 A JPH0855479 A JP H0855479A JP 7148504 A JP7148504 A JP 7148504A JP 14850495 A JP14850495 A JP 14850495A JP H0855479 A JPH0855479 A JP H0855479A
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【目的】 集積度が増しても適度なビット線幅及びビッ
ト線間隔を確保でき、動作信頼性を高く維持できるよう
なアレイ配列方法を提供する。 【構成】 ＳＲＡＭのアレイ配列方法として、列方向の
メモリセル間に１本ずつビット線ＢＬ，バーＢＬを配列
し、隣り合うメモリセル２でビット線を共有させるよう
にしたアレイ配列方法を提供する。ビット線がほぼ半減
するので適度な線幅を確保して抵抗増加を抑制しながら
集積度を上げられる。またビット線間隔に余裕を確保で
きるので結合容量を抑制できる。加えて、１行につき１
対のワード線ＷＬを配列し、１行分のメモリセルを１列
ごと交互に片方のワード線へ接続するようにしておく
と、１本のワード線に接続するメモリセル数が半減し、
１ワード線あたりの負荷が減って速度向上につながる。
１対のワード線のいずれか一方を活性化させるには、列
アドレス信号も行アドレスデコーディングに用いる。
ト線間隔を確保でき、動作信頼性を高く維持できるよう
なアレイ配列方法を提供する。 【構成】 ＳＲＡＭのアレイ配列方法として、列方向の
メモリセル間に１本ずつビット線ＢＬ，バーＢＬを配列
し、隣り合うメモリセル２でビット線を共有させるよう
にしたアレイ配列方法を提供する。ビット線がほぼ半減
するので適度な線幅を確保して抵抗増加を抑制しながら
集積度を上げられる。またビット線間隔に余裕を確保で
きるので結合容量を抑制できる。加えて、１行につき１
対のワード線ＷＬを配列し、１行分のメモリセルを１列
ごと交互に片方のワード線へ接続するようにしておく
と、１本のワード線に接続するメモリセル数が半減し、
１ワード線あたりの負荷が減って速度向上につながる。
１対のワード線のいずれか一方を活性化させるには、列
アドレス信号も行アドレスデコーディングに用いる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関す
るもので、特に、メモリセルが１対のビット線に接続さ
れる形の半導体メモリ装置におけるアレイ配列方法に関
するものである。
るもので、特に、メモリセルが１対のビット線に接続さ
れる形の半導体メモリ装置におけるアレイ配列方法に関
するものである。
【０００２】
【従来の技術】半導体メモリ装置では、高集積化により
メモリセルアレイのサイズも小型化されていく傾向にあ
り、従って、その工程マージンの確保やセルトランジス
タの特性改善等が当面の課題となっている。この課題の
克服は現時点では非常に難しく、そのためメモリの信頼
性は低下傾向にあり、歩留り等に影響している実情にあ
る。特に、メモリセルと接続されてデータの入出力動作
を遂行するビット線の線幅はアレイの集積性に大きなウ
エイトを占めるが、ビット線幅の縮小は反面で抵抗増加
をもたらすので、動作特性や信頼性に影響してくる。
メモリセルアレイのサイズも小型化されていく傾向にあ
り、従って、その工程マージンの確保やセルトランジス
タの特性改善等が当面の課題となっている。この課題の
克服は現時点では非常に難しく、そのためメモリの信頼
性は低下傾向にあり、歩留り等に影響している実情にあ
る。特に、メモリセルと接続されてデータの入出力動作
を遂行するビット線の線幅はアレイの集積性に大きなウ
エイトを占めるが、ビット線幅の縮小は反面で抵抗増加
をもたらすので、動作特性や信頼性に影響してくる。
【０００３】図２は、メモリセルアレイの従来構成を示
したブロック図である。列と行のマトリックス形態で配
列されたメモリセル２の列(column)方向両側にそれぞれ
設けられて１対で第１〜第Ｎ列を構成するビット線Ｂ
Ｌ，バーＢＬと、メモリセル２の行(row) 方向に設けら
れて第１〜第Ｎ行を構成するワード線ＷＬと、が形成さ
れている。そして、ワード線ＷＬ（１）〜ＷＬ（Ｎ）は
それぞれ対応する行デコーダ４（第１〜第Ｎ）に接続さ
れ、また各ビット線ＢＬ，バーＢＬは、この例でＹ−ゲ
ートとして用いられているＹ−パストランジスタ１０を
介してデータバスＤＢ，バーＤＢに接続される。列アド
レスの指定は、列デコーダ１１による列選択信号でＹ−
パストランジスタ１０を制御して行われ、行アドレスの
指定は、行デコーダ４による行選択信号でいずれかのワ
ード線ＷＬを活性化させることで行われる。当然なが
ら、列デコーダ１１は列アドレス信号をデコーディング
して列選択信号を出力し、行デコーダ４は行アドレス信
号をデコーディングして行選択信号を出力する。そし
て、アドレス指定で選択されたメモリセル２に対し、デ
ータバスＤＢ，バーＤＢを介してデータアクセスが実施
される。
したブロック図である。列と行のマトリックス形態で配
列されたメモリセル２の列(column)方向両側にそれぞれ
設けられて１対で第１〜第Ｎ列を構成するビット線Ｂ
Ｌ，バーＢＬと、メモリセル２の行(row) 方向に設けら
れて第１〜第Ｎ行を構成するワード線ＷＬと、が形成さ
れている。そして、ワード線ＷＬ（１）〜ＷＬ（Ｎ）は
それぞれ対応する行デコーダ４（第１〜第Ｎ）に接続さ
れ、また各ビット線ＢＬ，バーＢＬは、この例でＹ−ゲ
ートとして用いられているＹ−パストランジスタ１０を
介してデータバスＤＢ，バーＤＢに接続される。列アド
レスの指定は、列デコーダ１１による列選択信号でＹ−
パストランジスタ１０を制御して行われ、行アドレスの
指定は、行デコーダ４による行選択信号でいずれかのワ
ード線ＷＬを活性化させることで行われる。当然なが
ら、列デコーダ１１は列アドレス信号をデコーディング
して列選択信号を出力し、行デコーダ４は行アドレス信
号をデコーディングして行選択信号を出力する。そし
て、アドレス指定で選択されたメモリセル２に対し、デ
ータバスＤＢ，バーＤＢを介してデータアクセスが実施
される。
【０００４】メモリセル２は、第Ｎ列の１セルについて
示してあるように、電源電圧ＶＣＣ端及び各セル記憶ノ
ードＮ１との間に設けた抵抗Ｒと、ゲート端子が互いの
ドレインに交差接続するようにして各セル記憶ノードＮ
１と接地電圧ＶＳＳとの間に設けたＮＭＯＳトランジス
タ１４と、行選択信号により制御されるようにして各セ
ル記憶ノードＮ１とビット線ＢＬ，バーＢＬとの間に設
けたパストランジスタ１２と、から構成されるスタティ
ック形のものである。即ち、この例のメモリ装置はＳＲ
ＡＭである。また、ビット線負荷(bit line load) 回路
は、該当するビット線ＢＬ，バーＢＬに接続してビット
線対のプリチャージや増幅等を担当する回路である。
示してあるように、電源電圧ＶＣＣ端及び各セル記憶ノ
ードＮ１との間に設けた抵抗Ｒと、ゲート端子が互いの
ドレインに交差接続するようにして各セル記憶ノードＮ
１と接地電圧ＶＳＳとの間に設けたＮＭＯＳトランジス
タ１４と、行選択信号により制御されるようにして各セ
ル記憶ノードＮ１とビット線ＢＬ，バーＢＬとの間に設
けたパストランジスタ１２と、から構成されるスタティ
ック形のものである。即ち、この例のメモリ装置はＳＲ
ＡＭである。また、ビット線負荷(bit line load) 回路
は、該当するビット線ＢＬ，バーＢＬに接続してビット
線対のプリチャージや増幅等を担当する回路である。
【０００５】
【発明が解決しようとする課題】図２に示したメモリセ
ルアレイにおいては、ビット線１対で１列、即ち、２本
のビット線ＢＬ，バーＢＬで１列を構成している。従っ
てこの場合、Ｎ列×２のビット線数が必要とされる。そ
のため、メモリの大容量、高集積化に沿ってビット線幅
も大幅に縮小せざるを得ず、抵抗増加が著しい。ワード
線ＷＬについてはワード線ドライバを備えられることか
ら問題解決可能であるが、ビット線ＢＬ，バーＢＬにつ
いては微弱なセルデータを扱わなければならない都合
上、あまり抵抗が増えると信号伝送遅延や高電流密度に
より動作信頼性に影響してくるので、できれば抵抗は増
えない方が好ましいことは言うまでもない。また、ビッ
ト線間隔も高集積化でつまってくるので、ビット線間の
結合容量(coupling capacitance)が増し、ビット線間の
信号結合が誘発されるようになり、更にはビット線間の
結合ノイズによって微弱な信号の状態変化が誘発される
可能性も出てくる。これは正確な書込、読出動作等の動
作安定性に影響することから考えても、ビット線数はで
きるだけ少なくして間隔を確保した方が高集積化に有利
である。
ルアレイにおいては、ビット線１対で１列、即ち、２本
のビット線ＢＬ，バーＢＬで１列を構成している。従っ
てこの場合、Ｎ列×２のビット線数が必要とされる。そ
のため、メモリの大容量、高集積化に沿ってビット線幅
も大幅に縮小せざるを得ず、抵抗増加が著しい。ワード
線ＷＬについてはワード線ドライバを備えられることか
ら問題解決可能であるが、ビット線ＢＬ，バーＢＬにつ
いては微弱なセルデータを扱わなければならない都合
上、あまり抵抗が増えると信号伝送遅延や高電流密度に
より動作信頼性に影響してくるので、できれば抵抗は増
えない方が好ましいことは言うまでもない。また、ビッ
ト線間隔も高集積化でつまってくるので、ビット線間の
結合容量(coupling capacitance)が増し、ビット線間の
信号結合が誘発されるようになり、更にはビット線間の
結合ノイズによって微弱な信号の状態変化が誘発される
可能性も出てくる。これは正確な書込、読出動作等の動
作安定性に影響することから考えても、ビット線数はで
きるだけ少なくして間隔を確保した方が高集積化に有利
である。
【０００６】このような従来技術に着目して本発明で
は、集積度が増しても適度なビット線幅及びビット線間
隔を確保でき、高集積でも動作安定性、信頼性を高く維
持できるようなアレイ配列方法とその方法による構成を
もった半導体メモリ装置を提供する。
は、集積度が増しても適度なビット線幅及びビット線間
隔を確保でき、高集積でも動作安定性、信頼性を高く維
持できるようなアレイ配列方法とその方法による構成を
もった半導体メモリ装置を提供する。
【０００７】
【課題を解決するための手段】このような目的のために
本発明では、行と列のマトリックス状に配列され、１対
のビット線にそれぞれ接続してアクセスされるメモリセ
ルを備えたメモリセルアレイのアレイ配列方法として、
列方向のメモリセル間に１本ずつビット線を配列し、そ
して隣り合うメモリセルでビット線を共有させることを
特徴としたアレイ配列方法を提供する。
本発明では、行と列のマトリックス状に配列され、１対
のビット線にそれぞれ接続してアクセスされるメモリセ
ルを備えたメモリセルアレイのアレイ配列方法として、
列方向のメモリセル間に１本ずつビット線を配列し、そ
して隣り合うメモリセルでビット線を共有させることを
特徴としたアレイ配列方法を提供する。
【０００８】このアレイ配列方法によれば、１本のビッ
ト線が隣り合ったメモリセルで共有とされるので、従来
に比べてビット線数をほぼ半減させることができる。そ
の結果として、ビット線に適度な線幅を確保して抵抗増
加を抑制しながら集積度を上げることが可能となる。ま
た、ビット線の線間隔（ピッチ）を均一として余裕を確
保できるので結合容量を抑制することも可能となる。そ
して特に、アクセス対象のメモリセルに隣り合った列の
メモリセルは必然的に選択対象外となるので、アクセス
対象のビット線の電位展開で隣り合うビット線の信号が
影響を受けても問題はないし、逆に言えば、隣り合うビ
ット線がアクセス対象のビット線の信号に影響を与える
可能性を排除できる。更に、ビット線数が大きく減るの
で、ビット線負荷(bit line load) 回路自体の負荷低減
にも役立つ。
ト線が隣り合ったメモリセルで共有とされるので、従来
に比べてビット線数をほぼ半減させることができる。そ
の結果として、ビット線に適度な線幅を確保して抵抗増
加を抑制しながら集積度を上げることが可能となる。ま
た、ビット線の線間隔（ピッチ）を均一として余裕を確
保できるので結合容量を抑制することも可能となる。そ
して特に、アクセス対象のメモリセルに隣り合った列の
メモリセルは必然的に選択対象外となるので、アクセス
対象のビット線の電位展開で隣り合うビット線の信号が
影響を受けても問題はないし、逆に言えば、隣り合うビ
ット線がアクセス対象のビット線の信号に影響を与える
可能性を排除できる。更に、ビット線数が大きく減るの
で、ビット線負荷(bit line load) 回路自体の負荷低減
にも役立つ。
【０００９】これに加えて、１行あたり１対のワード線
を設けてメモリセルを分配接続すると、従来のように１
行のメモリセル全部を１本のワード線に接続する場合に
比べ、１本のワード線に接続するメモリセル数が半減す
る。従って、１ワード線あたりの負荷が減って駆動遅延
（信号遅延）を減らすことができる。この場合特に、１
行につき１対のワード線を配列し、１行分のメモリセル
を１列ごと交互に片方のワード線へ接続するようにして
おくと、アドレス選択の論理を簡単にできるうえ、集積
性もよい。１行１対のワード線のいずれか一方を活性化
させる選択手法としては、列アドレス信号も行アドレス
デコーディングに用いるのが行デコーダの論理回路を組
むうえでも簡単で好ましい。
を設けてメモリセルを分配接続すると、従来のように１
行のメモリセル全部を１本のワード線に接続する場合に
比べ、１本のワード線に接続するメモリセル数が半減す
る。従って、１ワード線あたりの負荷が減って駆動遅延
（信号遅延）を減らすことができる。この場合特に、１
行につき１対のワード線を配列し、１行分のメモリセル
を１列ごと交互に片方のワード線へ接続するようにして
おくと、アドレス選択の論理を簡単にできるうえ、集積
性もよい。１行１対のワード線のいずれか一方を活性化
させる選択手法としては、列アドレス信号も行アドレス
デコーディングに用いるのが行デコーダの論理回路を組
むうえでも簡単で好ましい。
【００１０】また、本発明によれば、半導体メモリ装置
におけるメモリセルアレイのアレイ配列方法において、
多数のメモリセルを列及び行に配列しておいて、ビット
線をメモリセルの列方向両側に１本ずつ隣り合うメモリ
セルに共有されるように配列し、また行方向偶数番目の
メモリセルを選択するワード線及び行方向奇数番目のメ
モリセルを選択するワード線を行方向に配列し、更に、
奇数番目のメモリセル選択用のワード線及び偶数番目の
メモリセル選択用のワード線を駆動する行デコーダを行
方向端部に配列し、またビット線をそれぞれ選択するた
めの列デコーダを列方向端部に配列し、そして、行デコ
ーダ及び列デコーダからそれぞれ出力される出力信号に
よってメモリセルを選択することを特徴としたアレイ配
列方法が提供される。この場合、行デコーダで偶数番目
のメモリセル選択用のワード線と奇数番目のメモリセル
選択用のワード線を選択的に駆動するためには、行デコ
ーダへ列アドレス信号も入力するようにして行アドレス
デコーディングを行うようにするのがよい。また、この
場合のビット線は、列デコーダの出力信号で制御される
Ｙ−ゲートを介してデータバスへ接続しておけばよい。
におけるメモリセルアレイのアレイ配列方法において、
多数のメモリセルを列及び行に配列しておいて、ビット
線をメモリセルの列方向両側に１本ずつ隣り合うメモリ
セルに共有されるように配列し、また行方向偶数番目の
メモリセルを選択するワード線及び行方向奇数番目のメ
モリセルを選択するワード線を行方向に配列し、更に、
奇数番目のメモリセル選択用のワード線及び偶数番目の
メモリセル選択用のワード線を駆動する行デコーダを行
方向端部に配列し、またビット線をそれぞれ選択するた
めの列デコーダを列方向端部に配列し、そして、行デコ
ーダ及び列デコーダからそれぞれ出力される出力信号に
よってメモリセルを選択することを特徴としたアレイ配
列方法が提供される。この場合、行デコーダで偶数番目
のメモリセル選択用のワード線と奇数番目のメモリセル
選択用のワード線を選択的に駆動するためには、行デコ
ーダへ列アドレス信号も入力するようにして行アドレス
デコーディングを行うようにするのがよい。また、この
場合のビット線は、列デコーダの出力信号で制御される
Ｙ−ゲートを介してデータバスへ接続しておけばよい。
【００１１】このようなアレイ配列方法に沿った半導体
メモリ装置のメモリセルアレイ構造として本発明によれ
ば、メモリセルを行と列のマトリックス形態に配列した
メモリセルアレイにおいて、メモリセルの列方向両側に
１本ずつ配列され、隣り合うメモリセルに共有されるビ
ット線と、行方向偶数番目のメモリセルを選択するワー
ド線及び行方向奇数番目のメモリセルを選択するワード
線と、これらワード線を駆動する行デコーダと、ビット
線をそれぞれ選択するための列デコーダと、を備え、行
デコーダ及び列デコーダから出力される各出力信号に従
ってメモリセルを選択するようになっていることを特徴
としたメモリセルアレイが提供される。このアレイにお
ける行デコーダは、列アドレス信号も入力としてその論
理に応じ、偶数番目のメモリセル選択用のワード線と奇
数番目のメモリセル選択用のワード線を選択的に駆動す
るようにしておくとよい。またビット線は、列デコーダ
の出力信号により制御されるＹ−ゲートを介してデータ
バスに接続しておけばよい。
メモリ装置のメモリセルアレイ構造として本発明によれ
ば、メモリセルを行と列のマトリックス形態に配列した
メモリセルアレイにおいて、メモリセルの列方向両側に
１本ずつ配列され、隣り合うメモリセルに共有されるビ
ット線と、行方向偶数番目のメモリセルを選択するワー
ド線及び行方向奇数番目のメモリセルを選択するワード
線と、これらワード線を駆動する行デコーダと、ビット
線をそれぞれ選択するための列デコーダと、を備え、行
デコーダ及び列デコーダから出力される各出力信号に従
ってメモリセルを選択するようになっていることを特徴
としたメモリセルアレイが提供される。このアレイにお
ける行デコーダは、列アドレス信号も入力としてその論
理に応じ、偶数番目のメモリセル選択用のワード線と奇
数番目のメモリセル選択用のワード線を選択的に駆動す
るようにしておくとよい。またビット線は、列デコーダ
の出力信号により制御されるＹ−ゲートを介してデータ
バスに接続しておけばよい。
【００１２】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００１３】図１に、ＳＲＡＭに本発明を適用した場合
の実施例をブロック図で示してある。列と行にマトリッ
クス形態で配列したメモリセル２の列方向両側に１本ず
つ、交互にビット線ＢＬとその相補ビット線バーＢＬが
配列されている。そして、メモリセル２の行方向両側に
は、１行分の行デコーダ１６に接続される１対のワード
線ＷＬがそれぞれ配列され、１本のワード線ＷＬが１行
に配列されたメモリセル２を１つおきに選択するように
なっている。即ち、第１行担当の行デコーダ１６は、第
１行に配列されたメモリセル２のうちの偶数番目（図中
右から）のメモリセル２を選択するためのワード線ＷＬ
（１）と、第１行に配列されたメモリセル２のうちの奇
数番目（図中右から）のメモリル２を選択するためのワ
ード線ＷＬ（１Ｂ）と、を駆動する。そして、第Ｎ行担
当の行デコーダ１６は、第Ｎ行に配列されたメモリセル
２のうちの偶数番目（図中右から）のメモリセル２を選
択するためのワード線ＷＬ（Ｎ）と、第Ｎ行に配列され
たメモリセル２のうちの奇数番目（図中右から）のメモ
リセル２を選択するためのワード線ＷＬ（ＮＢ）と、を
駆動する。
の実施例をブロック図で示してある。列と行にマトリッ
クス形態で配列したメモリセル２の列方向両側に１本ず
つ、交互にビット線ＢＬとその相補ビット線バーＢＬが
配列されている。そして、メモリセル２の行方向両側に
は、１行分の行デコーダ１６に接続される１対のワード
線ＷＬがそれぞれ配列され、１本のワード線ＷＬが１行
に配列されたメモリセル２を１つおきに選択するように
なっている。即ち、第１行担当の行デコーダ１６は、第
１行に配列されたメモリセル２のうちの偶数番目（図中
右から）のメモリセル２を選択するためのワード線ＷＬ
（１）と、第１行に配列されたメモリセル２のうちの奇
数番目（図中右から）のメモリル２を選択するためのワ
ード線ＷＬ（１Ｂ）と、を駆動する。そして、第Ｎ行担
当の行デコーダ１６は、第Ｎ行に配列されたメモリセル
２のうちの偶数番目（図中右から）のメモリセル２を選
択するためのワード線ＷＬ（Ｎ）と、第Ｎ行に配列され
たメモリセル２のうちの奇数番目（図中右から）のメモ
リセル２を選択するためのワード線ＷＬ（ＮＢ）と、を
駆動する。
【００１４】この例の場合、１対のワード線ＷＬのいず
れか一方、即ち、偶数番目のメモリセル選択ワード線Ｗ
Ｌ（１）〜ＷＬ（Ｎ）と奇数番目のメモリセル選択ワー
ド線ＷＬ（１Ｂ）〜ＷＬ（ＮＢ）のうちのいずれか一方
を選択するためのアドレスデコーディングについては、
対応する列アドレス信号を各行デコーダ１６に入力して
その論理を行アドレスのデコーディングに組合わせるこ
とで容易に実施できる。これは特に詳しく説明するまで
もないであろう。
れか一方、即ち、偶数番目のメモリセル選択ワード線Ｗ
Ｌ（１）〜ＷＬ（Ｎ）と奇数番目のメモリセル選択ワー
ド線ＷＬ（１Ｂ）〜ＷＬ（ＮＢ）のうちのいずれか一方
を選択するためのアドレスデコーディングについては、
対応する列アドレス信号を各行デコーダ１６に入力して
その論理を行アドレスのデコーディングに組合わせるこ
とで容易に実施できる。これは特に詳しく説明するまで
もないであろう。
【００１５】ビット線ＢＬ，バーＢＬは、Ｙ−ゲートと
して用いられるＹ−パストランジスタ１０を介してデー
タバスＤＢ，バーＤＢにそれぞれ接続されている。そし
て、行デコーダ１６による行選択信号でワード線ＷＬを
選択して活性化させ、更に、列デコーダ１１による列選
択信号でＹ−パストランジスタ１０を選択制御すること
で、データバスＤＢ，バーＤＢを介してメモリセル２に
対するデータアクセスが行われる。尚、Ｙ−ゲートとし
ては、単純なスイッチ素子としてのトランジスタの他に
も論理ゲート等を用いることも可能である。また、ワー
ド線ＷＬを１行１対設ける代わりに、列デコーダ１１の
列選択信号で制御するようにしたゲート手段（例えばト
ランジスタ）を各メモリセル２に追加形成（トランジス
タ１２に加えて）しておけば、ワード線ＷＬは１行１本
とすることも可能である。但し、この構成とした場合、
メモリセル２のサイズがゲート手段追加分増加すること
になるので、ワード線ＷＬを１行１対設ける方が集積性
から考えるとよい。
して用いられるＹ−パストランジスタ１０を介してデー
タバスＤＢ，バーＤＢにそれぞれ接続されている。そし
て、行デコーダ１６による行選択信号でワード線ＷＬを
選択して活性化させ、更に、列デコーダ１１による列選
択信号でＹ−パストランジスタ１０を選択制御すること
で、データバスＤＢ，バーＤＢを介してメモリセル２に
対するデータアクセスが行われる。尚、Ｙ−ゲートとし
ては、単純なスイッチ素子としてのトランジスタの他に
も論理ゲート等を用いることも可能である。また、ワー
ド線ＷＬを１行１対設ける代わりに、列デコーダ１１の
列選択信号で制御するようにしたゲート手段（例えばト
ランジスタ）を各メモリセル２に追加形成（トランジス
タ１２に加えて）しておけば、ワード線ＷＬは１行１本
とすることも可能である。但し、この構成とした場合、
メモリセル２のサイズがゲート手段追加分増加すること
になるので、ワード線ＷＬを１行１対設ける方が集積性
から考えるとよい。
【００１６】この半導体メモリ装置では、ビット線Ｂ
Ｌ，バーＢＬはメモリセルアレイ内で、ビット線ＢＬと
相補ビット線バーＢＬを１本ずつ交互に配列した配列方
法とされている。即ち、各メモリセル２の列方向の間に
は１対のビット線ＢＬ，バーＢＬのいずれか１本ずつが
配列され、隣り合うメモリセル２に共有される構成であ
る。これに対し従来技術による半導体メモリ装置では、
１列あたりに必ず１対（２本）のビット線が配列され
る、即ち、各メモリセル２の列方向の間にビット線が２
本ずつ配列される構成である。従って、従来に比べ、こ
の実施例におけるビット線数はほぼ半減することにな
る。これにより、ビット線幅及びビット線間隔に余裕を
もたせられる。
Ｌ，バーＢＬはメモリセルアレイ内で、ビット線ＢＬと
相補ビット線バーＢＬを１本ずつ交互に配列した配列方
法とされている。即ち、各メモリセル２の列方向の間に
は１対のビット線ＢＬ，バーＢＬのいずれか１本ずつが
配列され、隣り合うメモリセル２に共有される構成であ
る。これに対し従来技術による半導体メモリ装置では、
１列あたりに必ず１対（２本）のビット線が配列され
る、即ち、各メモリセル２の列方向の間にビット線が２
本ずつ配列される構成である。従って、従来に比べ、こ
の実施例におけるビット線数はほぼ半減することにな
る。これにより、ビット線幅及びビット線間隔に余裕を
もたせられる。
【００１７】一方、１行あたりのワード線ＷＬを１対と
してメモリセル２を１列ごと交互に片方のワード線ＷＬ
へ接続する、つまり１行に配列されたメモリセル２を１
つおきに１対のワード線ＷＬ（１）〜ＷＬ（Ｎ），ＷＬ
（１Ｂ）〜ＷＬ（ＮＢ）の片方へ接続する構成としてあ
るので、１ワード線駆動で選択されるメモリセル数が少
なくなり、セル電流を減少させられることにもなる。こ
れによれば、メモリセルの接地電圧用結束(strapping)
線の減少も可能になる。
してメモリセル２を１列ごと交互に片方のワード線ＷＬ
へ接続する、つまり１行に配列されたメモリセル２を１
つおきに１対のワード線ＷＬ（１）〜ＷＬ（Ｎ），ＷＬ
（１Ｂ）〜ＷＬ（ＮＢ）の片方へ接続する構成としてあ
るので、１ワード線駆動で選択されるメモリセル数が少
なくなり、セル電流を減少させられることにもなる。こ
れによれば、メモリセルの接地電圧用結束(strapping)
線の減少も可能になる。
【００１８】尚、上記実施例では、データバスＤＢ，バ
ーＤＢを１対のように図示してあるが、その入出力線対
は複数設けられる場合も可能であることは容易に理解さ
れよう。また、ＳＲＡＭを例として説明したが、その
他、ＤＲＡＭ等にも適用可能なものがあることは容易に
理解されるであろう。
ーＤＢを１対のように図示してあるが、その入出力線対
は複数設けられる場合も可能であることは容易に理解さ
れよう。また、ＳＲＡＭを例として説明したが、その
他、ＤＲＡＭ等にも適用可能なものがあることは容易に
理解されるであろう。
【００１９】
【発明の効果】以上述べてきたように本発明によれば、
隣り合うメモリセルにビット線を共有させてビット線と
相補ビット線をメモリセル間に１本ずつ交互に配列する
ようにしたことで、高集積化してもビット線幅とビット
線間隔を適度に確保してビット線の抵抗、結合容量を減
少させ、結合ノイズを除去することが可能となり、大容
量、高集積のメモリ装置において動作安定性、信頼性を
高めるられる。また、１行１対のワード線を設けてメモ
リセルを分配接続することでワード線の駆動遅延低減、
セル電流の抑制が可能となり、アクセスタイムの向上や
低消費電力の実現に寄与できる。
隣り合うメモリセルにビット線を共有させてビット線と
相補ビット線をメモリセル間に１本ずつ交互に配列する
ようにしたことで、高集積化してもビット線幅とビット
線間隔を適度に確保してビット線の抵抗、結合容量を減
少させ、結合ノイズを除去することが可能となり、大容
量、高集積のメモリ装置において動作安定性、信頼性を
高めるられる。また、１行１対のワード線を設けてメモ
リセルを分配接続することでワード線の駆動遅延低減、
セル電流の抑制が可能となり、アクセスタイムの向上や
低消費電力の実現に寄与できる。
【図１】本発明による半導体メモリ装置のメモリセルア
レイの要部構成を示すブロック図。
レイの要部構成を示すブロック図。
【図２】従来の技術による半導体メモリ装置のメモリセ
ルアレイの要部構成を示すブロック図。
ルアレイの要部構成を示すブロック図。
２ メモリセル １０ Ｙ−パストランジスタ（Ｙ−ゲート） １１ 列デコーダ １２，１４ トランジスタ（ＮＭＯＳＦＥＴ） １６ 行デコーダ ＢＬ ビット線 ＷＬ ワード線 ＤＢ データバス Ｒ 抵抗 Ｎ１ セル記憶ノード ＶＣＣ 電源電圧 ＶＳＳ 接地電圧
Claims (9)
- 【請求項１】 メモリセルを行と列のマトリックス形態
に配列した半導体メモリ装置のメモリセルアレイにおい
て、 メモリセルの列方向両側に１本ずつ配列され、隣り合う
メモリセルに共有されるビット線と、行方向偶数番目の
メモリセルを選択するワード線及び行方向奇数番目のメ
モリセルを選択するワード線と、これらワード線を駆動
する行デコーダと、ビット線をそれぞれ選択するための
列デコーダと、を備え、行デコーダ及び列デコーダから
出力される各出力信号に従ってメモリセルを選択するよ
うになっていることを特徴とするメモリセルアレイ。 - 【請求項２】 行デコーダは、列アドレス信号も入力と
して偶数番目のメモリセル選択用のワード線と奇数番目
のメモリセル選択用のワード線を選択的に駆動するよう
にされている請求項１記載のメモリセルアレイ。 - 【請求項３】 ビット線は、列デコーダの出力信号によ
り制御されるＹ−ゲートを介してデータバスに接続され
ている請求項１又は請求項２記載のメモリセルアレイ。 - 【請求項４】 半導体メモリ装置におけるメモリセルア
レイのアレイ配列方法において、 多数のメモリセルを列及び行に配列しておいて、ビット
線をメモリセルの列方向両側に１本ずつ隣り合うメモリ
セルに共有されるように配列し、また行方向偶数番目の
メモリセルを選択するワード線及び行方向奇数番目のメ
モリセルを選択するワード線を行方向に配列し、更に、
奇数番目のメモリセル選択用のワード線及び偶数番目の
メモリセル選択用のワード線を駆動する行デコーダを行
方向端部に配列し、またビット線をそれぞれ選択するた
めの列デコーダを列方向端部に配列し、そして、行デコ
ーダ及び列デコーダからそれぞれ出力される出力信号に
よってメモリセルを選択することを特徴とするアレイ配
列方法。 - 【請求項５】 行デコーダに列アドレス信号も入力する
ようにし、偶数番目のメモリセル選択用のワード線と奇
数番目のメモリセル選択用のワード線を選択的に駆動さ
せるようにした請求項４記載のアレイ配列方法。 - 【請求項６】 ビット線を、列デコーダの出力信号で制
御されるＹ−ゲートを介してデータバスへ接続するよう
にした請求項４又は請求項５記載のアレイ配列方法。 - 【請求項７】 行と列のマトリックス状に配列され、１
対のビット線にそれぞれ接続してアクセスされるメモリ
セルを備えたメモリセルアレイのアレイ配列方法におい
て、 列方向のメモリセル間に１本ずつビット線を配列し、そ
して隣り合うメモリセルでビット線を共有させるように
したことを特徴とするアレイ配列方法。 - 【請求項８】 １行につき１対のワード線を配列し、１
行分のメモリセルを１列ごと交互に片方のワード線へ接
続するようにした請求項７記載のアレイ配列方法。 - 【請求項９】 列アドレス信号も行アドレスデコーディ
ングに用いて１行１対のワード線のいずれか一方を選択
駆動するようにした請求項８記載のアレイ配列方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940013477A KR960002355A (ko) | 1994-06-15 | 1994-06-15 | 반도체 메모리 장치 및 그 어레이 배열방법 |
| KR1994P13477 | 1994-06-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855479A true JPH0855479A (ja) | 1996-02-27 |
Family
ID=19385323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7148504A Pending JPH0855479A (ja) | 1994-06-15 | 1995-06-15 | 半導体メモリ装置のメモリセルアレイとそのアレイ配列方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0855479A (ja) |
| KR (1) | KR960002355A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980053665A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 반도체 메모리 장치 |
| KR20010062926A (ko) * | 1999-12-21 | 2001-07-09 | 박종섭 | 인접한 메모리 셀이 비트 라인을 공유하는 반도체 메모리구조 |
| JP3737696B2 (ja) * | 2000-11-17 | 2006-01-18 | 株式会社東芝 | 横型の電界放出型冷陰極装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134787A (ja) * | 1984-07-25 | 1986-02-19 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH0376095A (ja) * | 1989-08-16 | 1991-04-02 | Kawasaki Steel Corp | 論理回路用メモリ |
| JPH03194795A (ja) * | 1989-12-22 | 1991-08-26 | Kawasaki Steel Corp | 半導体集積回路 |
| JPH0721780A (ja) * | 1993-07-07 | 1995-01-24 | Hitachi Ltd | スタティックランダムアクセスメモリ |
-
1994
- 1994-06-15 KR KR1019940013477A patent/KR960002355A/ko not_active Application Discontinuation
-
1995
- 1995-06-15 JP JP7148504A patent/JPH0855479A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134787A (ja) * | 1984-07-25 | 1986-02-19 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JPH0376095A (ja) * | 1989-08-16 | 1991-04-02 | Kawasaki Steel Corp | 論理回路用メモリ |
| JPH03194795A (ja) * | 1989-12-22 | 1991-08-26 | Kawasaki Steel Corp | 半導体集積回路 |
| JPH0721780A (ja) * | 1993-07-07 | 1995-01-24 | Hitachi Ltd | スタティックランダムアクセスメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002355A (ko) | 1996-01-26 |
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