JPH03194795A

JPH03194795A - 半導体集積回路

Info

Publication number: JPH03194795A
Application number: JP1333271A
Authority: JP
Inventors: Masato Yoneda; 正人米田; Juichi Ishii; 寿一石井
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1989-12-22
Filing date: 1989-12-22
Publication date: 1991-08-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路に関し、特に、ＰＬＤ（プ
ログラマブル・ロジック・デバイス）等に用いられる論
理定義用メモリにおいて、配線等のレイアウトを容易に
行えるようにしたものである。

〔従来の技術〕

第９図は、ＰＬＤ等に用いられている従来の論理定義用
メモリの構成図である。

即ち、複数組のビット線Ｂ、Ｕと、複数のワード線Ｗと
が相互に格子状に配置され、これらビット線Ｂ、Ｕ及び
ワード線Ｗに対応して複数の記憶セルＣがマトリックス
状に配置しである。

各記憶セルＣは、−組のビット線Ｂ、Ｕ及び一本のワー
ド線Ｗに接続されていて、例えば第１０図に示すように
、一対のインバータ５０ａ、５０ｂをたすき掛にしたフ
リップフロップ５０を有すると共に、ビット線Ｂ、Ｂが
、ＮＭＯ３）ランジスタ（ＮチャネルＭＯ３形電界効果
トランジスタ）Ｎ３゜＋Ｎ！Ｉを介してフリップフロッ
プ５０の内部ノードＱ　＋　ｏ　＋　Ｑ　Ｉ＋に供給さ
れ、ワード線ＷがＮＭＯＳトランジスタＮ３゜、Ｎ３．
のゲートに供給されている。

さらに、フリップフロップ５０の一方の内部ノードＱ１
゜（他方の内部ノードＱ　＋　＋でもよい。）が、論理
定義用の配線５１に介挿されたＮＭＯ３）うンジスタＮ
、２のゲートに供給されている。

そして、例えば記憶セルＣに論理値ｒｌＪのデータを記
憶するには、ビット線Ｂを高電位（例えば５Ｖ）とし且
つビット線■を低電位（例えば０■）とすると共に、ワ
ード線Ｗを立ち上げてＮＭＯＳトランジスタＮ３゜、　
Ｎ３．をオンとしてフリップフロップ５０の側内部ノー
ドＱ　ＩＯ＋　Ｑｌｌをビット線Ｂ、■に接続する。

すると、内部ノードＱ１゜の電位がビット線Ｂの電圧ま
で上昇し、内部ノードＱ　＋　ｒの電位がビット線Ｈの
電圧まで下降するから、内部ノードＱ、。に論理値「１
」が記憶され、内部ノードＱ　＋　＋に論理値「０」が
記憶されたことになる。

この状態からワード線Ｗを低電位とすれば、８ＭＯ３）
ランジスタＮ、。、Ｎ、、がオフとなって記憶セルＣが
ビット線Ｂ、　ｌｌｒから切り離されるが、フリップフ
ロップ５０に電源が供給されていれば内部ノードＱ　Ｉ
　Ｏ＋　Ｑ　Ｉ　１の状態は保持されるから、内部ノー
ドＱ　Ｉｏが供給されるＮＭＯＳトランジスタＮ３□は
、オン状態を維持する。

つまり、記憶セルＣの記憶データによって論理定義用の
配線５１の状態を制御できるから、第９図に示すように
多数の記憶セルＣを有し、それぞれの記憶セルＣに適宜
データを記憶させて論理定義用の配線の状態を制御すれ
ば、所望の論理回路を備えたＰＬＤが得られる。

ここで、上述したようなＰＬＤ等に用いられる論理定義
用のメモリにあっては、各配線を伝わる信号の速度を考
えた場合、抵抗値の比較的低いアルミニウムで配線を行
うことが望ましいが、全ての配線をアルミニウムで行う
ことは配線密度に限界があるため不可能である。従って
、データ書き込み時のビット線での電圧降下を防ぎ確実
なデータ書き込みが要求されるビット線Ｂ、Ｈや、信号
伝搬の高速性が要求される論理定義用の配線５１はアル
ミニウムで配線し、データの書き込み時以外には殆ど活
用しないので特に高速は要求されないワード線Ｗは、ア
ルミニウム配線の密度に影響を与えないように、通常、
ポリシリコンで配線していた。

〔発明が解決しようとする課題〕

しかしながら、通常の論理定義用のメモリにあっては、
第９図及び第１０図に示すように、一つのセルに対して
二本のビット線Ｂ、Ｈが必要であると共に、論理定義用
であるため配線５１が配設されているため、ワード線Ｗ
をポリシリコンで配線しただけでは、アルミニウム配線
の高密度を充分緩和したとはいえなかった。

また、ビット線Ｂ、’Ｅｒを抵抗値の大きいポリシリコ
ンで配線すると、ビット線Ｂ、Ｈにおける電圧降下が大
きくなってしまうので、記憶セルＣへのデータ書き込み
が行えなくなる場合があるし、論理定義用の配線５１を
ポリシリコンで配線すると、ＰＬＤの機能低下を招いて
しまう。さらに、各記憶セルＣを一本のビット線で制御
することも考えられるが、これでは、書き込みシーケン
ス等が非常に複雑となり現実的ではない。

そこで、本発明は、このような従来の技術が有する未解
決の課題に着目してなされたものであり、機能低下を招
くことなく、配線のレイアウトが容易となる半導体集積
回路を提供することを目的としている。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、格子状に配置さ
れた複数のビット線及び複数のワード線と、これらビッ
ト線及びワード線に沿ってマトリックス状に配置された
複数の記憶セルとを有し、一つの記憶セルを、二本のビ
ット線及び一本のワード線で制御する半導体集積回路に
おいて、ワード線に沿って隣合う記憶セル間のビット線
を、それら記憶セル間で共有させると共に、前記隣合う
記憶セルを、異なったワード線に接続した。

〔作用〕

ワード線に沿って隣合う記憶セル間でビット線を共有さ
せると、共有されたビット線の電位は、それら両方の記
憶セルに供給されることになるが、それら記憶セルは異
なったワード線に接続されているため、共有されたビッ
ト線の電位が、両方の記憶セルに同時に供給されること
はない。従って、記憶セルへのデータの書き込みシーケ
ンスは正常に行われる。

そして、ビット線を共有としたので、ビット線の本数が
少なくなるから、アルミニウム配線の高密度が緩和され
る。

〔実施例〕

以下′、この発明の実施例を図面に基づいて説明する。

第１図乃至第７図は、本発明の第１実施例を示す図であ
る。

先ず、構成を説明すると、第１図において、複数のビッ
ト線及び複数のワード線（図中、省略）を格子状に配置
すると共に、それらビット線及びワード線に沿って、例
えば第１０図に示したようなＳ　ＲＡＭ　（Ｓｔａｔｉ
ｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）等
の複数の記憶セル（図中、省略）をマトリックス状に配
置してなる記憶部１は、記憶部１内を左右方向に延びる
ワード線端部に接続されたロウ側プログラム回路２と、
記憶部１内を上下方向に延びるビット線端部に接続され
たカラム側プログラム回路４とによって、データの書き
込み等の処理が行われる。

第２図は、記憶部１の一部分の構成図であり、図中上下
方向に延びる複数のビット線Ｂ　（Ｂ、〜ＢＳ）と図中
左右方向に延びる複数のワード線Ｗ（Ｗ０〜Ｗ８）とが
格子状に配置された部位を示している。

そして、ビット線Ｂ　Ｉ”　Ｂ　ｓは等間隔に配置され
ているが、ワード線Ｗ０〜Ｗ８は広い間隔と狭い間隔と
が交互に繰り返すように配置されていて、それらビット
線Ｂ、−Ｂ１間で、ワード線Ｗ０〜Ｗ３間の広い間隔の
それぞれに、記憶セルＣが配置されている。

各記憶セルＣは、自身を囲む二本のビット線Ｂのそれぞ
れに接続されると共に、自身を囲む二本のワード線Ｗの
内の一方のワード線Ｗに接続されている。ただし、ワー
ド線Ｗに沿って隣合う記憶セルＣは、それぞれ異なった
ワード線Ｗに接続されている。

具体的に説明すると、例えばビット線Ｂ、及び８２間の
記憶セルＣと、ビット線Ｂ２及び８３間の記憶セルＣと
は、それら隣合う記憶セルＣ間に位置するビット線Ｂ２
は共有しているが、前者のグループに属する記憶セルＣ
は、図中上側のワード線Ｗ　（Ｗ６　、ｗ２．Ｗ４　、
Ｗ＆　）に接続され、後者のグループに属する記憶セル
Ｃは、図中下側のワード線Ｗ　（Ｗ＋　、　Ｗ３　、　
Ｗｓ　、Ｗｑ　）に接続されている。

一方、ロウ側プログラム回路２は、ロウ側終端ビット検
出回路２ａと、ロウ側先頭ビット検出回路２ｂとの間に
、第３図に示すようなロウ側基本回路３を記憶部１が有
するワード線Ｗの数だけ直列に接続してなるロウ側シフ
トレジスタ２Ｃを設けたものである。

各ロウ側基本回路３は、二相クロックＣＫ、。

ＣＫ、及びクリア信号ＣＬＲ，が供給されるフリップフ
ロップ３ａを備えていて、このフリップフロップ３ａの
出力端Ｑ、は、次段のロウ側基本回路３の入力端り、に
接続されると共に、インバータ３ｂと、ＮＯＲ回路から
なるワード線ドライバ３Ｃとを介してワード線Ｗに接続
されている。また、ワード線ドライバ３Ｃには、ワード
線Ｗを立ち上げる際にのみＨレベルとなるクロックＣＫ
Ｗがインバータ３ｄを介して供給されている。

従って、ワード線Ｗが立ち上がるのは、フリップフロッ
プ３ａの出力端Ｑ、及びクロックＣＫＷが共にＨレベル
（論理値「１」）の場合である。

一方、カラム側プログラム回路４は、カラム側終端ビッ
ト検出回路４ａと、カラム側先頭ビット検出回路４ｂと
の間に、ロウ側シフトレジスタ４Ｃを設けたものである
。

ロウ側シフトレジスタ４Ｃは、第４図に示すように、カ
ラム側基本回路７を所定数だけ直列に接続、即ち、カラ
ム側基本回路７の出力端Ｑ２を、次段のカラム側基本回
路７の入力端Ｄ２に接続して構成されている。

カラム側基本回路７は、第５図に示すように、二相のク
ロックＣＫ３．ＣＫ、及びクリア信号ＣＬＲ，が供給さ
れるフリップフロップ９を備え、そのフリップフロップ
９の出力端Ｑ及び豆が、ライトパルスＷＲに応じて駆動
するビット線ドライバ１０ａ及び１０ｂの入力側に接続
されていて、フリップフロップ９の一方の出力端Ｑが、
カラム側基本回路７の出力端Ｑ２となっている。

そして、ビット線ドライバ１０ａ及び１０ｂの出力側は
、ビット線選択信号ＳＢに応じて駆動するビット線選択
回路１５の入力側に接続されている。また、ビット線ド
ライバ１０ａ及び１０ｂとビット線選択回路１５との間
には、データ読み出し時に、プリチャージ信号ＰＣに応
じてプリチャージを行うプリチャージ回路１１ａ及びｌ
ｌｂが接続されている。

さらに、ビット線ドライバ１０ａ及び１０ｂの出力側は
、記憶部１の記憶セルＣに記憶されているデータが論理
値「１」であるか論理値「０」であるかを判断するセン
スアンプ１２の入力側に接続され、そのセンスアンプ１
２を制御するリード端子ＲＤが外部に引き出されている
。

また、カラム側基本回路７の入力端Ｄ２は、ＮＡＮＤ回
路１３ａに供給されると共に、そのＮＡＮＤ回路１３ａ
には、データ書き込み時にはＨレベルとなり且つデータ
読み出し時にはＬレベルとなる書き込み制御信号ＳＦが
供給されていて、ＮＡＮＤ回路１３ａの出力は、ＮＡＮ
Ｄ回路１３ｃに供給されている。

さらに、データ読み出し時にはＨレベルとなり且つデー
タ書き込み時にはＬレベルとなる読み出し制御信号ＰＡ
と、センスアンプ１２の出力とがＮＡＮＤ回路１３ｂに
供給され、そのＮＡＮＤ回路１３ｂの出力は、ＮＡＮＤ
回路１３ｃに供給され、ＮＡＮＤ回路１３ｃの出力が、
フリップフロップ９の入力端りに接続されている。

そして、ビット線選択回路１５は、ビット線選択信号Ｓ
Ｂに応じて、ビット線ドライバ１０ａ及び１０ｂの出力
の供給先を、出力端り及びＭと、出力端Ｍ及びＲとで切
り換える回路であって、例えば第６図に示すような構成
を有する。

即ち、ビット線選択回路１５は、出力端Ｑ及び出力端り
間に介在するＮＭＯ３Ｉ−ランジスタＮＩと、出力端Ｑ
及び出力端Ｍ間に介在するＮＭＯＳトランジスタＮｔと
、出力端蔓及び出力端Ｍ間に介在するＮＭＯＳトランジ
スタＮ、と、出力端ｑ及び出力端Ｒ間に介在するＮＭＯ
３）ランジスタＮ、とを備えている。ただし、各ＮＭＯ
５）ランジスタＮ１〜Ｎ、は並列関係にある。

そして、ビット線選択信号ＳＢが、ＮＭＯＳトランジス
タＮ、及びＮ、には直接供給され、ＮＭＯＳトランジス
タＮ２及びＮ４にはインバータ１５ａを介して供給され
ている。

従って、ビット線選択信号ＳＢが論理値「１」（高電位
）であれば、ＮＭＯＳトランジスタＮ１及びＮ、はオン
となり且つＮＭＯ３）ランジスタＮ２及びＮ４はオフと
なるから、出力端Ｑは出力端りに接続され且つ出力端ｑ
は出力端Ｍに接続される。逆に、ビット線選択信号ＳＢ
が論理値「０（低電位）であれば、ＮＭＯＳトランジス
タＮ。

及びＮ、はオフとなり且つＮＭＯＳトランジスタＮ２及
びＮ４はオンとなるから、出力端Ｑは出力端Ｍに接続さ
れ、出力端衰は出力端Ｒに接続される。

そして、第４図に示すように、各カラム側基本回路７の
出力端り、Ｍ及びＲのそれぞれは、記憶部１のビット線
Ｂ　Ｉ””　Ｂ−の何れかに接続されている。ただし、
前段のカラム側基本回路７の出力端Ｒと、次段のカラム
側基本回路７の出力端りとは、同じビット線Ｂに接続さ
れている。

次に、本実施例の動作を説明する。

第７図は、本実施例の書き込みシーケンスにおける各信
号のタイムチャートである。

即ち、記憶部１内の記憶セルＣにデータを書き込むには
、先ず、クリア信号ｃｔＲｚ（第７図（ａ）参照）をカ
ラム側基本回路７のフリップフロップ９に供給して各フ
リップフロップ９内のデータをクリアする。

そして、フリップフロップ９がクリアされた後に、クロ
ックＣＫ、（第７図Ｇ）参照）をカラム側基本回路７に
供給する。

すると、この状態では、書き込み制御信号ＳＦがＨレベ
ル（高電位）であり且つ読み出し制御信号ＰＡがＬレベ
ル（低電位）であるから、ＮＡＮＤ回路１３ａの出力は
前段のカラム側基本回路７の出力端Ｄ２の状態によって
決まるし、ＮＡＮＤ回路１３ａの出力は常にＨレベルで
あるため、ＮＡＮＤ回路１３ｃの出力は前段のカラム側
基本回路７の出力端Ｄ２の状態に等しい。

よって、各フリップフロップ９内のデータは、クロック
ＣＫ、に同期して第４図左方から右方ヘシフトしていく
から、最も終端ビット検出回路４ａ側に位置するカラム
側基本回路７の入力端Ｄ２に、先頭ビット検出回路４ｂ
が検出する先頭ビットに続けて順次データを供給しつつ
、クロックＣＫ３を発信すれば、先頭ビット検出回路４
ｂが先頭ビットを検出したときには、任意のワード線Ｗ
に接続された記憶セルＣに記憶するデータが各フリップ
フロップ９に記憶されることになる。

ここで、本実施例では、第２図に示したように、ワード
線Ｗに沿って隣合う記憶セルＣ間で一本のビット線Ｂを
共有すると共に、それら隣合う記憶セルＣは異なったワ
ード線Ｗに接続されているため、例えば第１回目の書き
込み処理ではワード線Ｗ０に接続された記憶セルＣにデ
ータを記憶させ、第２回目の書き込み処理ではワード線
Ｗ、に接続された記憶セルＣにデータを記憶させる、つ
まり、ビット線８１〜Ｂ３を例にとれば、ビット線Ｂ。

及び８２間に位置する記憶セルＣと、ビット線Ｂ２及び
８３間に位置する記憶セルＣとに対する書き込み処理を
交互に行う必要がある。

従って、各カラム側基本回路７のフリップフロップ９に
は、ビット線Ｂ、及びＢ２．ビット線Ｂ３及びＢ４．ビ
ット線Ｂ、及びＢｂ＋　・・・、ビット線Ｂｎ−２及び
ＢＲ−、（第４図参照）のそれぞれの間の記憶セルＣに
対するデータと、ビット線８つ及びＢ１．ビット線Ｂ４
及びＢＳ＋　ビット線Ｂ、及びＢ７．・・・、ビット線
Ｂ７−３及びＢｎのそれぞれの間の記憶セルＣに対する
データとを、ワード線Ｗに対する書き込み処理毎（即ち
、クリア信号ＣＬＲ２の発信の終了毎）に交互に供給す
るようにする。

そして、各フリップフロップ９にデータが記憶されたら
、クロックＣＫ４を停止すると共に、クロックＣＫ、（
第７図（Ｃ）参照）をロウ側基本回路３のフリップフロ
ップ３ａに供給して、各フリップフロップ３ａ内のデー
タをシフトさせる。

但し、同時に複数のワード線Ｗが立ち上がらないように
、一つのフリップフロップ３ａにのみ論理値「１」が記
憶されている（従って、他の全てのフリップフロップ３
ａには論理値「０」が記憶されている）ようにする必要
がある。

具体的には、書き込み開始時に、クリア信号ＣＬＲ，を
供給して各フリップフロップ３ａ内のデータをクリアし
たら、最もロウ側終端ビット検出回路２ａ側に位置する
ロウ側基本回路３の入力端り、には、ロウ側先頭ビット
検出回路２ｂが検出する先頭ビットに続けて論理値「１
」のデータを一つだけ供給し、その後は、論理値「Ｏ」
のデータを供給すれば、クロックＣＫ、が発信される毎
に、論理値「ｌ」が記憶されているフリップフロップ３
ａが順次移動していくことになる。

そして、クロックＣＫ、に同期させて、ビット線選択信
号ＳＢ（第７図（ｄ）参照）を、奇数回目の処理であれ
ばＨレベルとし、偶数回目の処理であればしレベルとす
る。

即ち、ビット線選択信号ＳＢがＨレベルであれば、上述
したように（第６図参照）、出力端Ｑば出力端りに接続
され、出力端ｑは出力端Ｍに接続されるし、ビット線選
択信号ＳＢがＬレベルであれば、出力端Ｑは出力端Ｍに
接続され、出力端蔓は出力端Ｒに接続される。

そして、クロックＣＫ、及びビット線選択信号ＳＢに続
いてクロックＣＫＷ（第７図（ｅ）参照）が発信される
と、各ロウ側基本回路３の一方のインバータ３ｄの出力
はＬレベルとなるが、他方のインバータ３ｂの出力は、
フリップフロップ３ａに記憶されているデータが論理値
「１」である日つ側基本回路３においてのみＬレベルと
なるから、結局、フリップフロップ３ａに記憶されてい
るデータが論理値「１」であるロウ側基本回路３に接続
されたワード線Ｗのみが立ち上がる。

さらに、ライトパルスＷＲ（第７図（ｆ）参照）が供給
されると、カラム側基本回路７のビット線ドライバ１０
ａ及び１０ｂが駆動するから、記憶部１へのデータの書
き込みが始まる。

そして、奇数回目の書き込み処理であれば、カラム側基
本回路７の出力端り及びＭがビット線Ｂに接続されてい
るから、各カラム側基本回路７内のデータは、第４図に
示すビット線Ｂ、及びＢｚ。

ビット線Ｂ３及びＢａ、　ビット線Ｂ５及びＢ６゜・・
・、ビン）！ａＢ、２及びＢＲ−、のそれぞれの間の記
憶セルＣに供給され、偶数回目の書き込み処理であれば
、第４図に示すビット線Ｂ２及びＢ、。

ビット線Ｂ４及びＢｓ、ビット線Ｂｂ及びＢ７゜・・・
、ピント線Ｂ７−１及びＢ、、のそれぞれの間の記憶セ
ルＣに供給される。

つまり、ワード線Ｗに対する書き込み処理毎にビット線
選択信号ＳＢを反転させれば、記憶部１内のワード線Ｗ
の全てに対する書き込み処理が終了したときに、記憶部
１内の全ての記憶セルＣへのデータの書き込みが完了す
る。

そして、本実施例にあっては、ワード線Ｗに沿って隣合
う記憶せる０間で一本のビット線Ｂを共有しているため
、ビット線Ｂの本数が、従来の構成に比べて少なくなっ
ている。即ち、ワード線Ｗに沿って一列に並ぶ記憶セル
Ｃの数をＸとすれば、本実施例ではビット線Ｂの本数は
（ｘ＋１）本で済むが、従来の構成では２Ｘ本必要であ
る。

このため、ビット線Ｂの本数が少なくなっている分、ア
ルミニウム配線の密度が緩和されるから、本実施例をＰ
ＬＤ等に適用し、第１０図で説明したように論理定義用
の配線を設けても、アルミニウム配線が極端に高密度に
ならないから、配線のレイアウトが容易となる。

なお、本実施例の構成では、ビット線Ｂが少なくなった
分、ワード線Ｗの本数が増えているが、ワード線Ｗは、
データの書き込み時以外には殆ど活用しないので、速度
は劣るがアルミニウム配線の密度に影響を与えないポリ
シリコンで配線すればよい。

また、記憶部１内のデータを読み出すには、周知のＳＲ
ＡＭと同様に、読み出す記憶セルＣが接続されたワード
線Ｗを立ち上げると共に、センスアンプ１２で、その記
憶セルＣが接続された二本のビット線８間の電位差を読
み取ればよい。ただし、記憶セルＣを選択する際に、ビ
ット線選択信号ＳＢを制御する必要がある。即ち、第４
図に示すビット線Ｂ１及びＢｚ、ビット線Ｂ、及びＢ４
＋ピント線Ｂ、及びＢｂ、・・・、ビット線Ｂｎ−２及
びＢｆｉ−１のそれぞれの間の記憶セルＣのデータを読
み出す場合には、ビット線選択信号ＳＢをＨレベルとし
、第４図に示すビット線Ｂ２及びＢ３．ビット線Ｂ４及
びＢ１．ビット線Ｂ、及びＢ？、・・・ビット線Ｂｎ−
１及びＢ、、のそれぞれの間の記憶セルＣのデータを読
み出す場合には、ビット線選択信号ＳＢをＬレベルとす
ればよい。

次に、本発明の第２実施例を説明する。

第８図は、本発明の第２実施例を示していて、これはカ
ラム側基本回路７の回路図である。なお、その他の構成
は、上記第１実施例と同様であるので、図示及び説明は
省略する。

上記第１実施例で説明したように、本発明にあっては、
ビット線Ｂを少なくすることはできるが、その分ワード
線Ｗが増え、それに伴って書き込み処理の回数も増えて
しまう。

そこで、本実施例では、書き込み処理に費やされる時間
が短縮されるよう、下記のような構成とした。

即ち、第８図に示すように、フリップフロップ９の出力
端Ｑ、ｑと、ビット線選択回路１５との間にラッチ回路
２０を設けると共に、そのラッチ回路２０のフリップフ
ロップ９側及びピット１ａ選沢回路１５側にＮＭＯ３）
ランジスタＮ、、、Ｎ、□。

Ｎ１．及びＮ１４を設けたものである。

ラッチ回路２０は、一対のインバータ２０ａ及び２０ｂ
をたすき掛にすると共に、インバータ２０ａの出力側を
フリップフロップ９の出力端Ｑ側に接続し、インバータ
２０ｂの出力側をフリップフロップの出力端夏側に接続
したものである。そして、ラッチ回路２０と電源との間
にはＰＭＯＳトランジスタＰ＋が介在し、ラッチ回路２
０と接地との間にはＮＭＯ３Ｉ−ランジスタＮＩＳが介
在していて、ＰＭＯ３）ランジスタＰ１のゲートにはイ
ンバータ２１を介してラッチ回路制御信号ＬＡが供給さ
れ、ＮＭＯ３Ｉ−ランジスタＮ３．のゲートにはラッチ
回路制御信号ＬＡが直接供給されている。

また、ランチ回路２０のフリップフロップ９側に設けら
れたＮＭＯＳトランジスタＮ、及びＮＩ２のゲートには
開閉信号ＳＥ、が供給され、ランチ回路２０のビット線
切換回路１５側に設けられたＮＭＯ３トランジスタＮＩ
３及びＮＩ４のゲートには開閉信号ＳＥ２が供給されて
いる。

従って、開閉信号Ｓ　Ｅ　ｒをＨレベルとしてＮＭＯＳ
トランジスタＮ　ｌ　１及びＮ１□をオンさせれば、フ
リップフロップ９の出力端Ｑ及び回がラッチ回路２０に
供給され、ラッチ回路２０の保持データがフリップフロ
ップ９の出力に書き換えられるが、開閉信号ＳＥ、をＬ
レベルとすれば、ＮＭＯＳトランジスタＮ、及びＮ１□
がオフとなってラッチ回路２０の保持データが保存され
る。

一方、開閉信号ＳＥ、をＨレベルとしてＮＭＯＳトラン
ジスタＮ、３及びＮ１４をオンさせれば、ラッチ回路２
０の保持データがビット線切換回路１５に供給されるか
ら、記憶部１へのデータの書き込みが可能となる。

そこで、記憶部１へのデータの書き込み時には、先ず開
閉信号ＳＥ、をＨレベルとしてフリップフロップ９内の
データをラッチ回路２０に供給し、ラッチ回路２０にデ
ータが保存されたら、開閉信号ＳＥ、をＬレベルとして
フリップフロップ９とラッチ回路２０とを切り離すと共
に、開閉信号ＳＥ２をＨレベルとして、ラッチ回路２０
内のデータを記憶部１内の記憶セルＣに供給する。

そして、この状態であれば、フリップフロップ９とラッ
チ回路２０とは無関係であるから、ラッチ回路２０から
記憶部１へのデータの書き込みと並行して、次回の書き
込み処理のデータをフリップフロップ９でシフトさせる
。

つまり、記憶部１へのデータの書き込みと、フリップフ
ロップ９でのデータのシフトとを並列に行うことができ
るから、その分、書き込み処理に費やす時間を短縮する
ことができる。

特に、半導体メモリの規模が大きくなると、書き込み時
の消費電力に制約があるため、一つのワード線Ｗに接続
された記憶セルＣに対して一度に書き込みを行えなくな
るので、通常は、一つのワード線Ｗに対する書き込み処
理は数回に分けて行っているから、本実施例のように、
書き込み処理とデータのシフトとが同時に行えれば、書
き込み時間の大幅な短縮が図られる。

〔発明の効果〕

以上説明したように、本発明によれば、ワード線に沿っ
て隣合う記憶セル間のビット線を、それら記憶セル間で
共有させると共に、前記隣合う記憶セルを、異なったワ
ード線に接続したため、機能の低下を招くことなく、ビ
ット線の本数を少なくすることができ、配線のレイアウ
トが容易になるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の第１実施例の概略構成図、第２図は記
憶部の構成図、第３図はロウ側基本回路の一例を示す回
路図、第４図はカラム側基本回路の接続状態を示す回路
図、第５図はカラム側基本回路の一例を示す回路図、第
６図はビット線選択回路の一例を示す回路図、第７図は
本実施例の書き込みシーケンスを示すタイムチャート、
第８図は本発明の第２実施例におけるカラム側基本回路
の回路図、第９図は従来例を示す構成図、第１０図は第
９図の一部分を拡大した回路図である。 ■・・・記憶部、２・・・ロウ側プログラム回路、３・
・・ロウ側基本回路、４・・・カラム側プログラム回路
、７・・・カラム側基本回路、１５・・・ビット線選択
回路Ｂ　（Ｂｌ−−Ｂ、）・・・ビット線、Ｗ　（Ｗ、
〜ｗｅ）・・・ワード線、Ｃ・・・記憶セル。

Claims

【特許請求の範囲】

（１）格子状に配置された複数のビット線及び複数のワ
ード線と、これらビット線及びワード線に沿ってマトリ
ックス状に配置された複数の記憶セルとを有し、一つの
記憶セルを、二本のビット線、及び一本のワード線で制
御する半導体集積回路において、ワード線に沿って隣合
う記憶セル間のビット線を、それら記憶セル間で共有さ
せると共に、前記隣合う記憶セルを、異なったワード線
に接続したことを特徴とする半導体集積回路。