TW201320074A - 半導體記憶體裝置 - Google Patents

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Abstract

[課題]半導體記憶裝置中每個資料實行同步或非同步的資料讀出。[解決手段]提供半導體記憶體裝置，包括：複數的記憶體單元，分別記憶資料；位址解碼器，解碼指定上述記憶體單元的位址信號，並輸出字元線選擇信號，選擇1字元線，字元線連接至根據上述解碼位址的複數記憶體單元的一部分；選擇部，保持選擇資料的同時，根據上述選擇資料，選擇從外部供給的外部時脈；以及資料讀出部，選擇上述外部時脈時，與上述選擇的外部時脈同步，或不選擇上述外部時脈時，與上述外部時脈不同步，對於根據上述字元線選擇信號選擇的上述複數的記憶單元的一部分，讀出資料。

Description

半導體記憶體裝置
本發明係關於半導體記憶體裝置，特別是關於在記憶體單元內部中，可以同步、非同步轉換的半導體記憶體裝置。
半導體記憶體中，有同步SRAM(靜態隨機存取記憶體)與非同步SRAM，根據使用狀況分別使用。同步SRAM由於與外部時脈同步被使用，只有時脈動作時進行寫入讀出，其他的狀態下，非選擇字元線，由於可以保護記憶體單元的狀態，可靠性高。
相對於此，因為非同步SRAM不必考慮時脈控制，因為與時脈信號不同步，相較於同步SRAM，因為不考慮時脈共 有等而可以存取，容易資料存取，用作控制裝置、測量系統等的機器的主記憶裝置。不過，因為字元線經常可從外部存取，可靠性劣於同步SRAM。
因此，根據同步SRAM的可靠性、非同步SRAM的資料存取容易性之互不相同的長處，其使用用途不同。
CPU(中央處理單元)，在記憶體中執行存取要求後，資料送到CPU來，或是寫入結束之前，發生稱作latency的等待時間，成為CPU的處理時間下降的主因。另一方面，對記憶體的存取要求常短期地高局部性，且在連續區域輪流進行讀寫。利用此特徵，跨越複數的記憶體組先交互編連續的位址，存取某一資料的延遲時間進行中發行其次的位址存取要求，有效利用時間的技術，稱作「記憶體交錯」。CPU可以並列存取的記憶體單元區塊(也叫作「記憶體組」)增加的話，可以降低等待時間。
如下述的專利文件1中，揭示交錯型記憶體，分別構成單元陣列區塊的2個記憶體組可以動作為同步SRAM或非同步SRAM。2個記憶體組中，位址最小位數位元(AO)，根據「偶數」「奇數」，分配收納的資料。
揭示的交錯型記憶體，根據用以辨識依照外部位址存取之ATD(位址變化檢測)電路的使用，以及讀出信號及顯示「同步」、「非同步」的位址鎖存致能(ALE)信號，辨識CPU要求記憶體的模式，係根據隨機存取的非同步模式的資料讀出、或根據資料組存取的同步模式下的資料讀出。根據ALE信號辨識同步模式，且ATD電路對某位址檢出來 自外部的資料組存取時，產生ATD信號。使用ATD信號與成為資料組存取對象的位址，內部位址計數器依照交錯動作產生序列的內部位址，藉此對同步模式的資料組存取可以讀出資料。
[先行技術文件] [專利文件]
[專利文件1]第2001-243778號專利公開公報
如上述，揭示的交錯型記憶體，以記憶體組為對象，可以讀出無論同步模式、非同步模式的資料，不能同步或非同步分配每個資料。因此，同步或非同步讀出只是某特定的資料時，必須同步或非同步記憶體組全體。
根據本發明實施例的半導體記憶裝置係以每一資料可以進行同步或非同步資料讀出為目的。
解決上述課題的形態，如下述的(1)~(9)中所記載。
(1)半導體記憶體裝置的特徵在於包括：複數的記憶體單元，分別記憶資料；位址解碼器，解碼指定上述記憶體單元的位址信號，並輸出字元線選擇信號，選擇1字元線，字元線連接至根據上述解碼位址的複數記憶體單元的一部分；選擇部，保持選擇資料的同時，根據上述選擇資料， 選擇從外部供給的外部時脈；以及資料讀出部，選擇上述外部時脈時，與上述選擇的外部時脈同步，或不選擇上述外部時脈時，與上述外部時脈不同步，對於根據上述字元線選擇信號選擇的上述複數的記憶單元的一部分，讀出資料。
(2)第(1)項所述的半導體記憶體裝置，更包括：位址變化檢測部，檢測位址信號的變化；以及時脈產生電路，產生內部時脈；其中，上述位址解碼器，當上述位址變化檢測部檢出位址的變化時，執行上述字元線選擇信號的輸出；上述選擇部，根據上述選擇資料，選擇上述內部時脈；以及上述資料讀出部，不選擇上述外部時脈，與上述內部時脈同步，對於根據上述字元線信號選擇的上述複數的記憶體單元的一部分，讀出資料。
(3)第(2)項所述的半導體記憶體裝置，其中，上述位址解碼器具有：X位址解碼器，輸出上述字元線選擇信號；以及Y位址解碼器，解碼上述位址信號，並根據上述解碼的位址，選擇讀出上述資料的位元線。
(4)第(1)~(3)項中任一項所述的半導體記憶體裝置，其中，上述記憶體單元陣列的一部分的記憶體單元中，保持上述選擇資料，且上述選擇部，根據上述記憶體單元內保持的選擇資料，選擇從外部供給的外部時脈。
(5)半導體裝置，具有複數的邏輯部，分別具有複數的記憶體單元陣列，而且上述記憶體單元陣列中寫入真值表資料時，以邏輯要素或連接要素動作；其中，特徵在於上述邏輯部包括：複數的記憶體單元，分別記憶資料；位址解碼器，解碼指定上述記憶體單元的位址信號，並輸出字元線選擇信號，選擇1字元線，字元線連接至根據上述解碼位址的複數記憶體單元的一部分；選擇部，保持選擇資料的同時，根據上述選擇資料，選擇從外部供給的外部時脈；以及資料讀出部，選擇上述外部時脈時，與上述選擇的外部時脈同步，或不選擇上述外部時脈時，與上述外部時脈不同步，對於根據上述字元線選擇信號選擇的上述複數的記憶單元的一部分，讀出資料。
(6)第(5)項所述的半導體裝置，更包括：位址變化檢測部，檢測位址信號的遷移；以及時脈產生電路，產生內部時脈；其中，上述位址解碼器，當上述位址變化檢測部檢出位址的變化時，執行上述字元線選擇信號的輸出；上述選擇部，根據上述選擇資料，選擇上述內部時脈；以及上述資料讀出部，不選擇上述外部時脈，與上述內部時脈同步，對於根據上述字元線信號選擇的上述複數的記憶體單元的一部分，讀出資料。
(7)第(5)或(6)項中任一項所述的半導體裝置，其中，上述位址解碼器具有：X位址解碼器，輸出上述字元線選擇信號；以及Y位址解碼器，解碼上述位址信號，並根據上述解碼的位址，選擇讀出上述資料的位元線。
(8)第(5)~(7)項中任一項所述的半導體裝置，其中，上述記憶體單元陣列的一部分的記憶體單元中，保持上述選擇資料，且上述選擇部，根據上述記憶體單元內保持的選擇資料，選擇從外部供給的外部時脈。
(9)第(8)項所述的半導體裝置，其中，設定上述選擇資料，當上述邏輯部以組合電路、配線邏輯動作時，與內部時脈同步，當上述邏輯部以順序電路動作時，與外部時脈同步。
根據本發明實施例的半導體記憶體裝置，可以每一資料進行同步或非同步的資料讀出。由於不必為了SRAM內的特定資料，記憶體單元全體同步或非同步，可以同時提供同步SRAM的可靠性及非同步SRAM的高速性。
以下，參照圖面，依序詳細說明[1]半導體記憶體裝置、[2]MPLD、[3]使用半導體記憶體裝置的MPLD、[4]MPLD的詳情、[5]MLUT的詳情。
[1]半導體記憶體裝置
第1圖係半導體記憶體裝置的第1例顯示圖。第1圖所示的半導體記憶體裝置100具有：記憶體單元陣列110，由分別記憶資料的記憶單元所構成；位址解碼器120；選擇部130，選擇外部供給的外部時脈；資料輸出入部140，根據有無選擇外部時脈，對記憶體單元陣列110進行資料讀出或資料寫入。
記憶體單元陣列具有m×2m個記憶元件，m×2n個記憶元件配置於2的n次方條字元線、及m條位元線的連接部分。第2圖係記憶元件的詳細範例。第2圖所示的記憶元件40中，包括pMOS電晶體161、162以及nMOS電晶體163、164、165、166。pMOS電晶體161的源極與pMOS電晶體162的源極連接至VDD(電源電壓端)。nMOS電晶體163的汲極與nMOS電晶體1643的汲極連接至VSS(接地電壓端)。
nMOS電晶體165的汲極連接至位元線b。nMOS電晶體165的閘極連接至字元線WL。nMOS電晶體166的汲極連接至位元線/b。nMOS電晶體166的閘極連接至字元線WL。
根據上述構成，寫入動作中，記憶元件40根據字元線WL的信號準位「H(高)」，從位元線b及位元線/b傳來的信號準位保持在pMOS電晶體161、162、nMOS電晶體163、164。讀出動作中，記憶元件40根據字元線WL的信號準位「H」，保持在pMOS電晶體161、162、nMOS電晶體163、164內的信號準位，傳至位元線b及位元線/b。
第3圖係位址解碼器的詳細例顯示圖。第3圖顯示的位址解碼器120具有反相電路120-1、AND(邏輯及)電路 120-2以及AND電路120-3。反相電路120-1每n條位址信號線有n個。AND電路120-2、120-3分別有2的n次方個。
反相電路120-1反相從n條位址信號線接收的位址信號邏輯，並輸出反相的位址信號至AND電路120-2。AND電路120-2接收位址信號及反相位址信號作為輸入信號，全部的輸入值信號準位為「H」時，根據邏輯及運算，輸出信號準位「H」的輸出至第2 AND電路。AND電路120-3接收AND電路120-2的輸出與內部時脈(後述)作為輸入信號，全部的輸入值信號準位為「H」時，根據邏輯及運算，輸出信號準位「H」的輸出。
字元線選擇信號的信號準位為「H」，而字元線非選擇信號的信號準位為「L(低)」。於是，位址解碼器120的構成為輸出信號準位為「H」的字元線選擇信號至2的n次方的字元線中的1字元線。
又，第3圖的範例中，雖然顯示使用內部時脈的範例，但也可以是與內部時脈不同步的解碼器。此時，不需要AND電路120-3，AND電路120-2的輸出與記憶體單元的字元線連接。
參照第1圖，位址解碼器120解碼從n條位址線信號接收的位址信號，輸出解碼信號的字元線選擇信號至2的n次方條字元線WL。
選擇部130係選擇電路，根據外部供給的選擇資料，傳送外部供給的外部時脈至資料輸出入部140。選擇部130係分別設置於每條資料輸出線之複數的選擇電路，選擇電 路保持各個外部供給的選擇資料。選擇資料也可以由記憶體單元陣列110供給。此時，各選擇電路分別連接至記憶體單元陣列110內特定的記憶體單元(選擇資料用記憶體單元)，選擇資料用記憶體單元的信號準位「H」時，選擇資料的信號準位也成為「H」，而選擇資料用記憶體單元的信號準位「L」時，選擇資料的信號準位也成為「L」。選擇電路，當選擇資料的信號準位「L」時，傳送外部時脈至資料輸出入部140，對應此選擇電路的讀出資料Q，與外部時脈同步讀出。選擇電路，當選擇資料的信號準位「H」時，不傳送外部時脈至資料輸出入部140，對應此選擇電路的讀出資料Q，與外部時脈不同步讀出。
資料輸出入部140，接收來自外部的寫入致能(WE)的邊緣定時以及寫入資料時，傳送此寫入資料的信號準位至m條位元線b、/b，寫入寫入資料至記憶體單元。又，資料輸出入部140，經由輸出m條位元線b、/b的信號準位至外部，輸出讀出資料。
如上述，半導體記憶體裝置100可以進行每一資料同步或非同步資料讀出。因為不為了SRAM內的特定資料，記憶體單元全體同步或非同步，可以同時提供同步SRAM的可靠性與非同步SRAM的存取容易性。
第4圖係半導體記憶體裝置的第2例顯示圖。第3圖所示的半導體記憶體裝置100A，包括記憶體單元陣列110、位址解碼器120A、120B、選擇部130A、位元線預充電電路135、資料輸出入部140A。
第4圖所示的範例，在記憶體單元陣列110中，X列係2的5次方條字元線，Y列係分別準備讀出用及寫入用的2的2次方×7條與1條位元線，縱橫形成格子狀，記憶體單元配置在字元線與位元線的交差點上。因此，具有2的7次方×(7個+1個)的記憶體單元，其中7個記憶體單元係上述選擇資料用記憶體單元。
第1圖中說明的位址解碼器120，由第4圖中X列用的X位址解碼器120A以及Y列用的Y位址解碼器120B所構成，X位址解碼器120A以及Y位址解碼器120B分別連接至位址信號線A0~A4以及位址信號線A5~A6。位址信號線的數量增加時，如第4圖所示，由於分成X列與Y列的解碼器，記憶體單元形狀可以往X軸方向延伸。
選擇資料用記憶體單元，保持選擇資料，且選擇資料的信號以S0、S1、…S6作為選擇電路的控制信號。
X位址解碼器120A包括作為位址變化檢測部的ATD(Address Transition Dectect位址變化檢測)電路121。ATD電路，係設置於位址輸入端子，檢測施加於位址輸入端子的位址輸入信號的變化，輸出變化的位址信號之電路。ATD電路的詳細例，利用第5及6圖，之後敘述。
由於ATD電路只在檢出位址信號的變化時，輸出變化的位址信號至X位址解碼器120A，因此X位址解碼器120A只在位址信號變化時輸出字元線選擇信號，且位址信號不變化時，不輸出字元線選擇信號。於是，位址不變化時，由於不輸出字元線選擇信號，可以防止外亂雜訊引起的寫 入誤動作。又，X位址解碼器120A，比第1圖所示的位址解碼器120，由於減少活化字元線的位址線數量，位址的變化產生時，記憶體單元內通過字元線混入雜訊的可能性可以減低。
又，X位址解碼器120A，具有用以產生內部時脈的時脈產生電路122。如後述，內部時脈，也用於資料輸出入部140的正反器及ATD電路121的同步信號。位址解碼器中與此內部時脈同步，也可以抑制字元線選擇信號的輸出偏離。另一方面，由於使內部時脈周期比外部時脈周期短，非同步SRAM的高速性也可以並存。
內部時脈，可以是不同於外部時脈的周期，作為非同步SRAM與外部時脈不同步，為了得到可以存取之非同步SRAM的高速性，內部時脈最好比外部時脈短的周期。
又，上述說明中，雖然說明X位址解碼器120A內設置ATD電路121及時脈產生電路122之範例，但也可以ATD電路121及時脈產生電路122與X位址解碼器120A個別設置。不過，ATD電路121為了檢測位址的變遷，必須設置在X位址解碼器120A的上段。
Y位址解碼器120B係複數的選擇電路，可以每7條資料線分別設置複數個。此時，各選擇電路，由4個位元對，根據位址信號A5、A6，選擇1個位元對b、/b作為輸出用或輸入用資料線。
位元線預充電電路135一起預充電位元線b及位元線/b至「1」。
第5圖顯示用於1位元線對的位元線預充電電路的詳細例。用於1位元線對的位元線預充電電路135a，具有2個PMOS，位元線預充電電路135a的輸入，經由位元線b及位元線/b，與記憶體單元連接。於是，位元線預充電電路135a的輸出，經由位元線b以及位元線/b，連接至Y位址解碼器。又，位元線預充電電路135a，根據內部時脈，預充電位元線對b、/b的信號準位至「H」。如此用於1位元線對的位元線預充電電路135a，設置於記憶體單元陣列110的各位元線對b、/b。
時脈進入，信號準位為「H」時，由於PMOS成為斷開，與VDD的連接也切斷，位元線以記憶體單元的資訊輸出準位。時脈信號準位為「L」時，PMOS成為導通，位元線提高至VDD的電位。於是，只有時脈進入時，位元線與記憶體單元連接，藉此防止記憶體單元的外亂雜訊引起的寫入誤動作。
再回到第4圖，選擇部130A，與第1圖所示的選擇部130相同，係分別設置於每條資料輸出線之複數的選擇電路，選擇電路保持各個選擇資料。選擇部130A，當選擇電路在選擇資料的信號準位「H」時，不傳送外部時脈至資料輸出入部140，傳送內部時脈至資料輸出入部140，這點與選擇部130不同。記憶體單元陣列110中，追加1位元線成為D7。D7的位址1的記憶體單元的內部信號為S0，位址2的記憶體單元的內部信號為S1，直到位址7的記憶體單元的內部信號為S7之信號，作為輸出鎖存時脈的內部時 脈及外部時脈之選擇信號。
1位元內，由於可以保持選擇資料，記憶體單元陣列110可以小型化。又，不設置新的選擇資料收納用記憶體單元，既存的記憶體單元也可以用於收納選擇資料。
又，為了從外部直接寫入資料至選擇資料，用於接受外部資料的暫存器是必需的。又，對外部要求暫存器用的寫入控制。選擇資料寫入記憶體單元的話，不需要新的寫入控制，可以由外部控制選擇電路。
由於外部時脈以固定的周期進來，即使位址改變，輸出也不改變，但非同步係位址改變的話，隨著內部時脈動作。於是，內部時脈比外部時脈短周期的話，可以以更高即時性存取資料。因此，與非同步SRAM相同，要求與外部時脈不同步時的高速性時，內部時脈必須比外部時脈短周期。
資料輸出入部140具有設置於每條輸出資料線之複數的正反器(F/F)(第3圖所示的範例中，D型正反器)，在C(時脈)端子的上升緣中D輸入值保持為0輸出。即，只在時脈時使輸出變化，此外保持資訊。於是，位元線可以在「H」狀態，裝置的低電壓化中可以安排確保界限。
上述範例中，字元線32條，由於信號準位很少惡化，雖然未顯示差動放大器(sense amplifier)，但由於位址以及記憶體單元的增加，字元線增加時，位元線預充電電路135與Y位址解碼器120B之間也可以設置差動放大器或光放大器。
又，第2圖所示的記憶體單元是單板，而使用讀出及寫入同時進行的高速型記憶體時，也可以是單板的記憶體單元。
如以上的說明，半導體記憶體裝置100A，位址不變化時，由於不輸出字元線選擇信號，可以防止外亂雜訊引起的寫入誤動作，同時每條資料線可以進行外部時脈及內部時脈的轉換。
第6A圖係ATD電路的一範例顯示圖。第6A圖所示的ATD電路121如121-1所示，由正反器(F/F)、延遲電路(DC)、執行邏輯及運算的AND電路、執行邏輯互斥或運算的XOR電路、執行邏輯或運算的OR電路、以及傳輸閘(TG)所構成。AND電路、XOR電路以及OR電路以MIL記號表示。
由於XOR電路的輸入是位址信號及延遲此位址信號的信號，在延遲期間，位址信號中有變化的話，檢出位址信號的變化，輸出信號準位「H」。於是，ATD電路121以XOR電路與延遲電路的組合檢測位址變化。
第6B圖係顯示第6A圖所示的ATD電路時序圖。第6A及6B圖的Ai相當於來自外部的位址信號輸入，ai相當於從第3圖所示的反相電路120-1的上段分岐的信號輸入，附上線ai係第3圖所示的反相電路120-1的輸出信號，Φ 1係從TG輸入至正反器的時脈之返回信號，以及Φ 2係輸入至AND電路之返回信號。
正反器接收與內部時脈同步的Φ 1作為時脈，在時脈的上升緣中，保持位址信號。
XOR電路，當前周期的位址與目前周期的位址不同時，輸出信號準位「H」的信號，此信號從TG輸出作為Φ 2。接收Φ 2為時脈的正反器，輸出Φ 1的周期中保持的位址。AND電路，當Φ 2的周期中從正反器輸出的Φ 1周期的位址信號準位與Φ 2的信號準位相同時，輸出Φ 1周期的位址為位址ai。於是，ATD電路，只在檢出位址變化時，輸出變化的位址信號至位址解碼器。
第7圖係半導體記憶體裝置的第3例顯示圖。第7圖所示的半導體記憶體100B在ATD電路121A檢測全位址信號的變化這點不同，在其他的構成中，與第3圖所示的半導體記憶體100A相同。如第7圖所示，ATD電路121A，檢測全位址信號的變化，並檢出A0~A4的信號變化時，以及輸出記憶體單元陣列110的字元線選擇信號，並檢出A5、A6的信號變化時，輸出信號至Y位址解碼器120B。以ATD電路121A檢出位址變化的位址，係如第7圖所示的位址A5、A6時，供給此位址至Y位址解碼器120B，無位址變化時，不供給。
由於選擇字元線只有X位址，而Y位址只選擇位元線出來的資料，對記憶體單元陣列110的收納資料之雜訊對策不直接相關。不過，因為Y位址也用於Y位址解碼器120B選擇輸出資料，由於外部雜訊引起的變異位址，可能產生從非對象的記憶體單元輸出資料之誤動作。於是，由於Y位址的輸入也經由ATD電路121A，可以防止外部雜訊引起的資料輸出之誤動作。
[2]MPLD的概要
MPLD(記憶體基礎可編程邏輯)，與LUT基礎的PLD相同，以記憶體單元陣列實現電路構成。MPLD中，寫入真值表資料的記憶體單元陣列功用為邏輯要素，這點與LUT基礎的PLD相同，但功用為LUT之間的連接要素這點，不同於具有記憶體單元陣列間連接專用的轉換電路之LUT基礎的PLD。
MPLD也是使用SRAM的再構成裝置，構成MPLD的MLUT(多重查找表)係SRAM構造。習知的MPLD的情況，由於配線也使用MLUT作為邏輯，MLUT內的同步時脈的延遲為大問題，使用非同步SRAM。因為非同步SRAM隨著位址轉換而輸出，MPLD的MLUT，作為解決延遲問題的構造，係良好的構造。不過，記憶體單元中為了驅動位元線，電晶體的尺寸容易變大。又，由於必須選擇字元線，讀出時的雜訊引起資料改寫，係MPLD誤動作的主因。又，今後的半導體微細化(90nm(奈米)以後的半導體製程)中，電源電壓下降的同時具有變成不能寫入記憶體的問題。
此問題，如果是同步方式的SRAM的話，只有時脈動作時進行寫入讀出，其他的狀態下，非選擇字元線，是可以保護記憶體單元的狀態。又，使輸出具有F/F，藉由保持邏輯，讀出時以外位元線為Hi準位，即使裝置的低電壓化，記憶體單元狀態也可以保持，可以對應微細化中的低電壓化。
不過，同步SRAM也如開頭所述，只在同步時脈讀出寫 入，不能看到使用配線等的MLUT的每個段數的時脈段數延遲。習知的非同步SRAM中的MPLD可以表現配線、組合電路，但不能表現順序電路。對應於此，MPLD限定的MLUT的AD對7(7個AD對中，不連接周圍MPLD的AD對)附上F/F，可以構成順序電路。不過，由於順序電路表現中的F/F不足、F/F間必須具有配線MLUT，有動作速度的界限。由於使限於順序電路表現的AD對具有F/F，限於F/F的使用數，且由於先行技術(例如，第2010-239325號專利公開公報)中F/F的輸出回到原MLUT，順序電路構成時，信號回到原MLUT(MLUTF/F)，成為以MLUT配線的構造，而成為安裝效率的弊病。
為了解決此弊病，MLUT的AD對各自內建F/F，必須是MLUT→F/F→MLUT與一般的F/F連接狀態。這可以使用同步SRAM實現，但在配線、組合電路中的MLUT表現方面成為弊病。又，由於非同步SRAM中對應微細化的低電壓化，變得不能動作，同步微細化對應是必要。
[3]使用半導體記憶體裝置的MPLD
於是，提議上述半導體記憶體裝置用作MLUT的MPLD。第8圖係顯示半導體記憶體裝置用作MLUT的MPLD之一範例圖。第8圖所示的MPLD 20具有複數的MLUT 30。MLUT 30內的矩形係F/F，設置於可以以半導體記憶體裝置中說明的選擇信號轉換的每一資料輸出線。此F/F，相當於資料輸出入部140的F/F。
6方向配置的MLUT(1個MLUT周圍，配置6個MLUT， 中心的MLUT與周圍的6個MLUT，分別以1個AD對連接。換言之，MLUT的6條位址線分別連接至周圍配置的其他6個MLUT的資料線，MLUT的6條資料線分別連接至MLUT的其他6個MLUT的位址線)，對於AD對可以具有均一的連接，如乘法電路等具有2個CLA(載子預測)電路的電路，不能在原MLUT內實現電路，由於多使用一個MLUT，邏輯構成效率差。另一方面，由於交互配置(1個MLUT的周圍，配置8個MLUT，周圍的4個MLUT與AD對之間連接，其中2個MLUT以2個AD對連接。例如，第2010-239325號專利公開公報的第1圖所揭示)係鄰接的MLUT能夠具有2個AD對，此時交互配置是優勢的。
不過，6方向配置的MLUT，因為以連接要素動作的MLUT數量可以減少，由於構成所希望的邏輯電路之記憶元件區塊總量可以減少，最好儘量使用6方向配置的MLUT。
又，習知方式的MLUT間連接，因為離間配線(離間配線係非近距離配線的MLUT間接線的AD對配線。例如第2010-239325號專利公開公報的第16圖所揭示)以AD對7跳過MLUT配線，長距離配線中可以節省MLUT。使用AD對7，連接必需的F/F至順序電路時，具有F/F回到本身的MLUT的構造。又，離間配線與F/F以某程度的比率混合並存，以此關係構成順序電路時，作為連接要素的MLUT成為必需的，邏輯構成效率差。
於是，第1、4或7圖所示的半導體記憶體裝置用作MLUT。第8圖所示的MLUT，係第1、4或7圖所示的半導 體記憶體裝置用作6方向配置的MLUT之範例。MLUT(半導體記憶體裝置)本身具有F/F，因為與外部的F/F連接不必使用AD對，可以在全部離間配線中使用AD對7。
由於第1、4或7圖所示的半導體記憶體裝置用作MLUT，因為選擇資料可以以記憶體單元陣列110的選擇資料用記憶體單元規定，MLUT實現電路也在MLUT內部中分為必須同步電路與不需同步電路，可以靈活運用1個MLUT為動態地必須同步電路與不需同步電路。例如，組合電路、配線邏輯中必須非同步時，以內部時脈非同步化每一資料線，順序電路時為了以外部時脈同步化每一資料線，可以每一資料線設定MLUT。
[4]MPLD的詳情
第9A圖係MPLD的詳細例顯示圖。第9A圖所示的20係作為半導體裝置的MPLD。MPLD 20具有複數作為記憶元件區塊的MLUT 30的同時，具有MLUT解碼器12。又，如後述，MPLD 20動作為與運算處理裝置連接的邏輯部。
MPLD 20包含複數的記憶元件，記憶元件中，經由分別記憶構成真值表的資料，MPLD 20執行邏輯動作，以邏輯要素、或連接要素、或邏輯要素及連接要素動作。
MPLD 20更執行記憶體動作，所謂記憶體動作，係對MLUT 30內包含的記憶元件之資料寫入、讀出。因此，MPLD 20可以動作為主記憶體、快取記憶體。
對MLUT 30之資料寫入，由於也是真值表資料改寫，記憶體動作產生真值表資料的再構成。又，再構成中，MPLD 內特定的1或複數的MLUT，或構成MLUT的特定1或複數的記憶元件中記憶的真值表資料改寫，稱作「部分再構成」。
[4.1]MPLD的記憶體動作
第9B圖係MPLD的記憶體動作之一範例圖。MPLD 20在記憶體動作中，使用實線顯示的記憶體動作用位址、MLUT位址、寫入資料WD以及讀出資料RD其中之一的信號，不使用虛線顯示的邏輯動作用位址LA以及邏輯動作用資料LD。又，記憶體動作用位址、MLUT位址以及寫入資料，例如由MPLD 20外部的運算處理裝置輸出，而讀出資料WD輸出至運算處理裝置。
記憶體動作中，MPLD 20，接收記憶體動作用位址及MLUT位址作為指定記憶元件的位址，同時寫入時係接收寫入資料，而讀出時係輸出讀出資料LD。
所謂MLUT位址係指定MPLD 20內包含的1個MLUT之位址。MLUT位址經由1條信號線輸出至MPLD 20。又，1係指定MLUT的選擇位址信號線之數量。以1條信號線，可以指定2的1次方數量之MLUT。MLUT解碼器12，經由1條信號線接收MLUT位址的同時，解碼MLUT位址，選擇並指定成為記憶體動作對象的MLUT 30。記憶體動作用位址，經由1條信號線，以利用第11圖後述的位址解碼器解碼，選擇成為記憶體動作對象的記憶體單元。
又，MPLD 20，經由n條信號線接收例如MLUT位址、寫入資料及讀出資料全部。又，所謂n，如利用第10圖後 述，係MLUT的記憶體動作用或邏輯動作用之選擇位址信號線數量。MPLD 20，經由n條信號線，供給MLUT位址、寫入資料及讀出資料給各MLUT。
[4.2]MPLD的邏輯動作
第9C圖係顯示MPLD 20的邏輯動作之一範例圖。第9C圖中，MPLD 20的邏輯動作中，使用以實線顯示的邏輯動作用位址及邏輯動作用資料的信號。
MPLD 20的邏輯動作中，邏輯動作用位址從外部裝置輸出，用作根據MLUT 30的真值表構成的邏輯電路之輸入信號。於是，邏輯動作用資料信號係上述邏輯電路之輸出信號，輸出至外部裝置作為邏輯電路之輸出信號。
複數的MLUT中，配置於MPLD 20的外延之MLUT，動作為MPLD 20的外部裝置，以及接收邏輯動作用位址LA，並輸出邏輯動作用資料LD之MLUT。例如，第9A圖中所示的MLUT 30a、30b從半導體裝置100的外部接收邏輯動作用位址LA，輸出邏輯動作用資料LD至周圍的其他MLUT 30d。又，第9A圖所示的MLUT 30e、30f，接收來自其他MLUT 30c、30d的邏輯動作用位址LA，並輸出邏輯動作用資料LD至MPLD 20的外部。
MLUT的邏輯動作用位址LA的位址線，與鄰接的MLUT的邏輯動作用資料LD的資料線連接，例如，MLUT 30c，接收MLUT 30a輸出的邏輯動作用資料，作為邏輯動作用位址。於是，MLUT的邏輯動作用位址或邏輯動作用資料，可以從與周圍MLUT間的輸出入得到，這點不同於各MLUT獨 自連接的MLUT位址。
由MPLD 20的邏輯動作實現的邏輯，係由MLUT 30內記憶的真值表資料實現。幾個MLUT 30動作為AND電路、加法器等的組合電路的邏輯要素。其他的MLUT動作為連接實現組合電路的MLUT 30間之連接要素。用以實現邏輯要素以及連接要素的真值表資料之改寫，由根據上述記憶體動作的再構成產生。
[5]MLUT的詳情
以下，說明MLUT。
第10圖係MLUT的第1例顯示圖。第10圖所示的MLUT 30具有位址轉換電路10a、位址解碼器9、記憶元件40、以及輸出資料轉換電路10b。第10圖所示的MLUT 30，當動作轉換信號指示邏輯動作時，依照邏輯動作用位址，動作以輸出邏輯動作用資料。又，MLUT 30，當動作轉換信號指示記憶體動作時，依照記憶體動作用位址，動作以接受寫入資料或輸出讀出資料。
位址轉換電路10a連接輸入記憶體動作用位址的n條記憶體動作用位址信號線、輸入邏輯動作用位址的n條邏輯動作用位址輸入信號線、以及輸入動作轉換信號的動作轉換信號線。位址轉換電路10a，根據動作轉換信號，動作以輸出記憶體動作用位址或邏輯動作用位址其中之一至n條的選擇位址信號線。於是，位址轉換電路10a選擇位址信號線，係因記憶元件40為接收讀出動作與寫入動作其中之一的1端口(port)型記憶元件。
位址解碼器9，解碼位址轉換電路10a供給的n條位址信號線接收的選擇位址信號，並輸出解碼信號至2的n次方條的字元線。
n×2n個記憶元件，配置於2的n次方條的字元線、n條寫入資料線、及n個輸出位元線的連接部分。
輸出資料轉換電路10b，從n條輸出位元線接收信號時，依照輸入的動作轉換信號，動作以輸出讀出資料至n條讀出資料信號線，或輸出讀出資料至邏輯動作信號線。
[5.1]MLUT的邏輯動作 A.邏輯要素
第11圖係顯示以邏輯要素動作的MLUT之一範例圖。第11圖顯示的MLUT，係與第10圖所示的MLUT或第1、4或7圖所示的半導體記憶體裝置同樣的電路。第11圖中，為了簡單說明，省略位址轉換電路10a以及輸出資料轉換電路10b的記載。第11圖所示的MLUT 30a、MLUT 30b分別具有4個邏輯動作用位址線A0~A3、4個邏輯動作用資料線D0~D3、4×16=64個記憶元件40、以及位址解碼器9。邏輯動作用資料線D0~D3，分別串聯連接24個記憶元件40。位址解碼器9的構成，係根據輸入至邏輯動作用位址線A0~A3的信號，選擇連接至24條字元線的其中之一的4個記憶元件。此4個記憶元件分別連接至邏輯動作用資料線D0~D3，並輸出記憶元件內記憶的資料至邏輯動作用資料線D0~D3。例如，可以構成當邏輯動作用位址線A0~A3內輸入適當的信號時，用以選擇4個記憶元件40a、 40b、40c及40d。在此，記憶元件40a連接至邏輯動作用資料線D0，記憶元件40b連接至邏輯動作用資料線D1，記憶元件40d連接至邏輯動作用資料線D2，記憶元件40d連接至邏輯動作用資料線D3。於是，記憶元件40a~40d內記憶的信號輸出至邏輯動作用資料線D0~D3。於是，MLUT 30a、MLUT 30b從邏輯動作用位址線A0~A3接收邏輯動作用位址，並根據此邏輯動作用位址，位址解碼器9選擇的4個記憶元件40內記憶的值，作為邏輯動作用資料分別輸出至邏輯動作用資料線D0~D3。又，MLUT 30a的邏輯動作用位址線A2，與鄰接的MLUT 30b的邏輯動作用資料線D0連接，MLUT 30a接收從MLUT 30b輸出的邏輯動作用資料，作為邏輯動作用位址。又，MLUT 30a的邏輯動作用資料線D2與MLUT 30b的邏輯動作用位址線A0連接，MLUT 30a輸出的邏輯動作用資料，由MLUT 30b接收作為邏輯動作用位址。例如，MLUT 30a的邏輯動作用資料線D2，根據輸入至MLUT 30a的邏輯動作用位址線A0~A3的信號，輸出連接至邏輯動作用資料線D2的24個記憶元件的其中之一內記憶的信號，至MLUT 30b的邏輯動作用位址線A0。同樣地，MLUT 30b的邏輯動作用資料線D0，根據輸入至MLUT 30b的邏輯動作用位址線A0~A3的信號，輸出連接至邏輯動作用資料線D0的24個記憶元件的其中之一內記憶的信號，至MLUT 30a的邏輯動作用位址線A2。於是，MPLD之間的連結，使用1對位址線與資料線。以下，如同MLUT 30a的邏輯動作用位址線A2與邏輯動作用資料線D2，MLUT的連 結中使用的位址線與資料線與資料線對稱作「AD對」。
又，第11圖中，具有MLUT 30a、30b的AD對為4，但AD對的數量，特別如後述，不限定於4。
第12圖係顯示以邏輯電路動作的MLUT之一範例圖。本例中，邏輯動作用位址線A0及A1為2輸入NOR電路701的輸入，而邏輯動作用位址線A2及A3為2輸入NAND電路702的輸入。於是，構成2輸入NOR電路的輸出與2輸入NAND電路702的輸出輸入至2輸入NAND電路703，而2輸入NAND電路703的輸出輸出至邏輯動作用資料線D0之邏輯電路。
第13圖係顯示第12圖所示的邏輯電路之真值表。第12圖的邏輯電路，由於是4輸入，使用輸入A0~A3的全部輸入作為輸入。另一方面，因為輸出只有1個，只使用輸出D0作為輸出。真值表的輸出D1~D3的欄位中記載「＊」。這表示可以是「0」或「1」其中任一的值。不過，實際上為了再構成寫入真值表資料至MLUT時，這些欄位中，必須寫「0」或「1」其中之一的值。
B.連接要素
第14圖係顯示以連接要素動作的MLUT之一範例圖。第14圖中，作為連接要素的MLUT，輸出邏輯動作用位址線A0的信號至邏輯動作用資料線D1，輸出邏輯動作用位址線A1的信號至邏輯動作用資料線D2，以及輸出邏輯動作用位址線A2的信號至邏輯動作用資料線D3。作為連接要素的MLUT，更動作以輸出邏輯動作用位址線A3的信號 至邏輯動作用資料線D1。
第15圖係顯示第14圖所示的連接要素的真值表。第14圖所示的連接要素係4輸入4輸出。因此，使用輸入A0~A3的全部輸入以及輸出D0~D3的全部輸出。根據第15圖所示的真值表，MLUT以連接要素動作，輸出輸入A0的信號至輸出D1，輸出輸入A1的信號至輸出D2，輸出輸入A2的信號至輸出D3，以及輸出輸入A3的信號至輸出D0。
第16圖係具有AD0、AD1、AD2及AD3的4個AD對之MLUT所實現的連接要素的一範例顯示圖。AD0具有邏輯動作用位址線A0與邏輯動作用資料線D0。AD1具有邏輯動作用位址線A1與邏輯動作用資料線D1。AD2具有邏輯動作用位址線A2與邏輯動作用資料線D2。於是，AD3具有邏輯動作用位址線A3與邏輯動作用資料線D3。第16圖中，1點鎖線係顯示輸入至AD對0的邏輯動作用位址線A0的信號，輸出至AD對1的邏輯動作用資料線D1之信號流動。2點鎖線係顯示輸入至第2的AD對1的邏輯動作用位址線A1的信號，輸出至AD對2的邏輯動作用資料線D2之信號流動。虛線係顯示輸入至AD對2的邏輯動作用位址線A2的信號，輸出至AD對3的邏輯動作用資料線D3之信號流動。實線係顯示輸入至AD對3的邏輯動作用位址線A3的信號，輸出至AD對0的邏輯動作用資料線D0之信號流動。
又，第16圖中，MLUT 30具有的AD對為4，但AD對的數量不特別限定為4。
C.邏輯要素與連接要素的組合功能
第17圖係顯示1個MLUT以邏輯要素及連接要素動作的一範例圖。第17圖所示的範例中構成的邏輯電路，係邏輯動作用位址線A0及A1為2輸入NOR電路171的輸入，2輸入NOR電路171的輸出與邏輯動作用位址線A2為2輸入NAND電路172的輸入，以及2輸入NAND電路172的輸出輸出至邏輯動作用資料線D0。又，同時，構成邏輯動作用位址線A3的信號輸出至邏輯動作用資料線D2之連接要素。
第18圖係顯示第17圖所示的邏輯要素及連接要素之真值表。第17圖的邏輯動作使用輸入D0~D3的3個輸入，並使用1個輸出D0作為輸出。另一方面，第18圖的連接要素係輸出輸入A3的信號至輸出D2之連接要素所構成。
第19圖係顯示具有AD0、AD1、AD2及AD3的4個AD對之MLUT所實現的邏輯動作及連接要素之一範例圖。與第16圖所示的MLUT相同，AD0具有邏輯動作用位址線A0與邏輯動作用資料線D0。AD1具有邏輯動作用位址線A1與邏輯動作用資料線D1。AD2具有邏輯動作用位址線A2與邏輯動作用資料線D2。於是，AD3具有邏輯動作用位址線A3與邏輯動作用資料線D3。如上述，MLUT 30係將3輸入1輸出的邏輯動作以及1輸入1輸出的連接要素之2個動作，以1個MLUT 30實現。具體而言，邏輯動作，係使用AD對0的邏輯動作用位址線A0、AD對1的邏輯動作用位址線A1、以及AD對2的邏輯動作用位址線A2作為輸入。於是，使用AD對0的邏輯動作用資料線D0的位址線作為輸出。又，連接要素，如虛線所示，輸入至AD對3的邏輯動作用 位址線A3之信號輸出至AD對2的邏輯動作用資料線D2。
如上述，MPLD內的MLUT，由於經由複數的位址線互相連接，經由字元線選擇信號，容易產生外部雜訊寫入記憶體單元的御動作。因此，由於MLUT內有ATD電路，因為只在位址變化時進行寫入至記憶體單元，可以迴避外部雜訊的寫入誤動作。
以上說明的實施例只不過是典型例，各實施例的構成要素的組合、變形及變化，對於熟悉此技藝者而言是很明顯的，熟悉此技藝者，在不脫離本發明的原理及請求範圍內記載的發明範圍內，明顯可以進行上述實施例的各種變形。
9‧‧‧位址解碼器
10a‧‧‧位址轉換電路
10b‧‧‧輸出資料轉換電路
20‧‧‧MPLD
30‧‧‧MLUT
40‧‧‧記憶元件
100‧‧‧半導體記憶體裝置
100B‧‧‧半導體記憶體
100A‧‧‧半導體記憶體
110‧‧‧記憶體單元陣列
120‧‧‧位址解碼器
120-1‧‧‧反相電路
120-2‧‧‧AND電路
120-3‧‧‧AND電路
120A‧‧‧X位址解碼器
120B‧‧‧Y位址解碼器
121‧‧‧ATD電路
122‧‧‧時脈產生電路
130‧‧‧選擇部
130A‧‧‧選擇部
135‧‧‧位元線預充電電路
135a‧‧‧位元線預充電電路
140‧‧‧資料輸出入部
140A‧‧‧資料輸出入部
161、162‧‧‧pMOS電晶體
163、164、165、166‧‧‧nMOS電晶體
171‧‧‧NOR電路
172‧‧‧NAND電路
701‧‧‧NOR電路
702‧‧‧NAND電路
703‧‧‧NAND電路
b‧‧‧位元線
/b‧‧‧位元線
A0-A3‧‧‧邏輯動作用位址線
D0-D3‧‧‧邏輯動作用資料線
Q‧‧‧讀出資料
LA‧‧‧邏輯動作用位址
LD‧‧‧邏輯動作用資料
RD‧‧‧讀出資料
WD‧‧‧寫入資料
WL‧‧‧字元線
F/F‧‧‧正反器
DC‧‧‧延遲電路
TG‧‧‧傳輸閘
[第1圖]係根據本實施例的半導體記憶體裝置的第1例顯示圖；[第2圖]係記憶元件的詳細例；[第3圖]係位置解碼器的詳細例；[第4圖]係根據本實施例的半導體記憶體裝置的第2例顯示圖[第5圖]係預充電電路的詳細例顯示圖；[第6A圖]係ATD電路的詳細例；[第6B圖]係流過ATD電路的信號時間圖；[第7圖]係根據本實施例的半導體記憶體裝置的第3例顯示圖； [第8圖]係顯示半導體記憶體裝置用作MLUT的MPLD之一範例圖；[第9A圖]係顯示MPLD的一範例圖；[第9B圖]係顯示MPLD的記憶體動作之一範例圖；[第9C圖]係顯示MLUT的邏輯動作之一範例圖；[第10圖]係顯示MLUT的一範例圖；[第11圖]係顯示以邏輯要素動作的MLUT之一範例圖；[第12圖]係顯示以邏輯電路動作的MLUT之一範例圖；[第13圖]係顯示第12圖所示的邏輯電路之真值表；[第14圖]係顯示以連接要素動作的MLUT之一範例圖；[第15圖]係顯示第14圖所示的連接要素的真值表；[第16圖]係顯示具有4個AD對的MLUT所實現的連接要素之一範例圖；[第17圖]係顯示1個MLUT以邏輯要素及連接要素動作的一範例圖；[第18圖]係顯示第17圖所示的邏輯要素及連接要素之真值表；以及[第19圖]係顯示具有AD對的MLUT所實現的邏輯動作及連接要素之一範例圖。
100‧‧‧半導體記憶體裝置
110‧‧‧記憶體單元陣列
120‧‧‧位址解碼器
130‧‧‧選擇部
140‧‧‧資料輸出入部

Claims (9)

  1. 一種半導體記憶體裝置，包括：複數的記憶體單元，分別記憶資料；位址解碼器，解碼指定上述記憶體單元的位址信號，並輸出字元線選擇信號，選擇1字元線，字元線連接至根據上述解碼位址的複數記憶體單元的一部分；選擇部，保持選擇資料的同時，根據上述選擇資料，選擇從外部供給的外部時脈；以及資料讀出部，選擇上述外部時脈時，與上述選擇的外部時脈同步，或不選擇上述外部時脈時，與上述外部時脈不同步，對於根據上述字元線選擇信號選擇的上述複數的記憶單元的一部分，讀出資料。
  2. 如申請專利範圍第1項所述的半導體記憶體裝置，更包括：位址變化檢測部，檢測位址信號的變化；以及時脈產生電路，產生內部時脈；其中，上述位址解碼器，當上述位址變化檢測部檢出位址的變化時，執行上述字元線選擇信號的輸出；上述選擇部，根據上述選擇資料，選擇上述內部時脈；以及上述資料讀出部，不選擇上述外部時脈，與上述內部時脈同步，對於根據上述字元線信號選擇的上述複數的記憶體單元的一部分，讀出資料。
  3. 如申請專利範圍第2項所述的半導體記憶體裝置， 其中，上述位址解碼器具有：X位址解碼器，輸出上述字元線選擇信號；以及Y位址解碼器，解碼上述位址信號，並根據上述解碼的位址，選擇讀出上述資料的位元線。
  4. 如申請專利範圍第1至3項中任一項所述的半導體記憶體裝置，其中，上述記憶體單元陣列的一部分的記憶體單元中，保持上述選擇資料，且上述選擇部，根據上述記憶體單元內保持的選擇資料，選擇從外部供給的外部時脈。
  5. 一種半導體裝置，具有複數的邏輯部，分別具有複數的記憶體單元陣列，而且上述記憶體單元陣列中寫入真值表資料時，以邏輯要素或連接要素動作；其中，特徵在於上述邏輯部包括：複數的記憶體單元，分別記憶資料；位址解碼器，解碼指定上述記憶體單元的位址信號，並輸出字元線選擇信號，選擇1字元線，字元線連接至根據上述解碼位址的複數記憶體單元的一部分；選擇部，保持選擇資料的同時，根據上述選擇資料，選擇從外部供給的外部時脈；以及資料讀出部，選擇上述外部時脈時，與上述選擇的外部時脈同步，或不選擇上述外部時脈時，與上述外部時脈不同步，對於根據上述字元線選擇信號選擇的上述複數的記憶單元的一部分，讀出資料。
  6. 如申請專利範圍第5項所述的半導體裝置，更包括： 位址信號遷移檢測部，檢測位址信號的遷移；以及時脈產生電路，產生內部時脈；其中，上述位址解碼器，當上述位址變化檢測部檢出位址的變化時，執行上述字元線選擇信號的輸出；上述選擇部，根據上述選擇資料，選擇上述內部時脈；以及上述資料讀出部，不選擇上述外部時脈，與上述內部時脈同步，對於根據上述字元線信號選擇的上述複數的記憶體單元的一部分，讀出資料。
  7. 如申請專利範圍第5或6項所述的半導體裝置，其中，上述位址解碼器具有：X位址解碼器，輸出上述字元線選擇信號；以及Y位址解碼器，解碼上述位址信號，並根據上述解碼的位址，選擇讀出上述資料的位元線。
  8. 如申請專利範圍第5至7項中任一項所述的半導體裝置，其中，上述記憶體單元陣列的一部分的記憶體單元中，保持上述選擇資料，且上述選擇部，根據上述記憶體單元內保持的選擇資料，選擇從外部供給的外部時脈。
  9. 如申請專利範圍第8項所述的半導體裝置，其中，設定上述選擇資料，當上述邏輯部以組合電路、配線邏輯動作時，與內部時脈同步，當上述邏輯部以順序電路動作時，與外部時脈同步。
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