CN105453436B - 可重构逻辑器件 - Google Patents

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Abstract

本发明能够提供一种面积小的可重构逻辑器件。本发明所提供的逻辑器件具备多个存储元单元，所述多个存储元单元各自存储构成信息而构成为逻辑要素及/或连接要素；且多个存储元单元分别具有：一对逻辑用位线，对应于存储元列而配置；逻辑用字线；以及反相器部，与一对逻辑用位线连接；反相器部具有：第1CMOS，从一对逻辑用位线中的一个接收输入信号，并且具有第1MOS与第2MOS；以及第2CMOS，从一对逻辑用位线中的另一个接收输入信号，并且具有第3MOS及第4MOS；并且，反相器部将第1MOS与第3MOS的输出信号组即第1差动信号及第2MOS与第4MOS的输出信号组即第2差动信号作为逻辑用数据信号输出。

Description

可重构逻辑器件
技术领域
本发明涉及一种可重构逻辑器件。
背景技术
广泛使用有FPGA(Field-Programmable Gate Array，现场可编程门阵列)等能够切换电路构成的PLD(Programmable Logic Device，可编程逻辑器件)(例如专利文献1)。申请人或发明者开发出利用存储元单元实现电路构成的“MPLD(Memory-based ProgrammableLogic Device，基于存储器的可编程逻辑器件)”(注册商标)。MPLD例如示于下述专利文献1。MPLD是将称为MLUT(Multi Look-Up-Table，多查找表)的存储元单元呈阵列状地相互连接而成，且是逻辑电路与配线均能够予以功能搭载的器件。
MPLD是将具有地址数据对的信号线的微小存储器的六方向配置作为架构的重构器件，申请人与MPLD一起开发的“MRLD(Memory based Reconfigruable Logic Device，基于存储器的可重构逻辑器件)”(注册商标)是这样一种重构器件：具有地址数据对的信号线，且将使用具有一边的地址数据对的同步SRAM(Static Random Access Memory，静态随机存取存储器)的微小存储器的交替配置作为架构。
MLUT是以存储真值数据并作为配线要素与逻辑要素动作的方式构成。另外，通过重写该真值数据，而作为重构器件与FPGA同样地动作。MPLD具有对MLUT整体写入数据的译码器，并指定各MLUT的存储元单元的地址而写入数据。
例如，专利文献1中，在存储元单元，利用地址切换电路来选择存储器动作时的地址信号输入与逻辑动作时的地址信号输入，并利用针对每个存储元单元所准备的地址译码器对所选择的任一个地址信号进行译码，而使信号线(字线)启动(专利文献1、图4、段落[0027])。
如此，以往的MLUT构成为，存储元单元具备存储器动作用、逻辑动作用所共通的地址译码器，并利用选择电路来选择动作。因此，各MLUT必须利用选择地址译码器的信号的地址切换电路来选择，并且由负逻辑构成的地址译码器存在以下问题：与存储元单元的占有面积相比，需要较大的占有面积。
背景技术文献
专利文献
专利文献1：日本专利特开2010-239325号公报
发明内容
[发明要解决的问题]
称为MLUT的微小存储器被设计为普通存储器，不仅具有存储元阵列，还具有对地址进行译码的地址译码器与读出放大器。如果存储器微小化，那么该地址译码器或读出放大器的逻辑电路面积比率变大，而使面积效率变差。
根据本发明的一实施方式，提供一种从MLUT主体去除存储器动作用读出放大器而面积小的可重构逻辑器件。
[解决问题的技术手段]
解决所述问题的方式由以下项目组表示。
1.一种可重构逻辑器件，构成为逻辑要素或连接要素；且
具备多个存储元单元，所述多个存储元单元各自存储构成信息而构成为逻辑要素及/或连接要素；且
所述多个存储元单元分别具有：
一对逻辑用位线，对应于存储元列而配置；
逻辑用字线；以及
反相器部，与所述一对逻辑用位线连接；
所述反相器部具有：
第1CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)，从所述一对逻辑用位线中的一个接收输入信号，并且具有第1MOS(Metal OxideSemiconductor，金属氧化物半导体)晶体管与第2MOS晶体管；以及第2CMOS，从所述一对逻辑用位线中的另一个接收输入信号，并且具有第3MOS晶体管与第4MOS晶体管；且所述反相器部是：
将第1MOS晶体管与第3MOS晶体管的输出信号组即第1差动信号以及第2MOS晶体管与第4MOS晶体管的输出信号组即第2差动信号作为逻辑用数据信号输出到其他存储元单元。
由此，提供一种从MLUT主体去除存储器动作用读出放大器而面积小的可重构逻辑器件。
2.根据项目1所述的可重构逻辑器件，其中所述存储元单元是多查找表。
3.根据项目1或2所述的可重构逻辑器件，其还具备差动四线式逻辑的逻辑用地址译码器，所述逻辑用地址译码器将从其他存储元单元输出的逻辑用数据信号作为逻辑用地址信号而接收。
由于是利用以差动四线式信号构成的配线而形成的译码器，所以具有省略负逻辑的简化构成，因此，也能够使译码器小规模化。
4.根据项目1至3中任一项所述的可重构逻辑器件，其具备地址译码器，所述地址译码器连接于所述多个存储元单元，并且对特定出所述连接的多个存储元单元的任一个存储元的地址信号进行译码，输出要选择字线的字线选择信号；且
所述多个存储元单元分别具有：
一对存储器用位线，对应于存储元列而配置；以及
存储器用字线，与所述地址译码器连接。
在本案中，能够仅利用配线形成MLUT的地址译码器，而能够提升MLUT的存储元效率。
另外，活用MRLD中的大容量存储器是将MLUT的位线作为局部位线，实现短字长的存储元构成，通过对全局位线供给数据，而使用以往的读出放大器，进行大容量存储器的动作。这种情况能够实现存储器动作时的低电压化，而能够实现低耗电的存储器及可重构逻辑器件。
5.根据项目4所述的可重构逻辑器件，其还具备连接于所述存储器用位线的读出放大器。
通过另外具有存储器用读出放大器，而能够利用短距离位线来抑制位线偏差，即使0.4V也能够维持存储器动作。例如，即使存储器写入动作时为1.3V，也能够使逻辑动作的读出时为0.4V，而能够降低动作消耗电力。
6.一种可重构逻辑器件的控制方法，是可重构逻辑器件的动作方法，所述可重构逻辑器件构成为逻辑要素或连接要素，且
所述可重构逻辑器件具备多个存储元单元，所述多个存储元单元各自存储构成信息而构成为逻辑要素及/或连接要素；且
所述多个存储元单元分别具有：一对逻辑用位线，对应于存储元列而配置；逻辑用字线；以及反相器部，与所述一对逻辑用位线连接；
所述反相器部具有：第1CMOS，具有第1MOS晶体管与第2MOS晶体管；以及第2CMOS，具有第3MOS晶体管与第4MOS晶体管；且
所述反相器部是：
从所述一对逻辑用位线中的一个接收输入信号，
从所述一对逻辑用位线中的另一个接收输入信号，且
将第1MOS晶体管与第3MOS晶体管的输出信号组即第1差动信号以及第2MOS晶体管与第4MOS晶体管的输出信号组即第2差动信号作为逻辑用数据信号输出到其他存储元单元。
7.根据项目6所述的可重构逻辑器件的控制方法，其中所述存储元单元是多查找表。
8.根据项目6或7所述的可重构逻辑器件的控制方法，其中所述可重构逻辑器件还具备差动四线式逻辑的逻辑用地址译码器，
所述逻辑用地址译码器是将从其他存储元单元输出的逻辑用数据信号作为逻辑用地址信号而接收。
9.根据项目6至8中任一项所述的可重构逻辑器件的控制方法，其中所述可重构逻辑器件具备连接于所述多个存储元单元的地址译码器；
所述多个存储元单元分别具有：
一对存储器用位线，对应于存储元列而配置；以及
存储器用字线，与所述地址译码器连接；且
所述地址译码器是接收特定出所述连接的多个存储元单元的任一个存储元的地址信号，并对所述地址信号进行译码，输出要选择字线的字线选择信号。
10.根据项目9所述的可重构逻辑器件的控制方法，其中所述可重构逻辑器件还具备连接于所述存储器用位线的读出放大器，
所述读出放大器从所述存储器用位线读出数据。
11.一种程序，其特征在于：用来控制可重构逻辑器件；且
所述可重构逻辑器件具备多个存储元单元，所述多个存储元单元各自存储由真值表数据构成的程序而构成为逻辑要素及/或连接要素；
所述多个存储元单元分别具有：一对逻辑用位线，对应于存储元列而配置；逻辑用字线；以及反相器部，与所述一对逻辑用位线连接；
所述反相器部具备：第1CMOS，具有第1MOS晶体管与第2MOS晶体管；以及第2CMOS，具有第3MOS晶体管与第4MOS晶体管；且
所述反相器部是：
从所述一对逻辑用位线中的一个接收输入信号，
从所述一对逻辑用位线中的另一个接收输入信号，且
将第1MOS晶体管与第3MOS晶体管的输出信号组即第1差动信号以及第2MOS晶体管与第4MOS晶体管的输出信号组即第2差动信号作为逻辑用数据信号输出到其他存储元单元；且
使所述存储元单元执行如下处理：
将利用某条所述地址线特定出的存储元中所存储的值的逻辑运算输出到数据线，而作为逻辑电路动作；以及
将利用某条所述地址线特定出的存储元中所存储的值输出到连接于其他存储部的地址线的数据线，而作为连接电路动作。
12.根据项目11所述的程序，其中所述存储元单元是多查找表。
13.根据项目11或12所述的程序，其中所述可重构逻辑器件还具备差动四线式逻辑的逻辑用地址译码器，且
所述逻辑用地址译码器将从其他存储元单元输出的逻辑用数据信号作为逻辑用地址信号而接收。
14.根据项目11至13中任一项所述的程序，其中所述可重构逻辑器件具备连接于所述多个存储元单元的地址译码器；
所述多个存储元单元分别具有：
一对存储器用位线，对应于存储元列而配置；以及
存储器用字线，与所述地址译码器连接；且
所述地址译码器是接收特定出所述连接的多个存储元单元的任一个存储元的地址信号，并对所述地址信号进行译码，输出要选择字线的字线选择信号。
15.根据项目14所述的程序，其中所述可重构逻辑器件还具备连接于所述存储器用位线的读出放大器，
所述读出放大器从所述存储器用位线读出数据。
16.一种存储媒体，存储根据项目11至15中任一项所示的程序。
[发明的效果]
本发明提供一种从MLUT主体去除存储器动作用读出放大器而面积小的可重构逻辑器件。
附图说明
图1是表示本实施方式的可重构逻辑器件的一例的图。
图2是表示MPLD的MLUT阵列的一例的图。
图3是说明二方向配置的MLUT阵列的一例的图。
图4是说明四方向配置的MLUT阵列的一例的图。
图5是表示以往的MLUT中的读出放大器与地址译码器的面积的一例的图。
图6是表示本实施方式的可重构逻辑器件的一例的图。
图7A是说明差动四线式逻辑的逻辑地址译码器的一例的图。
图7B是说明差动四线式逻辑的逻辑地址译码器的一例的图。
图7C是说明差动四线式逻辑的逻辑地址译码器的一例的图。
图8是表示存储元的一例的图。
图9是表示作为逻辑要素动作的MLUT的一例的图。
图10是表示作为逻辑电路动作的MLUT的一例的图。
图11是表示图10所示的逻辑电路的真值表的图。
图12是表示作为连接要素动作的MLUT的一例的图。
图13是表示图12所示的连接要素的真值表的图。
图14是表示利用具有四个AD对的MLUT而实现的连接要素的一例的图。
图15是表示一个MLUT作为逻辑要素及连接要素动作的一例的图。
图16表示图15所示的逻辑要素及连接要素的真值表。
图17是表示利用具有AD对的MLUT而实现的逻辑动作及连接要素的一例的图。
图18是表示信息处理装置的硬件构成的图。
具体实施方式
以下，参照附图，依次对1.可重构逻辑器件、2.MPLD的MLUT阵列、3.MRLD的MLUT、4.MLUT的构成、5.MLUT的连接及逻辑动作、6.真值表数据的产生方法进行说明。
1.可重构逻辑器件
图1是表示本实施方式的可重构逻辑器件的一例的图。以下，该可重构逻辑器件(也称为“可编程逻辑器件”)也被称为MRLD或MPLD。此外，在背景技术中也同样地记载为MRLD、MPLD，本案的MRLD或MPLD虽然是利用同一商标来称呼，但具有不同于以往的技术特征。
图1所示的可重构逻辑器件20具有：MLUT阵列300，将下述多个MLUT呈阵列状地配置而成；译码器12，特定出MLUT的存储器读出动作、写入动作；以及读出放大器14。
可重构逻辑器件20的逻辑动作是使用以实线所示的数据输入DI及数据输出DO的信号。数据输入DI是作为逻辑电路的输入信号来使用。并且，数据输出DO是作为逻辑电路的输出信号来使用。
利用可重构逻辑器件20的逻辑动作实现的逻辑是利用MLUT30所存储的真值表数据来实现。若干个MLUT30作为AND(与)电路、加法器等的组合电路的逻辑要素动作。其他MLUT作为连接实现组合电路的MLUT30间的连接要素动作。用来使可重构逻辑器件20实现逻辑要素及连接要素的真值表数据的重写是通过向MLUT30的构成存储器的写入动作来进行。
可重构逻辑器件20的写入动作是利用写入用地址AD及写入用数据WD来进行，读出动作是利用写入用地址AD及读出用数据RD来进行。
写入用地址AD是特定出MLUT30内的存储元的地址。写入用地址AD是利用m条信号线特定出2的m次方即数n个存储元。写入用地址AD是在存储器的读出动作、写入动作这两种动作的情况下被使用，经由m条信号线而由译码器12译码，选择成为对象的存储元。此外，本实施方式中，数据输入(逻辑用动作地址)DI的译码是利用MLUT30内的译码器来进行，在下文中予以叙述。
译码器12是根据读出使能信号re、写入使能信号we等控制信号而对写入用地址AD进行译码，并对MLUT30输出译码地址n。译码地址n是作为特定出MLUT30的构成存储器内的存储元的地址来使用。
读出放大器14根据读出使能信号re输出读出用资料RD。
2.MPLD的MLUT阵列
图2是表示MPLD的MLUT阵列的一例的图。MPLD是像图2右上所示那样使地址线与数据线的各1比特成对，并定义为虚拟双向线。在MPLD中，将该虚拟双向线称为“AD对”。通过使用地址线的宽度与数据线的宽度为N比特的存储器，以此来实现具有N个AD对的MLUT。MPLD的MLUT阵列300是由周边的MLUT30与一对AD对连接。
3.MRLD的MLUT阵列
以下，图3及图4所示的MLUT阵列由于是以交替配置为架构，因此为MRLD的MLUT阵列。
图3是说明二方向配置的MLUT阵列的一例的图。图3所示的箭头是与邻接的其他MLUT连接的数据输入线、或数据输出线。在图3所示的MLUT阵列300中，MLUT30是利用两条数据输入线或数据输出线而与邻接的其他MLUT30连接。也就是说，构成为，MLUT彼此的连接是利用多条数据输入线或数据输出线来连接。另外，邻接的MLUT是为了提升可构成性而在输入方向及输出方向上分别与两个MLUT连接。以下，将该配置称为“交替配置”。
交替配置型MLUT是通过将数据线及位线设为多条，而能够进行多比特的数据处理，进而，由于能够限定输入及输出方向上数据的传送方向，所以也容易制成逻辑程序库。
图4是说明四方向配置的MLUT阵列的一例的图。图4所示的方向配置是与FPGA相同的配置。由此，能够获得与FPGA相近的构成，采用利用FPGA工具所产生的逻辑构成的状态，而使制成MRLD的构成数据变得容易。例如，将图的左上及中上、左下作为开关块，将中下作为LUT(lookup table，查找表)块，能够表现出FPGA的CLB(Configurable Logic Block，可配置逻辑块)相当，能够由FPGA构成的状态产生真值数据。
图5是表示以往的MLUT中的读出放大器与地址译码器的面积的一例的图。以往的MLUT30被设计为普通存储器，不仅具有存储元阵列，还具有对地址进行译码的地址译码器12及读出放大器14。如图5所示，如果存储器微小化，那么该地址译码器12与读出放大器14的逻辑电路面积比率变大，而导致面积效率变差。
4.MLUT的构成
称为MLUT的微小存储器被设计为普通存储器，不仅具有存储元单元，还具有对地址进行译码的地址译码器及读出放大器。如果存储器微小化，那么该地址译码器与读出放大器的逻辑电路面积比率变大，而导致面积效率变差。
以下，图6中是说明可重构逻辑器件的整体，图7A～C中是说明逻辑地址译码器，图8中是说明存储元。
4.1反相器部
图6是表示本实施方式的可重构逻辑器件的一例的图。图6所示的可重构逻辑器件为了存储元阵列的数据输出而具备反相器部16及逻辑地址译码器18。反相器部16具有两个从一对逻辑用位线(b0、/b0)中的一个接收输入信号的CMOS(Complementary Metal OxideSemiconductor)。CMOS是使P信道MOSFET(MOS Field Effect Transistor，金属氧化物半导体场效应晶体管)QP与N信道MOSFET QN的漏极端子分离而分别被设为发送端。并且，P信道MOSFET QP的漏极端子被设为“供给点”侧发送端，N信道MOSFET QN的漏极端子被设为“接收点”侧发送端。
MOSFET能够将漏极与源极端子分离并设为数据的供给(Sorce)源与接收(Sink)源，而成为下一段的地址的An、/An的源信号及接收源。也就是说，对于N信道MOSFET QN的漏极端子，输入b0sink、b0sorce作为输出到后段的MLUT30的逻辑地址译码器18的数据线的输出信号。对于P信道MOSFET QP的漏极端子，同样地输入/b0sink、/b0sorce作为输出到后段的MLUT30的逻辑地址译码器18的数据线的输出信号。如此，反相器部16将从存储元阵列叫出的数据作为差动信号(b0sink、/b0sink)、差动信号(b0sorce、/b0sorce)输出到后段的MLUT。该数据与地址的连接能够通过设为MPLD及MRLD的特定配置(六方向配置、交替配置)而实现。
地址译码器12是存储器动作用地址译码器。以可重构逻辑器件20所含的全部MLUT30的存储元阵列的地址为射程。由输入到该地址译码器12的逻辑动作用地址(a0、…、am)激活的字线(w0、…、wn)是从读出放大器14被作为数据信号(D0)读出。此时，由于MLUT的数据线(B0、/B0)比逻辑用位线(b0、/b0)长得多，所以为了取得余裕(margin)而需要高电压，需要读出放大器14。例如，MLUT由于使比普通SRAM小型的存储元阵列的字线为256以下，所以位线的长度变短。
另一方面，由于逻辑动作用偏压电压能够比存储器动作用偏压电压为低电压，所以能够使MLUT的逻辑动作或连接动作节省电力。也就是说，通过另外具有存储器用读出放大器14，能够使作为长距离位线的存储器用位线及作为短距离位线的逻辑用位线为两种体系，而改变动作电压。例如，能够将存储器用位线的电压设为1.3V，将逻辑用位线的电压设为0.4V。
另外，能够无需以往的选择电路，并且能够使逻辑用地址译码器分开进行存储器动作与逻辑动作。
4.2逻辑地址译码器
图7A～7C是说明差动四线式逻辑的逻辑地址译码器的一例的图。图7B是删除/Wx后的构成的图，图7C是简化电路后的图。逻辑地址译码器18是将从前段的MLUT30输出的逻辑用数据信号作为特定的地址信号，接收A0sorce与A0sink、/A0sorce与/A0sink的差动四线式信号。将其根据字线选择动作进行配线。例如，字线W0是当全部地址为“0”时，需要将字线设为“1”且除此以外设为“0”的动作，如果有差动信号/An，那么/An即使一个为“1”便为“1”，全部为“0”便为“1”，如果如此便能够得以实现。因此，只要将/An的源(Sorce)信号设为线或且与负载N-MOS连接而设为W0，那么仅通过配线便能够实现W0的地址译码器。相反地，只要将An的接收点(Sink)设为线或且连接于负载P信道MOSFET QP，便能够实现/W0。这样一来，使各字线保持必要的连接而构成Wn、/Wn。由于负载MOS通过充电来保持电压，所以维持其电压值。在地址已变更的情况下，虽然需要一次复位，但只要将/CLK设为施加给栅极的电路携带体，那么利用时钟来选择字线，并从位线输出数据，而利用读出放大器的F/F(FlipFlop，触发器)维持状态，所以即使在时钟后被复位，也进行存储器动作。逻辑动作是利用地址接收前段的输出且利用下一段的地址译码器的负载MOS维持状态，因此，在时钟后，即使未选择字线，也维持着位线数据，所以进行特定的逻辑动作。图7B中，差动逻辑中虽然产生Q与/Q，但由于该情况下仅需要Q而无需/Wn，所以表示将/Wn删除后的情况。图7C中仅为配线，除负载MOS以外仅为配线，而能够削减面积。
4.3存储元
图8是表示单端口的存储元的一例的图。存储元5配置在作为译码信号的信号线的字线与位线的交叉点。存储元5具备pMOS晶体管161、162及nMOS晶体管163、164、165、166。pMOS晶体管161的源极与pMOS晶体管162的源极连接于VDD(电源电压端)。nMOS晶体管163的漏极与nMOS晶体管164的漏极连接于VSS(接地电压端)。
nMOS晶体管165的漏极连接于位线b。nMOS晶体管165的栅极连接于字线WL。nMOS晶体管166的漏极连接于位线/b。nMOS晶体管166的栅极连接于字线WL。
根据所述构成，写入动作中，存储元件40是根据字线WL的信号电平“H(High，高)”，将从位线b及位线/b传送的信号电平保持在pMOS晶体管161、162、nMOS晶体管163、164中。读出动作中，存储元件40是根据字线WL的信号电平“H”，将pMOS晶体管161、162、nMOS晶体管163、164所保持的信号电平传送到位线b及位线/b。
5.MLUT的逻辑或连接动作
以下，对使MLUT执行如下处理的真值表数据进行说明，也就是：将利用某地址线特定出的存储元中所存储的值的逻辑运算输出到数据线而作为逻辑电路动作的处理(逻辑要素)及/或将利用某地址线特定出的存储元中所存储的值输出到连接于其他存储部的地址线的数据线而作为连接电路动作的处理(连接要素)。
5.1逻辑要素
图9是表示作为逻辑要素动作的MLUT的一例的图。图9所示的MLUT是与图10所示的MLUT或者图12或7所示的半导体存储器装置相同的电路。图9中，为了简化说明，而省略地址切换电路10A及输出数据切换电路10B的记载。图9所示的MLUT30A、30B分别具有四条逻辑用地址输入LA线A0～A3、四条逻辑动作用数据线D0～D3、4×16＝64个存储元件40及地址译码器9。逻辑动作用数据线D0～D3分别串联连接24个存储元件40。地址译码器9构成为，基于输入到逻辑用地址输入LA线A0～A3的信号来选择连接于16条字线中的任一条的四个存储元件。该四个存储元件分别连接于逻辑动作用数据线D0～D3，而将存储元件所存储的数据输出到逻辑动作用数据线D0～D3。例如，能够以如下方式构成：在对逻辑用地址输入LA线A0～A3输入适当信号的情况下，选择四个存储元件40A、40B、40C及40D。此处，存储元件40A连接于逻辑动作用数据线D0，存储元件40B连接于逻辑动作用数据线D1，存储元件40C连接于逻辑动作用数据线D2，存储元件40D连接于逻辑动作用数据线D3。并且，对于逻辑动作用数据线D0～D3，输出存储元件40A～40D所存储的信号。如此，MLUT30A、30B是从逻辑用地址输入LA线A0～A3接收逻辑用地址输入LA，并将根据该逻辑用地址输入LA而由地址译码器9选择的四个存储元件40所存储的值，作为逻辑动作用数据分别输出到逻辑动作用数据线D0～D3。此外，MLUT30A的逻辑用地址输入LA线A2与邻接的MLUT30B的逻辑动作用数据线D0连接，MLUT30A将从MLUT30B输出的逻辑动作用数据作为逻辑用地址输入LA而接收。另外，MLUT30A的逻辑动作用数据线D2与MLUT30B的逻辑用地址输入LA线A0连接，MLUT30A所输出的逻辑动作用数据是作为逻辑用地址输入LA而被MLUT30B接收。例如，MLUT30A的逻辑动作用数据线D2是基于输入到MLUT30A的逻辑用地址输入LA线A0～A3的信号，将连接于逻辑动作用数据线D2的16个存储元件的任一个中所存储的信号输出到MLUT30B的逻辑用地址输入LAA0。同样地，MLUT30B的逻辑动作用数据线D0是基于输入到MLUT30B的逻辑用地址输入LA线A0～A3的信号，将连接于逻辑动作用数据线D0的16个存储元件的任一个中所存储的信号输出到MLUT30A的逻辑用地址输入LAA2。如此，MPLD彼此的连接是使用1对地址线与数据线。以下，像MLUT30A的逻辑用地址输入LA线A2与逻辑动作用数据线D2那样，将用于MLUT的连接的地址线与数据线的对称为“AD对”。
此外，图9中，虽然MLUT30A、30B所具有的AD对为4对，但AD对的数量如下所述，并不特别限定于4。
图10是表示作为逻辑电路而动作的MLUT的一例的图。本例是将逻辑用地址输入LA线A0及A1作为2输入NOR(或非)电路701的输入，将逻辑用地址输入LA线A2及A3作为2输入NAND(Not And，与非)电路702的输入。并且，构成如下逻辑电路：将2输入NOR电路的输出及2输入NAND电路702的输出输入到2输入NAND电路703，且将2输入NAND电路703的输出向逻辑动作用数据线D0输出。
图11是表示图10所示的逻辑电路的真值表的图。图10的逻辑电路是为了4输入而将输入A0～A3的全部输入用作输入。另一方面，由于输出仅为一个，所以仅将输出D0用作输出。在真值表的输出D1～D3一栏记载有“＊”。该“＊”表示可为“0”或“1”中的任一值。然而，实际上，为了重构而将真值表数据写入到MLUT时，必须在这些栏写入“0”或“1”中的任一值。
5.2连接要素
图12是表示作为连接要素而动作的MLUT的一例的图。图12中，作为连接要素的MLUT是以如下方式动作：将逻辑用地址输入LA线A0的信号输出到逻辑动作用数据线D1，将逻辑用地址输入LA线A1的信号输出到逻辑动作用数据线D2，将逻辑用地址输入LA线A2的信号输出到逻辑动作用数据线D3。作为连接要素的MLUT进一步以将逻辑用地址输入LA线A3的信号输出到逻辑动作用数据线D1的方式动作。
图13是表示图12所示的连接要素的真值表的图。图12所示的连接要素为4输入4输出。因此，使用输入A0～A3的全部输入及输出D0～D3的全部输出。根据图13所示的真值表，MLUT作为如下连接要素动作：将输入A0的信号输出到输出D1，将输入A1的信号输出到输出D2，将输入A2的信号输出到输出D3，将输入A3的信号输出到输出D0。
图14是表示通过具有AD0、AD1、AD2及AD3的四个AD对的MLUT而实现的连接要素的一例的图。AD0具有逻辑用地址输入LA线A0与逻辑动作用数据线D0。AD1具有逻辑用地址输入LA线A1与逻辑动作用数据线D1。AD2具有逻辑用地址输入LA线A2与逻辑动作用数据线D2。并且，AD3具有逻辑用地址输入LA线A3与逻辑动作用数据线D3。在图14中，一点链线表示将输入到AD对0的逻辑用地址输入LA线A0的信号输出到AD对1的逻辑动作用数据线D1的信号的传送。两点链线表示将输入到第2AD对1的逻辑用地址输入LA线A1的信号输出到AD对2的逻辑动作用数据线D2的信号的传送。虚线表示将输入到AD对2的逻辑用地址输入LA线A2的信号输出到AD对3的逻辑动作用数据线D3的信号的传送。实线表示将输入到AD对3的逻辑用地址输入LA线A3的信号输出到AD对0的逻辑动作用数据线D0的信号的传送。
此外，图14中，虽然MLUT30所具有的AD对为4对，但AD对的数量并不特别限定于4。
5.3逻辑要素与连接要素的组合功能
图15是表示将一个MLUT作为逻辑要素及连接要素动作的一例的图。图15所示的例子中是构成如下逻辑电路：将逻辑用地址输入LA线A0及A1作为2输入NOR电路121的输入，将2输入NOR电路121的输出与逻辑用地址输入LA线A2作为2输入NAND电路122的输入，对逻辑动作用数据线D0输出2输入NAND电路122的输出。另外，同时，构成将逻辑用地址输入LA线A3的信号输出到逻辑动作用数据线D2的连接要素。
图16中表示图15所示的逻辑要素及连接要素的真值表。图15的逻辑动作使用输入D0～D3的三个输入，并将一个输出D0作为输出而使用。另一方面，图15的连接要素构成将输入A3的信号输出到输出D2的连接要素。
图17是表示通过具有AD0、AD1、AD2及AD3的四个AD对的MLUT而实现的逻辑动作及连接要素的一例的图。与图14所示的MLUT同样地，AD0具有逻辑用地址输入LA线A0与逻辑动作用数据线D0。AD1具有逻辑用地址输入LA线A1与逻辑动作用数据线D1。AD2具有逻辑用地址输入LA线A2与逻辑动作用数据线D2。并且，AD3具有逻辑用地址输入LA线A3与逻辑动作用数据线D3。如上所述，MLUT30是利用一个MLUT30来实现3输入1输出的逻辑动作与1输入1输出的连接要素的两个动作。具体来说，逻辑动作是将AD对0的逻辑用地址输入LA线A0、AD对1的逻辑用地址输入LA线A1及AD对2的逻辑用地址输入LA线A2用作输入。并且，将AD对0的逻辑动作用数据线D0的地址线用作输出。另外，连接要素是如虚线所示，将输入到AD对3的逻辑用地址输入LA线A3的信号输出到AD对2的逻辑动作用数据线D2。
如上所述，MPLD内的MLUT由于是经由多条地址线而相互连接，所以易经由字选择信号而产生外部噪声被写入到存储元的误动作。因此，通过在MLUT存在ATD电路，而仅在地址发生变化时会对存储元进行写入，所以能够避免外部噪声的写入误动作。
6.真值表数据的产生方法
可重构逻辑器件是利用执行逻辑构成用的软件程序的信息处理装置来产生真值表数据，通过将该真值表数据存储在MLUT，而使MLUT实现逻辑要素及/或连接要素的功能。
图18中表示信息处理装置的硬件构成的一例。信息处理装置210具有处理器211、输入部212、输出部213、存储部214及驱动装置215。处理器211是将输入到输入部212的配置/配线用软件、用来设计集成电路的C语言描述或硬件描述语言(HDL)等电路描述语言及通过执行所述软件而产生的真值表数据存储在存储部214。另外，处理器211是执行配置/配线用软件，并对存储部214中所存储的电路描述进行以下所示的配置/配线的处理，而对输出部213输出真值表数据。对于输出部213，能够连接可重构逻辑器件20(图18中未示出)，处理器211执行逻辑构成处理，将产生的真值表数据经由输出部213写入到可重构逻辑器件20。输出部213也能够与外部网络连接。在此情况下，逻辑构成用软件程序是经由网络而被收发。驱动装置215是例如对DVD(Digital Versatile Disc，数字多功能盘)、闪存等存储媒体217进行读写的装置。驱动装置215具有使存储媒体217旋转的马达以及在存储媒体217上读写数据的磁头等。此外，存储媒体217能够存储逻辑构成用程序或真值表数据。驱动装置215从所设置的存储媒体217读出程序。处理器211将由驱动装置215读出的程序或真值表数据存储在存储部214。
以上所说明的实施方式仅作为典型例而举出，业者应当了解这些各实施方式的构成要素的组合、变化及变动，只要是业者便会明白，能够不脱离本发明的原理及权利要求书中所记载的发明的范围而进行所述实施方式的各种变化。
[符号的说明]
20 可编程逻辑器件
30 MLUT

Claims (15)

1.一种可重构逻辑器件，构成为逻辑要素或连接要素；且
具备多个存储元单元，所述多个存储元单元各自存储构成信息而构成为逻辑要素及/或连接要素；且
所述多个存储元单元分别具有：
一对逻辑用位线，对应于存储元列而配置；
逻辑用字线；以及
反相器部，与所述一对逻辑用位线连接；
所述反相器部具有：
第1CMOS，从所述一对逻辑用位线中的一个接收输入信号，并且具有第1MOS晶体管与第2MOS晶体管；以及第2CMOS，从所述一对逻辑用位线中的另一个接收输入信号，并且具有第3MOS晶体管与第4MOS晶体管；并且，所述反相器部是：
将第1MOS晶体管与第3MOS晶体管的输出信号组即第1差动信号以及第2MOS晶体管与第4MOS晶体管的输出信号组即第2差动信号作为逻辑用数据信号输出到其他存储元单元。
2.根据权利要求1所述的可重构逻辑器件，其中所述存储元单元是多查找表。
3.根据权利要求1所述的可重构逻辑器件，其还具备差动四线式逻辑的逻辑用地址译码器，所述逻辑用地址译码器将从其他存储元单元输出的逻辑用数据信号作为逻辑用地址信号而接收。
4.根据权利要求1所述的可重构逻辑器件，其具备地址译码器，所述地址译码器连接于所述多个存储元单元，并且对指定所述连接的多个存储元单元的任一个存储元的地址信号进行译码，输出要选择字线的字线选择信号；且
所述多个存储元单元分别具有：
一对存储器用位线，对应于存储元列而配置；以及
存储器用字线，与所述地址译码器连接。
5.根据权利要求4所述的可重构逻辑器件，其还具备连接于所述存储器用位线的读出放大器。
6.一种可重构逻辑器件的控制方法，是可重构逻辑器件的控制方法，所述可重构逻辑器件构成为逻辑要素或连接要素，且
所述可重构逻辑器件具备多个存储元单元，所述多个存储元单元各自存储构成信息而构成为逻辑要素及/或连接要素；且
所述多个存储元单元分别具有：一对逻辑用位线，对应于存储元列而配置；逻辑用字线；以及反相器部，与所述一对逻辑用位线连接；
所述反相器部具有：第1CMOS，具有第1MOS晶体管与第2MOS晶体管；以及第2CMOS，具有第3MOS晶体管与第4MOS晶体管；且
所述反相器部是：
从所述一对逻辑用位线中的一个接收输入信号，
从所述一对逻辑用位线中的另一个接收输入信号，且
将第1MOS晶体管与第3MOS晶体管的输出信号组即第1差动信号以及第2MOS晶体管与第4MOS晶体管的输出信号组即第2差动信号作为逻辑用数据信号输出到其他存储元单元。
7.根据权利要求6所述的可重构逻辑器件的控制方法，其中所述存储元单元是多查找表。
8.根据权利要求6所述的可重构逻辑器件的控制方法，其中所述可重构逻辑器件还具备差动四线式逻辑的逻辑用地址译码器，
所述逻辑用地址译码器是将从其他存储元单元输出的逻辑用数据信号作为逻辑用地址信号而接收。
9.根据权利要求6所述的可重构逻辑器件的控制方法，其中所述可重构逻辑器件具备连接于所述多个存储元单元的地址译码器；
所述多个存储元单元分别具有：
一对存储器用位线，对应于存储元列而配置；以及
存储器用字线，与所述地址译码器连接；且
所述地址译码器是接收指定所述连接的多个存储元单元的任一个存储元的地址信号，并对所述地址信号进行译码，输出要选择字线的字线选择信号。
10.根据权利要求9所述的可重构逻辑器件的控制方法，其中所述可重构逻辑器件还具备连接于所述存储器用位线的读出放大器，
所述读出放大器从所述存储器用位线读出数据。
11.一种可重构逻辑器件的控制方法，其特征在于：
所述可重构逻辑器件具备多个存储元单元，所述多个存储元单元各自存储由真值表数据构成的程序而构成为逻辑要素及/或连接要素；
所述多个存储元单元分别具有：一对逻辑用位线，对应于存储元列而配置；逻辑用字线；以及反相器部，与所述一对逻辑用位线连接；
所述反相器部具备：第1CMOS，具有第1MOS晶体管与第2MOS晶体管；以及第2CMOS，具有第3MOS晶体管与第4MOS晶体管；
所述反相器部是：
从所述一对逻辑用位线中的一个接收输入信号，
从所述一对逻辑用位线中的另一个接收输入信号，且
将第1MOS晶体管与第3MOS晶体管的输出信号组即第1差动信号以及第2MOS晶体管与第4MOS晶体管的输出信号组即第2差动信号作为逻辑用数据信号输出到其他存储元单元；且
使所述存储元单元执行如下处理：
将通过某条地址线指定的存储元中所存储的值的逻辑运算输出到数据线，而作为逻辑电路动作；以及
将通过某条地址线指定的存储元中所存储的值输出到连接于其他存储部的地址线的数据线，而作为连接电路动作。
12.根据权利要求11所述的可重构逻辑器件的控制方法，其中所述存储元单元是多查找表。
13.根据权利要求11所述的可重构逻辑器件的控制方法，其中所述可重构逻辑器件还具备差动四线式逻辑的逻辑用地址译码器，且
所述逻辑用地址译码器将从其他存储元单元输出的逻辑用数据信号作为逻辑用地址信号而接收。
14.根据权利要求11所述的可重构逻辑器件的控制方法，其中所述可重构逻辑器件具备连接于所述多个存储元单元的地址译码器；
所述多个存储元单元分别具有：
一对存储器用位线，对应于存储元列而配置；以及
存储器用字线，与所述地址译码器连接；且
所述地址译码器是接收指定所述连接的多个存储元单元的任一个存储元的地址信号，并对所述地址信号进行译码，输出要选择字线的字线选择信号。
15.根据权利要求14所述的可重构逻辑器件的控制方法，其中所述可重构逻辑器件还具备连接于所述存储器用位线的读出放大器，
所述读出放大器从所述存储器用位线读出数据。
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