CN104658597A - 用于存储单元的三维(3-d)写辅助方案 - Google Patents

用于存储单元的三维(3-d)写辅助方案 Download PDF

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Abstract

本发明提供了用于存储单元的三维（3-D）写辅助方案。一种集成电路包括存储单元阵列和写逻辑单元阵列。集成电路还包括写地址解码器，写地址解码器包括多个写输出端。写逻辑单元阵列电连接至多个写输出端。写逻辑单元阵列电连接至存储单元阵列。写逻辑单元阵列被配置为设置存储单元的工作电压。

Description

用于存储单元的三维(3-D)写辅助方案
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及集成电路。
背景技术
半导体集成电路（IC）工业已经生产了各种各样的数字器件，以解决许多不同领域中的问题。诸如具有微处理器的芯片上系统（SoC）器件的一些数字器件电耦合至用于存储数字数据的静态随机存取存储器（SRAM）器件。由于IC变得更小且更复杂，工作电压不断降低，从而影响IC性能。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路，包括：存储单元的阵列；写地址解码器，包括多个写输出端；以及写逻辑单元的阵列，其中：所述写逻辑单元的阵列电连接至所述多个写输出端；所述写逻辑单元的阵列电连接至所述存储单元的阵列；以及所述写逻辑单元的阵列被配置为设置所述存储单元的工作电压。
在该集成电路中，每个写逻辑单元都与相应的存储单元相关联。
在该集成电路中，每个写逻辑单元都包括电连接至每个存储单元的独立的写字线（WWL）。
在该集成电路中，所述存储单元的阵列形成在第一层级上，并且所述写逻辑单元的阵列形成在第二层级上，所述第一层级不同于所述第二层级。
在该集成电路中，所述第一层级位于所述第二层级之上。
在该集成电路中，所述第一层级位于所述第二层级之下。
在该集成电路中，每个写逻辑单元都被配置为：至少接收第一控制信号；以及至少响应于所述第一控制信号而产生输出信号，其中，所述输出信号控制每个相关联的存储单元。
根据本发明的另一方面，提供了一种集成电路，包括：存储单元的阵列；写地址解码器，包括多个写输出端；以及写逻辑单元的阵列，其中：所述写逻辑单元的阵列电连接至所述多个写输出端；所述写逻辑单元的阵列电连接至所述存储单元的阵列；所述写逻辑单元的阵列被配置为设置所述存储单元的工作电压；每个写逻辑单元均与相应的所述存储单元相关联；以及每个写逻辑单元均包括可编程电压调谐器。
在该集成电路中，所述可编程电压调谐器被配置为：至少接收第一控制信号；以及至少响应于所述第一控制信号而产生输出信号，其中，所述输出信号控制每个相关联的存储单元的所述工作电压。
在该集成电路中，所述可编程电压调谐器包括：第一P型晶体管；所述第一P型晶体管的第一端子被配置为第一输入节点，以接收选择控制信号；所述第一P型晶体管的第二端子被配置为第一输出节点，以响应于所述选择控制信号而将输出控制信号发送至所述存储单元；以及所述第一P型晶体管的第三端子耦合至电源电压。
该集成电路进一步包括第一P型晶体管，其中：所述第一P型晶体管的第一端子被配置为第一输入节点，以接收反相信号；所述第一P型晶体管的第二端子耦合至所述可编程电压调谐器；以及所述第一P型晶体管的第三端子耦合至电源电压。
该集成电路进一步包括反相器，其中：所述反相器的第一端子被配置为接收NAND输出信号；以及所述反相器的第二端子耦合至所述第一P型晶体管的所述第一输入节点，并且产生所述反相信号。
该集成电路进一步包括NAND门，其中：所述NAND门的第一端子被配置为至少接收NAND控制信号；以及所述NAND门的第二端子耦合至所述反相器的第一端子，并且被配置为产生所述NAND输出信号。
在该集成电路中，所述可编程电压调谐器包括：第一P型晶体管；所述第一P型晶体管的第一端子被配置为第一输入节点，以接收第一输入信号；所述第一P型晶体管的第二端子被配置为第一输出节点，以响应于所述第一输入信号而将输出控制信号发送至所述存储单元；以及所述第一P型晶体管的第三端子耦合至所述第一P型晶体管的第一端子。
该集成电路进一步包括第一P型晶体管，其中：所述第一P型晶体管的第一端子被配置为第一输入节点以接收第一输入信号；所述第一P型晶体管的第二端子被配置为第一输出节点，以响应于所述第一输入信号而将输出控制信号发送至所述存储单元；以及所述第一P型晶体管的第三端子耦合至电源电压。
在该集成电路中，所述可编程电压调谐器进一步包括：第一反相器和第二反相器；所述第一反相器的第一端子被配置为接收NAND输出信号；所述第一反相器的第二端子耦合至所述第二反相器的第一端子；以及所述第二反相器的第二端子耦合至所述第一输入节点，并且产生所述第一输入信号。
该集成电路进一步包括NAND门，其中：所述NAND门的第一端子被配置为至少接收选择控制信号；以及所述NAND门的第二端子耦合至所述第一反相器的第一端子，并且被配置为产生所述NAND输出信号。
根据本发明的又一方面，提供了一种集成电路，包括：存储单元的阵列；写地址行解码器，包括多个写行输出端；写地址列解码器，包括多个写列输出端；以及写逻辑单元的阵列，其中：所述写逻辑单元的阵列电连接至所述多个写行输出端和所述多个写列输出端；所述写逻辑单元的阵列电连接至所述存储单元的阵列；以及所述写逻辑单元的阵列被配置为设置所述存储单元的工作电压。
该集成电路进一步包括：第一P型晶体管；所述第一P型晶体管的第一端子被配置为第一输入节点，以接收输入控制信号；所述第一P型晶体管的第二端子被配置为第一输出节点，以响应于所述输入控制信号将输出控制信号发送至所述存储单元；以及所述第一P型晶体管的第三端子耦合至电源电压。
该集成电路进一步包括：第一N型晶体管；所述第一N型晶体管的第一端子被配置为第一输入节点，以接收所述输入控制信号，并且耦合至所述第一P型晶体管的第一端子；以及所述第一N型晶体管的第二端子耦合至电源电压。
附图说明
在附图中，通过实例的方式示出了一个或多个实施例，而不是对其进行限定，在通篇描述中，具有相同参考数字的元件指代相同的元件。应该强调，根据工业中的标准实践，各个部件没有按比例绘制并且仅用于说明的目的。事实上，为了讨论清楚起见，附图中的各个部件的尺寸可以被任意增大或减小。
图1是根据一个或多个实施例的存储单元的示意图。
图2是根据一个或多个实施例代表存储单元阵列的一部分的四行乘五列的框图。
图3是根据一个或多个实施例具有单独的写逻辑单元阵列的三维（3D）存储单元阵列的立体图。
图4A是根据一个或多个实施例的写逻辑单元的示意图；
图4B是根据一个或多个实施例的写逻辑单元的示意图；
图4C是根据一个或多个实施例的用于示出图4A和图4B中的电路的操作的波形图；
图5A是根据一个或多个实施例的写逻辑单元的示意图；
图5B是根据一个或多个实施例的用于示出图5A中的电路的操作的波形图；
图6A是根据一个或多个实施例的写逻辑单元的示意图；以及
图6B是根据一个或多个实施例的用于示出图6A中的电路的操作的波形图。
具体实施方式
以下公开提供了用于实现所公开的主题的不同特征的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。这些是实例并且不旨在进行限定。
旨在结合附图阅读各个实施例的该描述，附图被认为是整个书面说明书的一部分。在描述中，诸如“在…之前”、“在…之后”、“在…之上”、“在…之下”、“向上”、“向下”、“顶部”和“底部”以及其派生词（例如，“水平地”、“向下地”、“向上地”等）的空间相对位置的术语应该被解释为是指如之后在所讨论的附图中所描述或所示的方位。这些相对术语是为了便于描述，并且不要求系统以特定方位构造或操作。除非另有明确描述，否则诸如“连接的”和“互连的”的关于附接、连接等的术语指的是组件之间彼此直接地附接或者通过中间组件间接地附接的关系。
图1是根据一个或多个实施例的存储单元100的示意图。在一些实施例中，存储单元100是八晶体管（8T）静态随机存取存储器（SRAM）存储单元。在一些实施例中，存储单元100采用除了八个之外的多个晶体管。存储单元100包括一对交叉耦合反相器102。交叉耦合反相器102包括两个p型金属氧化物半导体（PMOS）晶体管104、106，每个都具有电连接至电源电压（VDD）端子的源极端子。两个PMOS晶体管104、106均具有漏极端子，它们分别在相应的节点N1和N2处电连接至两个n型金属氧化物半导体（NMOS）晶体管108、110的漏极端子。NMOS晶体管108、110的源极端子电连接至接地电压（VSS）。PMOS晶体管104的栅极端子电连接至NMOS晶体管108的栅极端子和NMOS晶体管110的漏极端子。类似地，PMOS晶体管106的栅极端子电连接至NMOS晶体管110的栅极端子和NMOS晶体管108的漏极端子。
存储单元100包括写存取NMOS晶体管112，具有电连接至节点N1的源极端子；和写存取NMOS晶体管114，具有电连接至节点N2的源极端子。写存取NMOS晶体管112、114的栅极端子电连接至写字线（WWL）端子116。写存取NMOS晶体管112的漏极端子电连接至写位线（WBL）端子118。写存取NMOS晶体管114的漏极端子电连接至写位线条（WBLB，write bit line bar，又称写反向位线）端子120。注意，如在该上下文中所使用的术语“条”指示逻辑反相信号，例如，WBLB端子120传送与由WBL端子118所传送的信号逻辑上反相的信号。
存储单元100包括读存取NMOS晶体管122，读存取NMOS晶体管122具有电连接至VSS的源极端子、电连接至节点N1的栅极端子以及电连接至读存取NMOS晶体管124的源极端子的漏极端子。读存取NMOS晶体管124具有电连接至读位线（RBL）端子126的漏极端子和电连接至读字线（RWL）端子128的栅极端子。注意，上述PMOS和NMOS类型的晶体管104、106、108、110、112、114、122、124仅是示例性的，并且在一些实施例中，其他类型的晶体管用于存储单元100中。
存储单元100具有独立的写端子116、118、120和读端子126、128，它们用于形成具有写端口和读端口的两端口存储单元阵列。在一些实施例中，使用附加的写端口和/或读端口。在一些实施例中，存储单元100包括单个写端口或读端口。在一些实施例中，存储单元100包括多于一个的写端口或读端口。
图2是根据一个或多个实施例代表具有两个端口的存储单元阵列200的一部分的四行乘五列的框图。在一些实施例中，存储单元阵列200是三维两端口寄存器文件的一部分。寄存器文件是中央处理单元（CPU）中的处理器寄存器的阵列。通常通过具有多个端口的快速SRAM来执行基于集成电路的寄存器文件。在一些实施例中，使用附加的写端口和/或读端口。在一些实施例中，使用读端口。在一些实施例中，存储单元阵列200包括单个写端口或读端口。在一些实施例中，存储单元阵列200包括多于一个的写端口或读端口。四个写字线（WWL）端子（WWL0-WWL3）传送信号以激活存储单元阵列200中的相应行。WWL0端子202电连接至形成存储单元阵列200的第0行的存储单元204、206、208、210、212的WWL端子。WWL1端子214电连接至形成存储单元阵列200的第1行的存储单元216、218、220、222、224的WWL端子。WWL2端子226电连接至形成存储单元阵列200的第2行的存储单元228、230、232、234、236的WWL端子。WWL3端子238电连接至形成存储单元阵列200的第3行的存储单元240、242、244、246、248的WWL端子。
五个写位线（WBL）端子（WBL0-WBL4）和五个写位线条（WBLB）端子（WBLB0-WBLB4）传送存储单元阵列200的列中的被选择的存储单元中所存储的数据信号。WBL0端子250和WBLB0端子252电连接至形成存储单元阵列200的第0列的存储单元204、216、228、240的相应WBL和WBLB端子。WBL1端子254和WBLB1端子256电连接至形成存储单元阵列200的第1列的存储单元206、218、230、242的相应WBL和WBLB端子。WBL2端子258和WBLB2端子260电连接至形成存储单元阵列200的第2列的存储单元208、220、232、244的相应WBL和WBLB端子。WBL3端子262和WBLB3端子264电连接至形成存储单元阵列200的第3列的存储单元210、222、234、246的相应WBL和WBLB端子。WBL4端子266和WBLB4端子268电连接至形成存储单元阵列200的第4列的存储单元212、224、236、248的相应WBL和WBLB端子。
五个读位线（RBL）端子（RBL0-RBL4）传送存储单元阵列200的列中的被选择的单元中的数据信号。RBL0端子270电连接至形成存储单元阵列200的第0列的存储单元204、216、228、240的RBL端子。RBL1端子272电连接至形成存储单元阵列200的第1列的存储单元206、218、230、242的RBL端子。RBL2端子274电连接至形成存储单元阵列200的第2列的存储单元208、220、232、244的RBL端子。RBL3端子276电连接至形成存储单元阵列200的第3列的存储单元210、222、234、246的RBL端子。RBL4端子278电连接至形成存储单元阵列200的第4列的存储单元212、224、236、248的RBL端子。
四个读字线（RWL）端子（RWL0-RWL3）用于激活存储单元阵列200存储单元行。RWL0端子280电连接至存储单元阵列200的第0行的RWL端子。RWL1端子282电连接至存储单元阵列200的第1行的RWL端子。RWL2端子284电连接至存储单元阵列200的第2行的RWL端子。RWL3端子286电连接至存储单元阵列200的第3行的RWL端子。
通过示例性实例，通过激活WWL1端子214，对包括存储单元216、218、220、222、224的第1行执行写操作。WBL1端子254和WBLB1端子256也是起作用的，以用于接收数据信号并将二进制数据位存储在包括存储单元206、218、230、242的第1列中。同时，WWL1端子214、WBL1端子254和WBLB1端子256选择并且将二进制数据位存储在存储单元218中。在写操作期间，通过将互补电压0和1或者1和0分别地强加在WWL1端子214和WBL1端子254上来将二进制数据位存储在存储单元218中。如图1所示，通过将WWL1端子214提高至高电压而使存取晶体管112和114导通。如图1所示，这能够将二进制数据位驱动到交叉耦合对102中。然后，使存取晶体管112、114截止，并且如图1所示，交叉耦合对102的正反馈确保二进制数据位保存在存储单元218中。
在该实例中，因为存储单元218是第1行和第1列中唯一的存储单元，所以存储单元218被选择用于接收和存储二进制数据位。然而，对于数据写目的，由WWL1端子214所激活的第1行中的剩余单元被认为是未选择单元，但是仍然具有由WWL1端子激活的它们的写存取栅极。具体地，存储单元阵列200的第1行中的未选择单元是存储单元216、220、222、224。如果第1行中的未选择存储单元被激活，或者第1列中的未选择存储单元被激活，则会影响相应存储单元的静态噪声容限（SNM），并且会发生误写和/或误读，其中的每一种缺陷都会对存储单元阵列200的性能产生不利影响。SNM被定义为在翻转存储单元的状态必须的每个存储单元处所存在的最小噪声电压。
图3是根据一个或多个实施例的具有独立的写逻辑单元阵列304的三维（3D）存储单元阵列300的框图。3D存储单元阵列300包括存储单元阵列302和写逻辑单元阵列304。在一些实施例中，存储单元阵列302是8TSRAM存储单元阵列。在一些实施例中，存储单元阵列302是6T SRAM存储单元阵列。在一些实施例中，3D存储单元阵列300具有比其他实施例更多或更少数量的晶体管。在一些实施例中，存储单元阵列302具有两个端口，具体地，读端口和写端口。在一些实施例中，存储单元阵列302具有多于两个的端口。在一些实施例中，存储单元阵列302包括单个端口。在一些实施例中，存储单元阵列302包括多于一个的端口。
存储单元阵列302连接至写逻辑单元阵列304。存储单元阵列302中的每个存储单元都电连接至写逻辑单元阵列304的相应的写逻辑单元。存储单元阵列302中的每行存储单元都具有写逻辑单元阵列304中的写逻辑单元的相应行。存储单元阵列302中存储单元的每列都具有写逻辑单元阵列304中的写逻辑单元的相应列。在一些实施例中，写逻辑单元阵列304中的每个写逻辑单元都通过输出端电连接至每个存储单元的WWL端子。在一些实施例中，每个写逻辑单元都包括一个或多个PMOS晶体管或NMOS晶体管。在一些实施例中，每个写逻辑单元都包括诸如AND、NAND、OR和NOR门的一个或多个逻辑门。在一些实施例中，每个写逻辑单元都包括AND、NAND、OR、NOR门或PMOS/NMOS晶体管的组合。写逻辑单元阵列304位于与集成电路中的存储单元阵列302不同的物理层级上。如图3所示，写逻辑单元阵列304位于存储单元阵列302的层级之上的层级上。在一些实施例中，写逻辑单元阵列304位于存储单元阵列302的层级之下的层级上。在一些实施例中，写逻辑单元阵列304的占用面积基本上等于存储单元阵列302的占用面积。在一些实施例中，写逻辑单元阵列304的占用面积小于存储单元阵列302的占用面积。在一些实施例中，写逻辑单元阵列304的占用面积大于存储单元阵列302的占用面积。在一些实施例中，每个写逻辑单元的占用面积基本上等于每个存储单元的占用面积。在一些实施例中，每个写逻辑单元的占用面积小于每个存储单元的占用面积。在一些实施例中，每个写逻辑单元的占用面积大于每个存储单元的占用面积。
写地址行解码器（XDEC）306接收与用于写入二进制数据位的存储单元阵列302中的被选择行相对应的地址信息。XDEC 306具有独立的XDEC写行输出端308，以用于写逻辑单元阵列304的每行。每个XDEC写行输出端308都电连接至写逻辑单元阵列304的每行中的每个写逻辑单元的一个输入端子。写地址列解码器（YDEC）310接收与用于写入二进制数据位的存储单元阵列302中的被选择列相对应的地址信息。YDEC 310具有独立的YDEC写列输出端312，以用于写逻辑单元阵列304的每列。每个YDEC写列输出端312都电连接至写逻辑单元阵列304的每列中的每个写逻辑单元的另一输入端子。
包含在写逻辑单元阵列304中的每个写逻辑单元至少结合从XDEC306所接收的写行输出信号和从YDEC 310所接收的写列输出信号，以在存储单元阵列302的一个被选择存储单元中产生传输至WWL端子的输出控制信号。在一些实施例中，输出信号控制存储单元阵列302中的一个被选择存储单元。在一些实施例中，包含在写逻辑单元阵列304中的每个写逻辑单元均被配置为产生用于设置每个被选择存储单元的工作电压的输出控制信号。在一些实施例中，当选择和激活单个存储单元时，输出控制信号的电压值充分等于存储单元322的电压源VDD。例如，XDEC写行输出端314和YDEC写列输出端316在写逻辑单元阵列304中通过写逻辑单元320而逻辑地连接在一起，以产生传输至WWL 318的输出控制信号，从而激活用于写入二进制数据位的存储单元322。在一些实施例中，输出控制信号用于设置每个被选择存储单元的工作电压。写逻辑单元阵列304使用至少来自XDEC 306和YDEC 310的信号，以选择并且激活用于写入二进制数据位的单个存储单元。以这种方式，3D存储单元阵列300中的写逻辑单元阵列304在写操作中仅选择并激活一行中的一个存储单元，而不是激活用于整行被选择和未被选择的存储单元的每个WWL端子。因为通过WWL信号激活3D存储单元阵列300中的仅一个存储单元，而不是整行存储单元，所以提高了存储单元阵列200的性能，并且减少了由于SNM所引起的误写。在一些实施例中，写逻辑单元阵列304使用至少来自XDEC 306、YDEC 310的信号和控制信号WAP，以选择并激活用于写入二进制数据位的单个存储单元。
图4A是根据一个或多个实施例的写逻辑单元402的示意图。写逻辑单元402是图3所示的写逻辑单元320的实施例，并且存储单元404是图3中的存储单元322的实施例。写逻辑单元402连接至存储单元404。写逻辑单元402被配置为接收X解码器信号XDEC_0、Y解码器信号YDEC_0以及输入控制信号WAP。写逻辑单元402被配置为将输出控制信号LCV发送至存储单元404。写逻辑单元402包括NAND门NG1、反相器I1、p型金属氧化物半导体场效应（PMOS）晶体管P1、PMOS晶体管P2以及可编程电压调谐器406。可编程电压调谐器406包括PMOS晶体管P3_0、…、P3_M（其中，M是具有从0至5范围内的值的整数）。
NAND门NG1被配置为接收X解码器信号XDEC_0、Y解码器信号YDEC_0以及输入控制信号WAP。例如，X解码器信号XDEC_0是低逻辑值或高逻辑值。X解码器信号XDEC_0是图3所示的XDEC写行输出端308的实施例。例如，Y解码器信号YDEC_0是低逻辑值或高逻辑值。Y解码器信号YDEC_0是图3所示的YDEC写列输出端312的实施例。例如，输入控制信号WAP是低逻辑值或高逻辑值。在一些实施例中，从位于与写逻辑单元402相同层级上的WAP发生器接收输入控制信号WAP。在一些实施例中，输入控制信号WAP控制输出信号LCV的脉冲宽度。在一些实施例中，每个写逻辑单元402都包括相应的输入控制信号WAP。NAND门NG1被配置为发送信号NS1。NAND门NG1连接至反相器I1和PMOS晶体管P2。NAND门NG1包括三个输入端：NAND门NG1的一个输入端连接至X解码器信号XDEC_0源，NAND门NG1的一个输入端连接至Y解码器信号YDEC_0源，以及NAND门NG1的一个输入端连接至输入控制信号WAP源。
反相器I1连接至NAND门NG1、PMOS晶体管P1和PMOS晶体管P2。反相器I1被配置为反转从NAND门NG1所接收的信号NS1，以产生使PMOS晶体管P1选择性地导通/截止的信号。
PMOS晶体管P1的栅极连接至反相器I1，并且被配置为接收反相NAND门信号。PMOS晶体管P1的源极连接至电压源VDD和PMOS晶体管P3_0、…、P3_M（其中，M是具有从0至5范围内的值的整数）的源极。PMOS晶体管P1的漏极连接至PMOS晶体管P2的源极、PMOS晶体管P3_0、…、P3_M的漏极以及存储单元404。在一些实施例中，PMOS晶体管P1用作由所接收的反相NAND门信号而触发的开关。例如，如果所接收的反相信号是低逻辑值，则PMOS晶体管P1处于导通状态。例如，如果所接收的反相信号是高逻辑值，则PMOS晶体管P1处于截止状态。在一些实施例中，晶体管P1是NMOS晶体管或者用作开关器件的其他等效电路。
PMOS晶体管P2的栅极连接至NAND门NG1和反相器I1，并且被配置为从NAND门NG1接收信号NS1。PMOS晶体管P2的漏极接地。PMOS晶体管P2的源极连接至PMOS晶体管P1的漏极、PMOS晶体管P3_0、…、P3_M（其中，M是具有从0至5范围内的值的整数）的漏极以及存储单元404。在一些实施例中，PMOS晶体管P2用作由所接收的信号NS1而触发的开关。例如，如果所接收的信号NS1是低逻辑值，则PMOS晶体管P2处于导通状态。例如，如果所接收的信号NS1是高逻辑值，则PMOS晶体管P2处于截止状态。在一些实施例中，晶体管P2是NMOS晶体管或者用作开关器件的其他等效电路。
可编程电压调谐器406包括PMOS晶体管P3_0、…、P3_M（其中，M是具有从0至5范围内的值的整数）。在一些实施例中，每个PMOS晶体管P3_0、…、P3_M均相互并联连接。PMOS晶体管P3_0、…、P3_M的每个均被配置为接收相应的选择输入信号SEL_0、…、SEL_M。选择输入信号SEL_0、…、SEL_M是低逻辑值或者高逻辑值信号。在一些实施例中，M等于0，使得可编程电压调谐器406包括被配置为接收选择输入信号SEL_0的一个PMOS晶体管（PMOS P3_0）。在一些实施例中，M等于5，使得可编程电压调谐器406包括被配置为接收选择输入信号SEL_0、SEL_1、SEL_2、SEL_3、SEL_4和SEL_5的六个PMOS晶体管（PMOS P3_0、PMOS P3_1、PMOS P3_2、PMOS P3_3、PMOS P3_4和PMOS P3_5）。
每个PMOS晶体管P3_0、…、P3_M（其中，M是具有从0至5范围内的值的整数）的栅极均连接至一个或多个外部源，并且被配置为接收相应的选择输入信号SEL_0、…、SEL_M（其中，M是具有从0至5范围内的值的整数）。每个晶体管P3_0、…、P3_M的源极均连接至电压源VDD和PMOS晶体管P1的源极。每个PMOS晶体管P3_0、…、P3_M的漏极均连接至PMOS晶体管P1的漏极、PMOS晶体管P2的源极以及存储单元404。在一些实施例中，PMOS晶体管P3_0、…、P3_M中的每个均用作由相应的所接收的选择输入信号SEL_0、…SEL_M而触发的开关。例如，如果所接收的选择信号SEL_0、…、SEL_M是低逻辑值，则PMOS晶体管P3_0、…、P3_M是起作用的或者处于导通状态。例如，如果所接收的选择信号SEL_0、…、SEL_M是高逻辑值，则PMOS晶体管P3_0、…、P3_M是不起作用的或者处于截止状态。在一些实施例中，晶体管P3_0、…、P3_M中的每个均是NMOS晶体管或者用作开关器件的其他等效电路。在一些实施例中，PMOS晶体管P3_0、…、P3_M中的一些是起作用的或者处于导通状态，并且其余PMOS晶体管P3_0、…、P3_M是不起作用的或者处于截止状态。在一些实施例中，所接收的选择信号SEL_0、…、SEL_M中的一些是高逻辑值，并且剩余的所接收的选择信号SEL_0、…SEL_M是低逻辑值。在一些实施例中，起作用的PMOS晶体管P3_0、…、P3_M的数量介于0至M的范围内。在一些实施例中，写逻辑单元402包括总数介于3个PMOS晶体管到8个PMOS晶体管的范围内的PMOS晶体管P1、P2和P3_0、…、P3_M。写逻辑单元402作为分压器电路工作；当单位可编程电压调谐器406中的起作用的PMOS晶体管P3_0、…、P3_M的数量增加时，输出信号LCVD的值增加。
在一些实施例中，整数M等于0，并且可编程电压调谐器406包括单级PMOS晶体管P3_0；如果X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP是高逻辑值，则输出信号NS1是低逻辑值。在该实例中，如果输出信号NS1是低逻辑值，则PMOS晶体管P2是起作用的，并且PMOS晶体管P1是不起作用的。在该实例中，PMOS晶体管P2和P3_0用于PP型分压器；如果所接收的选择信号SEL_0是高逻辑值，则PMOS晶体管P3_0是不起作用的，并且输出信号LCV过渡到低电压值（在图4C中示出为曲线418）；如果所接收的选择信号SEL_0是低逻辑值，则PMOS晶体管P3_0和P2是起作用的并且作为分压器以串联的方式工作，并且输出信号LCV过渡到介于低值和高值之间的电压值（在图4C中示出为曲线416）。当可编程电压调谐器406中的起作用PMOS晶体管P3_0、…、P3_M的数量增加时，起作用的PMOS晶体管P3_0、…、P3_M的总电阻减小，并且输出信号LCV的值增大（在图4C中示出为曲线416）且接近高电压值。在一些实施例中，输出信号LCV过渡到介于低值和高值之间的任何电压值。在一些实施例中，因为一个PMOS晶体管是起作用的而一个PMOS晶体管是不起作用的，所以PMOS晶体管P1和P2以互补方式工作。
在一些实施例中，整数M等于0，并且可编程电压调谐器406包括单级PMOS晶体管P3_0；如果X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP中的至少一个是低逻辑值，则输出信号NS1是高逻辑值。在该实例中，如果输出信号NS1是高逻辑值，则PMOS晶体管P2是不起作用的并且PMOS晶体管P1是起作用的。在该实例中，如果所接收的选择信号SEL_0是高逻辑值，则PMOS晶体管P3_0是不起作用的，PMOS晶体管P1是起作用的，并且输出信号LCV的值从低电压值增加至介于低值和高值之间的电压值。在该实例中，如果所接收的选择信号SEL_0是低逻辑值，则PMOS晶体管P3_0和P1是起作用的并且并行工作，P1和起作用PMOS晶体管P3_0、…、P3_M的总电阻减小，并且输出信号LCV的值增大（在图4C中示出为曲线416）且接近高电压值VDD。在一些实施例中，输出信号LCV过渡到介于低值和高值之间的任何电压值。在一些实施例中，由于一个PMOS晶体管是起作用的，而一个PMOS晶体管是不起作用的，所以PMOS晶体管P1和P2以互补方式工作。
图4B是根据一个或多个实施例的写逻辑单元408的示意图。写逻辑单元408是图3所示的写逻辑单元320的实施例，并且存储单元404是图3中的存储单元322的实施例。写逻辑单元408连接至存储单元404。写逻辑单元408被配置为接收X解码器信号XDEC_0、Y解码器信号YDEC_0以及输入控制信号WAP。写逻辑单元408被配置为将输出信号LCV发送至存储单元404。写逻辑单元408包括NAND门NG1、反相器I1、PMOS晶体管P1、NMOS晶体管N1和可编程电压调谐器406。可编程电压调谐器406包括PMOS晶体管P3_0、…、P3_M（其中，M是具有从0至5范围内的值的整数）。
NAND门NG1被配置为接收X解码器信号XDEC_0、Y解码器信号YDEC_0以及输入控制信号WAP。例如，X解码器信号XDEC_0是低逻辑值或高逻辑值。X解码器信号XDEC_0是图3所示的XDEC写行输出端308的实施例。例如，Y解码器信号YDEC_0是低逻辑值或高逻辑值。Y解码器信号YDEC_0是图3所示的YDEC写列输出端312的实施例。例如，输入控制信号WAP是低逻辑值或高逻辑值。在一些实施例中，从位于与写逻辑单元408相同的层级上的WAP发生器接收输入控制信号WAP。在一些实施例中，输入控制信号WAP控制输出信号LCV的脉冲宽度。在一些实施例中，每个写逻辑单元408均包括相应的输入控制信号WAP。NAND门NG1连接至反相器I1。NAND门NG1被配置为将信号发送至反相器I1。NAND门NG1包括三个输入端：NAND门NG1的一个输入端连接至X解码器信号XDEC_0源，NAND门NG1的一个输入端连接至Y解码器信号YDEC_0源，以及NAND栅极NG1的一个输入端连接至输入控制信号WAP源。
反相器I1连接至NAND门NG1、PMOS晶体管P1和NMOS晶体管N1。反相器I1被配置为从NAND门NG1接收信号。反相器I1被配置为将反相信号IS1发送至PMOS晶体管P1和NMOS晶体管N1。反相信号IS1选择性地使PMOS晶体管P1和NMOS晶体管N1导通/截止。
PMOS晶体管P1的栅极连接至反相器I1和NMOS晶体管N1的栅极。PMOS晶体管P1的栅极被配置为接收反相信号IS1。PMOS晶体管P1的源极连接至电压源VDD和PMOS晶体管P3_0、…、P3_M（其中，M是具有从0至5范围内的值的整数）的源极。PMOS晶体管P1的漏极连接至NMOS晶体管N1的漏极，PMOS晶体管P3_0、…、P3_M的漏极以及存储单元404。在一些实施例中，PMOS晶体管P1用作由所接收的反相信号IS1而触发的开关。例如，如果所接收的反相信号IS1是低逻辑值，则PMOS晶体管P1处于导通状态。例如，如果所接收的反相信号IS1是高逻辑值，则PMOS晶体管P1处于截止状态。在一些实施例中，晶体管P1是NMOS晶体管或用作开关器件的其他等效电路。
NMOS晶体管N1的栅极连接至反相器I1和PMOS晶体管P1的栅极。NMOS晶体管N1的栅极被配置为接收反相信号IS1。NMOS晶体管N1的源极接地。NMOS晶体管N1的漏极连接至PMOS晶体管P1的漏极、PMOS晶体管P3_0、…、P3_M（其中，M是具有从0至5范围内的值的整数）的漏极以及存储单元404。在一些实施例中，NMOS晶体管N1用作由所接收的反相信号IS1而触发的开关。例如，如果所接收的反相信号IS1是低逻辑值，则NMOS晶体管N1处于截止状态。例如，如果所接收的反相信号IS1是高逻辑值，则NMOS晶体管N1处于导通状态。在一些实施例中，晶体管N1是PMOS晶体管或者用作开关器件的其他等效电路。
可编程电压调谐器406包括PMOS晶体管P3_0、…、P3_M（其中，M是具有从0至5范围内的值的整数）。在一些实施例中，每个PMOS晶体管P3_0、…、P3_M都相互并联连接。PMOS晶体管P3_0、…、P3_M中的每个均被配置为接收相应的选择输入信号SEL_0、…、SEL_M。选择输入信号SEL_0、…、SEL_M是低逻辑值或高逻辑值信号。在一些实施例中，M等于0，使得可编程电压调谐器406包括被配置为接收选择输入信号SEL_0的一个PMOS晶体管（PMOS P3_0）。在一些实施例中，M等于5，使得可编程电压调谐器406包括被配置为接收选择输入信号SEL_0、SEL_1、SEL_2、SEL_3、SEL_4和SEL_5的六个PMOS晶体管（PMOS P3_0、PMOS P3_1、PMOS P3_2、PMOS P3_3、PMOS P3_4和PMOS P3_5）。
每个PMOS晶体管P3_0、…、P3_M（其中，M是具有从0至5范围内的值的整数）的栅极均连接至一个或多个外部源，并且被配置为接收相应的选择输入信号SEL_0、…、SEL_M（其中，M是具有从0至5范围内的值的整数）。每个晶体管P3_0、…P3_M的源极均连接至电压源VDD和PMOS晶体管P1的源极。每个PMOS晶体管P3_0、…、P3_M的漏极均连接至PMOS晶体管P1的漏极、NMOS晶体管N1的漏极以及存储单元404。在一些实施例中，PMOS晶体管P3_0、…、P3_M中的每个均用作由相应的所接收的选择输入信号SEL_0、…、SEL_M而触发的开关。例如，如果所接收的选择信号SEL_0、…、SEL_M是低逻辑值，则PMOS晶体管P3_0、…、P3_M是起作用的或者处于导通状态。例如，如果所接收的选择信号SEL_0、…、SEL_M是高逻辑值，则PMOS晶体管P3_0、…、P3_M是不起作用的或者处于截止状态。在一些实施例中，晶体管P3_0、…、P3_M中的每个都是NMOS晶体管或者用作开关器件的另一个等效电路。在一些实施例中，PMOS晶体管P3_0、…、P3_M中的一些是起作用的或者处于导通状态，并且剩余的PMOS晶体管P3_0、…、P3_M是不起作用的或者处于截止状态。在一些实施例中，所接收的选择信号SEL_0、…、SEL_M中的一些是高逻辑值，并且剩余的所接收的选择信号SEL_0、…、SEL_M是低逻辑值。在一些实施例中，起作用的PMOS晶体管P3_0、…、P3_M的数量介于0至M的范围内。在一些实施例中，写逻辑单元408包括总数介于两个PMOS晶体管到七个PMOS晶体管范围内的PMOS晶体管P1和P3_0、…、P3_M。写逻辑单元408作为分压器电路工作；当可编程电压调谐器406中的起作用的PMOS晶体管P3_0、…、P3_M的数量增加时，输出信号LCV的值进一步增加。
在一些实施例中，整数M等于0，并且可编程电压调谐器406包括单级PMOS晶体管P3_0；如果X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP是高逻辑值，则反相信号IS1是高逻辑值。在该实例中，如果反相信号IS1是高逻辑值，则NMOS晶体管N1是起作用的，并且PMOS晶体管P1是不起作用的。在该实例中，NMOS晶体管N1和PMOS晶体管P1和P3_0用于PN型分压器；如果所接收的选择信号SEL_0是高逻辑值，则PMOS晶体管P3_0是不起作用的并且NMOS晶体管N1是起作用的，并且输出信号LCV过渡至低电压值（在图4C中示出为曲线418）；如果所接收的选择信号SEL_0是低逻辑值，则PMOS晶体管P3_0和NMOS晶体管N1是起作用的并且作为分压器以串联方式工作，并且输出信号LCV过渡至介于低值和高值之间的电压值（在图4C中示出为曲线416）。当可编程电压调谐器406中的起作用PMOS晶体管P3_0、…、P3_M的数量增加时，起作用的PMOS晶体管P3_0、…、P3_M的总电阻减小，并且输出信号LCV的值增加（在图4C中示出为曲线416）且接近高电压值。在一些实施例中，输出信号LCV过渡至介于低值和高值之间的任何电压值。在一些实施例中，由于一个晶体管是起作用的而一个晶体管是不起作用的，所以PMOS晶体管P1和NMOS晶体管N1以互补方式工作。
在一些实施例中，整数M等于0并且可编程电压调谐器406包括单级PMOS晶体管P3_0；如果X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP中的至少一个是低逻辑值，则反相信号IS1是低逻辑值。在该实例中，如果反相信号IS1是低逻辑值，则NMOS晶体管N1是不起作用的，并且PMOS晶体管P1是起作用的。在该实例中，如果所接收的选择信号SEL_0是高逻辑值，则PMOS晶体管P3_0是不起作用的，PMOS晶体管P1是起作用的，并且输出信号LCV的值从低电压值增加至介于低值和高值之间的电压值。在该实例中，如果所接收的选择信号SEL_0是低逻辑值，则PMOS晶体管P3_0和P1是起作用的并且以并行方式工作，P1和起作用的PMOS晶体管P3_0、…、P3_M的总电阻减小，并且输出信号LCV的值增加（在图4C中示出为曲线416）且接近高电压值VDD。在一些实施例中，输出信号LCV过渡至介于低值和高值之间的任何电压值。在一些实施例中，由于一个PMOS晶体管是起作用的而一个PMOS晶体管是不起作用的，所以PMOS晶体管P1和P2以互补方式工作。
图4C是根据写逻辑单元402或写逻辑单元408的一个实施例的用于存取存储单元的时序信号图。时序图描绘了X解码器信号XDEC_0、Y解码器信号YDEC_0、输入控制信号WAP和输出信号LCV的曲线。如图4C所示，写逻辑单元402和写逻辑单元408的实施例在功能上等同并且都产生输出信号LCV。
如图4C所示，如曲线410表示的X解码器信号XDEC_0在时间T1处开始从低电压信号过渡到高电压信号，在时间T2处完成从低电压信号到高电压信号的过渡，并且在时间T5处返回到低电压信号。如由曲线412表示的Y解码器信号YDEC_0在时间T1处开始从低电压信号过渡到高电压信号，在时间T2处完成从低电压信号到高电压信号的过渡，并且在时间T5处返回到低电压信号。如由曲线414表示的输入控制信号WAP在时间T1处开始从低电压信号过渡到高电压信号，在时间T2处完成从低电压信号到高电压信号的过渡，在时间T3处开始从高电压信号过渡到低电压信号，并且在时间T4处返回到低电压信号。写逻辑单元402接收X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP，并且产生由曲线416表示的输出信号LCV。在一些实施例中，写逻辑单元402接收X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP，并且产生由曲线418表示的输出信号LCV。如果一个PMOS晶体管P3_0是起作用的，则根据写逻辑单元402的一个或多个实施例，产生由曲线416表示的输出信号LCV。如果多于一个PMOS晶体管P3_0、…、P3_M是起作用的，则根据写逻辑单元402的一个或多个实施例产生由曲线418表示的输出信号LCV。如图4C所示，当起作用的PMOS晶体管P3_0、…、P3_M的数量增加时，由曲线416表示的输出信号LCV增加至更高的相应的电压电平。
在时间T1处，X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP开始从低信号过渡到高信号。当X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP在时间T1处开始从低信号过渡到高信号时，由曲线416和418表示的输出信号LCV开始朝着低电压电平放电（从大约等于电压源VDD的较高电平）。
在时间T2处，X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP完成从低信号到高信号的过渡。当X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP在时间T2处完成从低信号到高信号的过渡时，由曲线416和418表示的输出信号LCV停止放电并且达到相对平坦的较低电压电平。
在时间T3处，X解码器信号XDEC_0和Y解码器信号YDEC_0保持相对平坦的高电平，并且输入控制信号WAP开始从高信号过渡到低信号。当输入控制信号WAP在时间T3之后开始从高信号过渡到低信号时，由曲线416和418表示的输出信号LCV开始从低电压电平过渡到高电压电平（大约等于VDD）。
在时间T4处，X解码器信号XDEC_0和Y解码器信号YDEC_0保持相对平坦的高电平，并且输入控制信号WAP完成从高信号到低信号的过渡。当输入控制信号WAP在时间T4之后完成从高到低的过渡时，由曲线416和418表示的输出信号LCV完成从低电压电平到高电压电平（大约等于VDD）的过渡。在时间T4之后，X解码器信号XDEC_0和Y解码器信号YDEC_0开始从高信号过渡到低信号，输入控制信号WAP保持相对平坦的低电平，并且由曲线416和418表示的输出信号LCV保持相对平坦的高电平（大约等于VDD）。
在时间T5处，X解码器信号XDEC_0和Y解码器信号YDEC_0完成从高信号到低信号的过渡。在时间T5之后，X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP保持相对平坦的低电平，并且由曲线416和418表示的输出信号LCV保持相对平坦的高电平（大约等于VDD）。
在一个或多个实施例中，如先前参照图4A和图4B所述的，基于起作用的PMSO晶体管P3_0、…、P3_M的数量，改变由曲线416和418表示的输出信号LCV。例如，当起作用的PMOS晶体管P3_0、…、P3_M的数量增加时，输出信号LCV（如由曲线418表示的）的值增加至较高的相应电压电平（如由曲线416表示的）。
图5A是根据一个或多个实施例的写逻辑单元502的示意图。写逻辑单元502是图3所示的写逻辑单元320的实施例，并且存储单元404是图3中的存储单元322的实施例。写逻辑单元502连接至存储单元404。写逻辑单元502被配置为接收X解码器信号XDEC_0、Y解码器信号YDEC_0以及输入控制信号WAP。写逻辑单元502被配置为将输出信号LCV发送至存储单元404。写逻辑单元502包括PMOS晶体管P4、PMOS晶体管P5、PMOS晶体管P6、PMOS晶体管N2、NMOS晶体管N3和NMOS晶体管N4。
PMOS晶体管P4的栅极连接至NMOS晶体管N2的栅极。PMOS晶体管P5的栅极连接至NMOS晶体管N3的栅极。PMOS晶体管P6的栅极连接至NMOS晶体管N4的栅极。
PMOS晶体管P4的栅极被配置为接收X解码器信号XDEC_0。例如，X解码器信号XDEC_0是低逻辑值或高逻辑值。X解码器信号XDEC_0是图3所示的XDEC写行输出端308的实施例。PMOS晶体管P4的源极连接至电压源VDD并且连接至PMOS晶体管P5和P6的源极。PMOS晶体管P4的漏极连接至PMOS晶体管P5的漏极、PMOS晶体管P6的漏极、NMOS晶体管N2的漏极以及存储单元404。在一些实施例中，PMOS晶体管P4用作由所接收的X解码器信号XDEC_0而触发的开关。例如，如果所接收的X解码器信号XDEC_0是低逻辑值，则PMOS晶体管P4处于导通状态。例如，如果所接收的X解码器信号XDEC_0是高逻辑值，则PMOS晶体管P4处于截止状态。在一些实施例中，晶体管P4是NMOS晶体管或用作开关器件的其他等效电路。
PMOS晶体管P5的栅极被配置为接收Y解码器信号YDEC_0。例如，Y解码器信号YDEC_0是低逻辑值或高逻辑值。Y解码器信号YDEC_0是图3所示的YDEC写列输出端312的实施例。PMOS晶体管P5的源极连接至电压源VDD和PMOS晶体管P4与P6的源极。PMOS晶体管P5的漏极连接至PMOS晶体管P4的漏极、PMOS晶体管P6的漏极、NMOS晶体管N2的漏极以及存储单元404。在一些实施例中，PMOS晶体管P5用作由所接收的Y解码器信号YDEC_0而触发的开关。例如，如果所接收的Y解码器信号YDEC_0是低逻辑值，则PMOS晶体管P5处于导通状态。例如，如果所接收的Y解码器信号YDEC_0是高逻辑值，则PMOS晶体管P5处于截止状态。在一些实施例中，晶体管P5是NMOS晶体管或者用作开关器件的其他等效电路。
PMOS晶体管P6的栅极被配置为接收输入控制信号WAP。例如，输入控制信号WAP是低逻辑值或高逻辑值。从位于与写逻辑单元502相同的层级上的WAP发生器接收输入控制信号WAP。在一些实施例中，输入控制信号WAP控制输出信号LCV的脉冲宽度。在一些实施例中，每个写逻辑单元502均包括相应的输入控制信号WAP。PMOS晶体管P6的源极连接至电压源VDD并且连接至PMOS晶体管P4和P5的源极。PMOS晶体管P6的漏极连接至PMOS晶体管P4的漏极、PMOS晶体管P5的漏极、NMOS晶体管N2的漏极以及存储单元404。在一些实施例中，PMOS晶体管P6用作由所接收的输入控制信号WAP而触发的开关。例如，如果所接收的输入控制信号WAP是低逻辑值，则PMOS晶体管P6处于导通状态。例如，如果所接收的输入控制信号WAP是高逻辑值，则PMOS晶体管P6处于截止状态。在一些实施例，晶体管P6是NMOS晶体管或用作开关器件的其他等效电路。
NMOS晶体管N2的栅极被配置为接收X解码器信号XDEC_0。例如，X解码器信号XDEC_0是低逻辑值或高逻辑值。X解码器信号XDEC_0是图3所示的XDEC写行输出端308的实施例。NMOS晶体管N2的源极连接至NMOS晶体管N3的漏极。NMOS晶体管N2的漏极连接至PMOS晶体管P4的漏极、PMOS晶体管P5的漏极、PMOS晶体管P6的漏极以及存储单元404。在一些实施例中，NMOS晶体管N2用作由所接收的X解码器信号XDEC_0而触发的开关。例如，如果所接收的X解码器信号XDEC_0是低逻辑值，则NMOS晶体管N2处于截止状态。例如，如果所接收的X解码器信号XDEC_0是高逻辑值，则NMOS晶体管N2处于导通状态。在一些实施例中，晶体管N2是PMOS晶体管或用作开关器件的其他等效电路。
NMOS晶体管N3的栅极被配置为接收Y解码器信号YDEC_0。例如，Y解码器信号YDEC_0是低逻辑值或高逻辑值。Y解码器信号YDEC_0是图3所示的YDEC写列输出端312的实施例。NMOS晶体管N3的源极连接至NMOS晶体管N4的漏极。NMOS晶体管N3的漏极连接至NMOS晶体管N2的源极。在一些实施例中，NMOS晶体管N3用作由所接收的Y解码器信号YDEC_0而触发的开关。例如，如果所接收的Y解码器信号YDEC_0是低逻辑值，则NMOS晶体管N3处于截止状态。例如，如果所接收的Y解码器信号YDEC_0是高逻辑值，则NMOS晶体管N3处于导通状态。在一些实施例中，晶体管N3是PMOS晶体管或用作开关器件的其他等效电路。
NMOS晶体管N4的栅极被配置为接收输入控制信号WAP。例如，输入控制信号WAP是低逻辑值或高逻辑值。NMOS晶体管N4的源极连接至电压源VDD。NMOS晶体管N4的漏极连接至NMOS晶体管N3的源极。在一些实施例中，NMOS晶体管N4用作由所接收的输入控制信号WAP而触发的开关。例如，如果所接收的输入控制信号WAP是低逻辑值，则NMOS晶体管N4处于截止状态。例如，如果所接收的输入控制信号WAP是高逻辑值，则NMOS晶体管N4处于导通状态。在一些实施例中，晶体管N4是PMOS晶体管或用作开关器件的其他等效电路。
在一些实施例中，如果X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP是低逻辑值，则PMOS晶体管P4、P5和P6是起作用的，并且NMOS晶体管N2、N3和N4是不起作用的。在该实例中，如果PMOS晶体管P4、P5和P6是起作用的，则输出信号LCV是基本上等于VDD的高电压值（在图5B中示出为曲线516）。
在一些实施例中，如果X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP是高逻辑值，则PMOS晶体管P4、P5和P6是不起作用的，而NMOS晶体管N2、N3和N4是起作用的。在该实例中，如果NMOS晶体管N2、N3和N4是起作用的，则输出信号LCV过渡到减小了ΔV的电压值（在图5B中示出为曲线516）。例如，ΔV由公式1表示：
ΔV=VDD–V阈值N    （1）
其中，ΔV是曲线516的电压变化，VDD是电压源VDD的电压，并且V阈值N是NMOS晶体管N4的阈值电压。
在一些实施例中，如果输入控制信号WAP过渡至低逻辑值，则PMOS晶体管P6是起作用的。在该实例中，如果NMOS晶体管N2和N3是起作用的，并且PMOS晶体管P6是起作用的，则输出信号LCV过渡至高电压值。
图5B是根据写逻辑单元502的一个实施例存取存储单元的时序信号图。时序图描绘了X解码器信号XDEC_0、Y解码器信号YDEC_0、输入控制信号WAP和输出信号LCV的曲线。
如图5B所示，如由曲线510表示的X解码器信号XDEC_0在时间T1处开始从低电压信号过渡到高电压信号，在时间T2处完成从低电压信号到高电压信号的过渡，并且在时间T5处返回到低电压信号。如由曲线512表示的Y解码器信号YDEC_0在时间T1处开始从低电压信号过渡到高电压信号，在时间T2处完成从低电压信号到高电压信号的过渡，并且在时间T5处返回到低电压信号。如由曲线514表示的输入控制信号WAP在时间T1处开始从低电压信号过渡到高电压信号，在时间T2处完成从低电压信号到高电压信号的过渡，在时间T3处开始从高电压信号过渡到低电压信号，并且在时间T4处返回到低电压信号。写逻辑单元502接收X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP，并且产生由曲线516表示的输出信号LCV。如图5B所示，由曲线516表示的输出信号LCV减小了/放电了大约等于ΔV的较低电压电平。
在时间T1处，X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP开始从低信号过渡到高信号。当X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP在时间T1处开始从低信号过渡到高信号时，由曲线516表示的输出信号LCV开始朝着低电压电平（从大约等于电压源VDD的较高电平）放电。
在时间T2处，X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP完成从低信号到高信号的过渡。当X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP在时间T2处完成从低信号到高信号的过渡时，由曲线516表示的输出信号LCV停止放电且减小了ΔV，并且达到基本上等于V阈值的相对平坦的较低电压电平。
在时间T3处，X解码器信号XDEC_0和Y解码器信号YDEC_0保持相对平坦的高电平，并且输入控制信号WAP开始从高信号过渡到低信号。当输入控制信号WAP在时间T3之后开始从高信号过渡到低信号时，由曲线516表示的输出信号LCV开始从基本上等于V阈值的较低电压电平过渡到高电压电平（大约等于VDD）。
在时间T4处，X解码器信号XDEC_0和Y解码器信号YDEC_0保持相对平坦的高电平，并且输入控制信号WAP完成从高信号到低信号的过渡。当输入控制信号WAP在时间T4之后完成从高信号到低信号的过渡时，由曲线516表示的输出信号LCV完成从较低电压电平到高电压电平（大约等于VDD）的过渡。在时间T4之后，X解码器信号XDEC_0和Y解码器信号YDEC_0开始从高信号过渡到低信号，输入控制信号WAP保持相对平坦的低电平，并且由曲线516表示的输出信号LCV保持相对平坦的高电平（大约等于VDD）。
在时间T5处，X解码器信号XDEC_0和Y解码器信号YDEC_0完成从高信号到低信号的过渡。在时间T5之后，X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP保持相对平坦的低电平，并且由曲线516表示的输出信号LCV保持相对平坦的高电平（大约等于VDD）。
图6A是根据一个或多个实施例的写逻辑单元602的示意图。写逻辑单元602是图3所示的写逻辑单元320的实施例，并且存储单元404是图3中的存储单元322的实施例。写逻辑单元602连接至存储单元404。写逻辑单元602被配置为接收X解码器信号XDEC_0、Y解码器信号YDEC_0、以及输入控制信号WAP。写逻辑单元602被配置为将输出信号LCV发送至存储单元404。写逻辑单元602包括NOR门NORG1、反相器I2、反相器I3、PMOS晶体管P8、PMOS晶体管P9、传输门TG1和可编程电压调谐器604。
NOR门NORG1被配置为接收X解码器信号XDEC_0、Y解码器信号YDEC_0以及输入控制信号WAP。例如，X解码器信号XDEC_0是低逻辑值或高逻辑值。X解码器信号XDEC_0是图3所示的XDEC写行输出端308的实施例。例如，Y解码器信号YDEC_0是低逻辑值或高逻辑值。Y解码器信号YDEC_0是图3所示的YDEC写列输出端312的实施例。例如，输入控制信号WAP是低逻辑值或高逻辑值。在一些实施例中，从位于与写逻辑单元602相同的层级上的WAP发生器接收输入控制信号WAP。在一些实施例中，输入控制信号WAP控制输出信号LCV的脉冲宽度。在一些实施例中，每个写逻辑单元602都包括相应的输入控制信号WAP。NOR门NORG1被配置为发送信号NOR1。NOR门NORG1连接至反相器I2和可编程电压调谐器604。NOR门NORG1包括三个输入端：NOR门NORG1的一个输入端连接至X解码器信号XDEC_0源，NOR门NORG1的一个输入端连接至Y解码器信号YDEC_0的源极，以及NOR门NORG1的一个输入端连接至输入控制信号WAP的源极。
反相器I2连接至NOR门NORG1、反相器I3和可编程电压调谐器604。反相器I2被配置为从NOR门NORG1接收信号NOR1。反相器I2被配置为将反相信号NOR1B发送至反相器I3。
反相器I3连接至反相器I2和PMOS晶体管P8的栅极。反相器I3被配置为从反相器I2接收反相信号NOR1B。反相器I3被配置为将信号NOR1发送至PMOS晶体管P8。
PMOS晶体管P8的栅极连接至反相器I3并且被配置为接收信号NOR1。PMOS晶体管P8的源极连接至电压源VDD。PMOS晶体管P8的漏极连接至传输门TG1和可编程电压调谐器604（通过每个PMOS晶体管P7_0、…、P7_N的栅极）。
传输门TG1连接至PMOS晶体管P8、可编程电压调谐器604、PMOS晶体管P9和存储单元404。传输门TG1的互补节点被配置为接收信号NOR1和反相信号NOR1B。传输门TG1的节点A连接至PMOS晶体管P8的漏极和可编程电压调谐器604。传输门TG1的节点B连接至PMOS晶体管P9的漏极和存储单元404。在一些实施例中，传输门TG1是双向器件。
PMOS晶体管P9的栅极被配置为接收信号NOR1。在一些实施例中，PMOS晶体管P9的栅极连接至反相器I3。PMOS晶体管P9的源极连接至电压源VDD。PMOS晶体管P9的漏极连接至传输门TG1和存储单元404。
可编程电压调谐器604包括可编程电压调谐器604_0、…、604_N（其中，N是具有从0至5范围内的值的整数）。在一些实施例中，每个可编程电压调谐器604_0、…、604_N都相互并联连接。可编程电压调谐器604包括NAND门NAG1_0、…、NAG1_N、反相器I5_0、…、反相器I5_N、反相器I6_0、…、反相器I6_N和PMOS晶体管P7_0、…、PMOS晶体管P7_N（其中，N是具有从0至5范围内的值的整数）。在一些实施例中，N等于0，使得可编程电压调谐器604包括单级（可编程电压调谐器604_0）；并且可编程电压调谐器604_0包括NAND门NAG1_0、反相器I5_0、反相器I6_0和PMOS晶体管P7_0。在一些实施例中，N等于1，使得可编程电压调谐器604包括相互连接的两级（可编程电压调谐器604_0和604_1）；可编程电压调谐器604_0包括NAND门NAG1_0、反相器I5_0、反相器I6_0和PMOS晶体管P7_0；以及可编程电压调谐器604_1包括NAND门NAG1_1、反相器I5_1、反相器I6_1和PMOS晶体管P7_1。在一些实施例中，由于每个PMOS晶体管的漏极和源极端子均耦合在一起，所以PMOS晶体管P7_0、…、P7_N用作电容器。
可编程电压调谐器604被配置为接收来自NOR门NORG1的信号NOR1和选择输入信号TSEL_0、…、TSEL_N（其中，N是具有从0至5范围内的值的整数）。选择输入信号TSEL_0、…、TSEL_N是低逻辑值或高逻辑值信号。可编程电压调谐器604被配置为将信号LCVB发送至传输门TG1。在一些实施例中，N等于0，使得可编程电压调谐器604_0被配置为接收选择输入信号TSEL_0。在一些实施例中，N等于1，使得可编程电压调谐器604_0被配置为接收选择输入信号TSEL_0，并且可编程电压调谐器604_1被配置为接收选择输入信号TSEL_1。
可编程电压调谐器604_0包括NAND门NAG1_0、反相器I5_0、反相器I6_0和PMOS晶体管P7_0。
NAND门NAG1_0连接至NOR门NORG1、反相器I2、反相器I5_0以及可编程电压调谐器604_0、…、604_N（其中，N是具有从0至5范围内的值的整数）中剩余的NAND门NAG1_1、…、NAG1_N的每一个。NAND门NAG1_0被配置为接收来自NOR门NORG1的信号NOR1和选择输入信号TSEL_0。NAND门NAG1_0被配置为将信号发送至反相器I5_0。
反相器I5_0连接至NAND门NAG1_0和反相器I6_0。反相器I5_0被配置为从NAND门NAG1_0接收信号。反相器I5_0被配置为将反相信号发送至反相器I6_0。
反相器I6_0连接至反相器I5_0和PMOS晶体管P7_0。反相器I6_0被配置为接收来自反相器I5_0的反相信号。反相器I6_0被配置为将信号CP_0发送至PMOS晶体管P7_0。
PMOS晶体管P7_0的漏极连接至PMOS晶体管P7_0的源极。PMOS晶体管P7_0的栅极连接至PMOS晶体管P8的漏极以及可编程电压调谐器604_0、…、604_N（其中，N是具有从0至5范围内的值的整数）中剩余的PMOS晶体管P7_1、…、P7_N的每一个的栅极。
用于可编程电压调谐器604_0的每个连接都重复用于可编程电压调谐器604_N的每个随后级，其中，N是具有从0至5范围内的值的整数。
可编程电压调谐器604_N包括NAND门NAG1_N、反相器I5_N、反相器I6_N和PMOS晶体管P7_N。
NAND门NAG1_N连接至NOR门NORG1、反相器I2、反相器I5_N以及可编程电压调谐器604_0、…、604_N（其中，N是具有从0至5范围内的值的整数）中剩余的NAND门NAG1_0、…、NANG1_N-1的每一个。NAND门NAG1_N被配置为接收来自NOR门NORG1的信号NOR1和选择输入信号TSEL_N。NAND门NAG1_N被配置为将信号发送至反相器I5_N。
反相器I5_N连接至NAND门NAG1_N和反相器I6_N。反相器I5_N被配置为接收来自NAND门NAG1_N的信号。反相器I5_N被配置为将反相信号发送至反相器I6_N。
反相器I6_N连接至反相器I5_N和PMOS晶体管P7_N。反相器I6_N被配置为接收来自反相器I5_N的反相信号。反相器I6_N被配置为将信号CP_N发送至PMOS晶体管P7_N。
PMOS晶体管P7_N的漏极连接至PMOS晶体管P7_N的源极。PMOS晶体管P7_N的栅极连接至PMOS晶体管P8的漏极以及可编程电压调谐器604_0、…、604_N（其中，N是具有从0至5范围内的值的整数）中的剩余的PMOS晶体管P7_0、…、P7_N-1的每一个的栅极。
在一些实施例中，晶体管P7_0、…、P7_N是NMOS晶体管或其他等效电路。在一些实施例中，PMOS晶体管P7_0、…、P7_N的数量介于1个PMOS晶体管至6个PMOS晶体管的范围内，其中，PMOS晶体管P7_0、…、P7_N中的每一个都包含在相应的可编程电压调谐器604_0、…、604_N（其中，N是具有从0至5范围内的值的整数）中。在一些实施例中，可编程电压调谐器604_0、…、604_N（其中，N是具有从0至5范围内的值的整数）中的每一个都相互并联连接。当起作用的可编程电压调谐器604_0、…、604_N的数量增加时，输出信号LCV的值（从图6B中的曲线616过渡至曲线618）减小至较低电压电平。
在一些实施例中，整数N等于0，并且可编程电压调谐器604包括具有NAND门NAG1、反相器I5_0、反相器I6_0和PMOS晶体管P7_0的单级；如果X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP中的任一个是高逻辑值，则信号NOR1是低逻辑值。在该实例中，如果信号NOR1是低逻辑值，则反相信号NOR1B是高逻辑值，并且PMOS晶体管P8和PMOS晶体管P9是起作用的，传输门TG1是不起作用的，并且因为PMOS晶体管P7_0的漏极和源极端子耦合在一起，所以该PMOS晶体管P7_0用作电容器。在该实例中，信号NOR1是低逻辑值，NAND门NAG1_0的输出是高逻辑值，并且反相器I5_0将高逻辑值反转为低逻辑值，并且反相器I6_0将低逻辑值反转为高逻辑值，使得信号CP_0是逻辑高，并且信号LCVB是逻辑高（大约为VDD）。在该实例中，信号NOR1是低逻辑值，PMOS晶体管P8和PMOS晶体管P9是起作用的，并且传输门TG1在节点A和B之间不传输信号，并且输出信号LCV是逻辑高（大约为VDD）。
在一些实施例中，整数N等于0，并且可编程电压调谐器604包括具有NAND门NAG1、反相器I5_0、反相器I6_0和PMOS晶体管P7_0的单级；如果X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP中的每个都是低逻辑值，则信号NOR1是高逻辑值。在该实例中，如果信号NOR1是高逻辑值，则反相信号NOR1B是低逻辑值，并且PMOS晶体管P8和PMOS晶体管P9是不起作用的，传输门TG1是起作用的，并且因为PMOS晶体管P7_0的漏极和源极端子耦合在一起，所以PMOS晶体管P7_0用作电容器。在该实例中，信号NOR1是高逻辑值，并且如果所接收的选择信号TSEL_0是低逻辑值，则NAND门NAG1_0的输出是高逻辑值，并且反相器I5_0将高逻辑值反转为低逻辑值，并且反相器I6_0将低逻辑值反转为高逻辑值，使得CP_0是逻辑高。在该实例中，如果所接收的选择信号TSEL_0是高逻辑值并且信号NOR1是高逻辑值，则NAND门NAG1_0的输出是低逻辑值，并且反相器I5_0将低逻辑值反转为高逻辑值，并且反相器I6_0将高逻辑值反转为低逻辑值，使得信号CP_0是逻辑低，并且信号LCVB朝着低电压值放电（在图6B中示出为曲线616）。在该实例中，信号NOR1是高逻辑值，PMOS晶体管P8和PMOS晶体管P9是不起作用的，并且传输门TG1在节点A和B之间传输信号，使得输出信号LCV和信号LCVB基本上相等，并且输出信号LCV朝着低电压值放电（在图6B中示出为曲线616）。当选择可编程电压调谐器604_0、…、604_N中的起作用器件的数量增加时，输出信号LCV的值减小，使得输出信号LCV的曲线从曲线616过渡到曲线618（在图6B中示出）。
图6B是根据写逻辑单元602的一个实施例用于存取存储单元的时序信号图。时序图描绘了X解码器信号XDEC_0、Y解码器信号YDEC_0、输入控制信号WAP和输出信号LCV的曲线。
如图6B所示，如由曲线610表示的X解码器信号XDEC_0在时间T1处开始从高电压信号过渡到低电压信号，在时间T2处完成从高电压信号到低电压信号的过渡，并且在时间T6处返回到高电压信号。如由曲线612表示的Y解码器信号YDEC_0在时间T1处开始从高电压信号过渡到低电压信号，在时间T2处完成从高电压信号到低电压信号的过渡，并且在时间T6处返回到高电压信号。如由曲线614表示的输入控制信号WAP在时间T1处开始从高电压信号过渡到低电压信号，在时间T2处完成从高电压信号到低电压信号的过渡，在时间T3处开始从低电压信号过渡到高电压信号，并且在时间T4处返回到高电压信号。写逻辑单元602接收X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP，并且产生由曲线616和618表示的输出信号LCV。如图6B所示，当起作用的可编程电压调谐器604_0、…、604_N的数量增加时，由曲线616表示的输出信号LCV的值减小/放电至较低的相应电压电平（示出为曲线618）。
在时间T1处，X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP开始从高信号过渡到低信号。当X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP在时间T1处开始从高信号过渡到低信号时，由曲线616和618表示的输出信号LCV开始朝着低电压电平放电。
在时间T2处，X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP完成从高信号到低信号的过渡。当X解码器信号XDEC_0、Y解码器信号YDEC_0和输入控制信号WAP在时间T2处完成从高信号到低信号的过渡时，由曲线616和618表示的输出信号LCV终止放电，并且达到相对平坦的较低信号电平，并且随后保持相对平坦的较低信号电平。
在时间T3处，X解码器信号XDEC_0和Y解码器信号YDEC_0保持相对平坦的低信号电平，并且输入控制信号WAP开始从低信号过渡到高信号。当输入控制信号WAP在时间T3之后开始从低信号过渡到高信号时，由曲线616和618表示的输出信号LCV开始从低信号电平过渡到高信号电平。
在时间T4处，X解码器信号XDEC_0和Y解码器信号YDEC_0保持相对平坦的低信号电平，并且输入控制信号WAP和输出信号LCV完成从低信号到高信号的过渡。
在时间T5处，X解码器信号XDEC_0和Y解码器信号YDEC_0开始从低信号电平过渡到高信号电平，并且输入控制信号WAP和输出信号LCV保持相对平坦的高信号电平（大约等于VDD）。
在时间T6处，X解码器信号XDEC_0和Y解码器信号YDEC_0完成从低信号到高信号的过渡，并且由曲线616和618表示的输入控制信号WAP和输出信号LCV保持相对平坦的高信号电平。在时间T6之后，X解码器信号XDEC_0、Y解码器信号YDEC_0、输入控制信号WAP以及由曲线616和618表示的输出信号LCV保持相对平坦的高电平（大约等于VDD）。
在至少一些实施例中，通过激活到达一个单独选择的SRAM存储单元的写字线并且防止激活到达相同行或列中的一个或多个未选择的SRAM存储单元的写字线的3D逻辑阵列，来减轻和/或解决与SNM相关联的一个或多个问题。通过减轻或解决与SNM相关联的问题，存储器件几何结构能够被减小。
该说明书的一方面涉及集成电路。集成电路包括存储单元阵列、包括多个写输出端的写地址解码器和写逻辑单元阵列。写逻辑单元阵列电连接至多个写输出端。写逻辑单元阵列电连接至存储单元阵列。写逻辑单元阵列被配置为设置存储单元的工作电压。
该说明书的另一方面涉及集成电路。集成电路包括存储单元阵列、包括多个写输出端的写地址解码器以及写逻辑单元阵列。写逻辑单元阵列电连接至写输出端。写逻辑单元阵列电连接至存储单元阵列。写逻辑单元阵列被配置为设置存储单元的工作电压。每个写逻辑单元都与相应的存储单元相关联，并且每个写逻辑单元都包括可编程电压调谐器。
该说明书的又一方面涉及集成电路。集成电路包括存储单元阵列和写逻辑单元阵列。集成电路还包括包含多个写行输出端的写地址行解码器和包含多个写列输出端的写地址列解码器。写逻辑单元阵列电连接至多个写行输出端和多个写列输出端。写逻辑单元阵列电连接至存储单元阵列。写逻辑单元阵列被配置为设置存储单元的工作电压。
本领域技术人员将容易地看出，所公开的实施例实现上述一个或多个优点。在阅读以上说明书之后，本领域技术人员能够影响各种改变、等同替换和如在此广泛公开的各种其他实施例。因此，预期仅由所附权利要求及其等同物所包含的定义来限定在此所要求授予的保护范围。

Claims (10)

1.一种集成电路，包括：
存储单元的阵列；
写地址解码器，包括多个写输出端；以及
写逻辑单元的阵列，其中：
所述写逻辑单元的阵列电连接至所述多个写输出端；
所述写逻辑单元的阵列电连接至所述存储单元的阵列；以及
所述写逻辑单元的阵列被配置为设置所述存储单元的工作电压。
2.根据权利要求1所述的集成电路，其中，每个写逻辑单元都与相应的存储单元相关联。
3.根据权利要求1所述的集成电路，其中，每个写逻辑单元都包括电连接至每个存储单元的独立的写字线（WWL）。
4.根据权利要求1所述的集成电路，其中，所述存储单元的阵列形成在第一层级上，并且所述写逻辑单元的阵列形成在第二层级上，所述第一层级不同于所述第二层级。
5.根据权利要求4所述的集成电路，其中，所述第一层级位于所述第二层级之上。
6.根据权利要求4所述的集成电路，其中，所述第一层级位于所述第二层级之下。
7.根据权利要求2所述的集成电路，其中，每个写逻辑单元都被配置为：
至少接收第一控制信号；以及
至少响应于所述第一控制信号而产生输出信号，其中，所述输出信号控制每个相关联的存储单元。
8.一种集成电路，包括：
存储单元的阵列；
写地址解码器，包括多个写输出端；以及
写逻辑单元的阵列，其中：
所述写逻辑单元的阵列电连接至所述多个写输出端；
所述写逻辑单元的阵列电连接至所述存储单元的阵列；
所述写逻辑单元的阵列被配置为设置所述存储单元的工作电压；
每个写逻辑单元均与相应的所述存储单元相关联；以及
每个写逻辑单元均包括可编程电压调谐器。
9.根据权利要求8所述的集成电路，其中，所述可编程电压调谐器被配置为：
至少接收第一控制信号；以及
至少响应于所述第一控制信号而产生输出信号，其中，所述输出信号控制每个相关联的存储单元的所述工作电压。
10.一种集成电路，包括：
存储单元的阵列；
写地址行解码器，包括多个写行输出端；
写地址列解码器，包括多个写列输出端；以及
写逻辑单元的阵列，其中：
所述写逻辑单元的阵列电连接至所述多个写行输出端和所述多个写列输出端；
所述写逻辑单元的阵列电连接至所述存储单元的阵列；以及
所述写逻辑单元的阵列被配置为设置所述存储单元的工作电压。
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