CN107403635B - 存储器宏及其操作方法 - Google Patents

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Abstract

本发明实施例提供一种存储器宏及其操作方法。其中，存储器宏包含第一存储器单元阵列、第一跟踪电路及第一预充电电路。所述第一跟踪电路包含：第一组存储器单元，其响应于第一组控制信号而配置为第一组负载单元；第二组存储器单元，其响应于第二组控制信号而配置为第一组下拉单元；及第一跟踪位线，其耦合到所述第一组存储器单元及所述第二组存储器单元。所述第一组下拉单元及所述第一组负载单元经配置以跟踪所述第一存储器单元阵列的存储器单元。所述第一预充电电路耦合到所述第一跟踪位线，且经配置以响应于第三组控制信号而将所述第一跟踪位线充电到预充电电压电平。

Description

存储器宏及其操作方法
技术领域
本发明实施例涉及半导体领域，更具体的，涉及存储器宏及其操作方法。
背景技术
半导体集成电路(IC)行业已生产出各种数字装置来解决多个不同领域中的问题。例如存储器宏的这些数字装置中的一些装置经配置以用于数据存储。随着IC变得越来越小且更加复杂，这些数字装置的操作电压持续降低，从而影响IC性能。
发明内容
根据本发明一实施例，一种存储器宏，其包括：第一存储器单元阵列、第一跟踪电路以及第一预充电电路。其中，第一跟踪电路包括第一组存储器单元、第二组存储器单元以及第一跟踪位线。第一组存储器单元响应于第一组控制信号而配置为第一组负载单元；第二组存储器单元响应于第二组控制信号而配置为第一组下拉单元，第一组下拉单元及第一组负载单元经配置以跟踪第一存储器单元阵列的存储器单元；第一跟踪位线耦合到第一组存储器单元及第二组存储器单元；第一预充电电路耦合到第一跟踪位线，第一预充电电路经配置以响应于第三组控制信号而将第一跟踪位线充电到预充电电压电平。
根据本发明另一实施例，一种操作存储器宏的方法包括：由预充电电路基于第一组控制信号将跟踪位线充电到预充电电压电平，预充电电路耦合到跟踪位线；响应于第二组控制信号而将第一组存储器单元配置为第一组负载单元；及响应于第三组控制信号而将第二组存储器单元配置为第一组下拉单元，跟踪位线耦合到第一组存储器单元及第二组存储器单元。
根据本发明又一实施例，一种存储器宏包括第一存储器单元阵列、第一跟踪电路、第一跟踪字线以及第一预充电电路。其中，第一组存储器单元响应于第一组控制信号而配置为第一组负载单元；第二组存储器单元响应于第二组控制信号而配置为第一组下拉单元，第一组下拉单元及第一组负载单元经配置以跟踪第一存储器单元阵列的存储器单元；第一跟踪位线耦合到第一组存储器单元及第二组存储器单元，第一跟踪位线具有第一端及第二端；第一跟踪字线经配置以接收第三组控制信号；第一预充电电路耦合到第一跟踪字线、跟踪位线的第一端及跟踪位线的第二端，第一预充电电路经配置以响应于第三组控制信号而将第一跟踪位线充电到预充电电压电平。
附图说明
在结合附图阅读时根据以下详述最佳地理解本揭示的方面。应注意，根据标准行业惯例，各种特征不一定按比例绘制。实际上，为了使讨论清楚起见可任意增大或减小各种特征的尺寸。
图1是根据一些实施例的存储器宏的电路图。
图2是根据一些实施例的可在图1中使用的存储器单元的电路图。
图3是根据一些实施例的可在图1中使用的另一存储器单元的电路图。
图4A是根据一些实施例的存储器宏的电路图。
图4B是根据一些实施例的存储器宏的电路图。
图5A是根据一些实施例的存储器宏的布局图的部分。
图5B是根据一些实施例的存储器宏的布局图的部分。
图6是根据一些实施例的存储器宏的布局图。
图7是根据一些实施例的操作存储器宏(例如图1、图4A或图4B的存储器宏)的方法的流程图。
图8是根据一些实施例的存储器宏的电路图。
图9是根据一些实施例的保持电路的电路图。
图10A是根据一些实施例的二极管的电路图。
图10B是根据一些实施例的二极管的电路图。
图11是根据一些实施例的存储器宏的电路图。
图12是根据一些实施例的存储器宏的布局图的部分。
图13是根据一些实施例的操作存储器宏(例如图8、或图11的存储器宏)的方法的流程图。
图14是根据一些实施例的导通或关断存储器宏的保持电路的方法的流程图。
具体实施方式
以下揭示提供了用于实施所提供的标的物的不同特征的不同实施例或实例。下文描述了组件、材料、值、步骤、布置等的特定实例以简化本揭示。当然，此类实例仅仅是实例且并无限制性。预期其它组件、材料、值、步骤、布置等。举例来说，在以下详述中，第一特征形成在第二特征上方或第二特征上可包含其中第一及第二特征直接接触而形成的实施例，且还可包含其中额外特征可形成在第一特征与第二特征之间使得第一及第二特征无法直接接触的实施例。此外，本揭示可在各个实例中重复参考数字及/或字母。此重复是为了简单且清楚起见且本身不指示所讨论的各个实施例及/或配置之间的关系。
另外，空间相对术语(例如“在…下面”、“在…下方”、“下部”、“上方”、“上”等)可在本文中为易于描述而用于描述如图中所说明的一个元件或特征与另一元件或特征的关系。所述空间相对术语旨在涵盖除图中所描绘的定向之外的装置在使用或操作中的不同定向。所述设备可以其它方式定向(旋转90度或其它定向)且同样可相应地解释本文中所使用的空间相对描述符。
根据一些实施例，存储器宏包含第一存储器单元阵列、第一跟踪电路及第一预充电电路。所述第一跟踪电路包含：第一组存储器单元，其响应于第一组控制信号而配置为第一组负载单元；第二组存储器单元，其响应于第二组控制信号而配置为第一组下拉单元；及第一跟踪位线，其耦合到所述第一组存储器单元及所述第二组存储器单元。所述第一组下拉单元及所述第一组负载单元经配置以跟踪所述第一存储器单元阵列的存储器单元。所述第一预充电电路耦合到所述第一跟踪位线。所述第一预充电电路经配置以响应于第三组控制信号而将所述第一跟踪位线充电到预充电电压电平。在一些实施例中，所述第一预充电电路耦合到所述第一跟踪位线的相对端，从而产生在第一跟踪位线中具有少于其它存储器宏电路的电迁移的存储器宏。在一些实施例中，第一组下拉单元中的单元的数目及第一组负载单元中的单元的数目经动态地调整且产生比其它存储器宏电路更具灵活性的存储器宏。
图1是根据一些实施例的存储器宏100的电路图。在图1的实施例中，存储器宏100是静态随机存取存储器(SRAM)宏。SRAM用于说明，且其它类型的存储器是在各个实施例的范围内。
存储器宏100包括耦合到第一预充电电路104的第一存储器阵列102。存储器宏100进一步包括耦合到第一跟踪字线TRKWL的第一预充电电路104及第一跟踪字线驱动器106。
第一存储器阵列102包括第一跟踪电路114及第一存储器单元阵列116。在一些实施例中，第一存储器阵列102对应于存储器组。在一些实施例中，存储器宏100还包含经配置以包围或围封第一存储器单元阵列116的周长的边缘单元(未展示)。
第一跟踪电路114耦合到第一预充电电路104。第一跟踪电路114经配置以在存储器单元阵列116的存储器单元的读取或写入操作期间跟踪第一存储器单元阵列116的字线信号或位线/位线禁止信号。第一跟踪电路114包括耦合到第一组存储器单元114[1],...,114[M1](统称为“第一组存储器单元120”)及第二组存储器单元114[M1+1],...,122[M1+M2](统称为“第二组存储器单元122”)的第一跟踪位线TRKBL，其中M1是对应于第一组存储器单元120中的行数的整数，且M2是对应于第二组存储器单元122中的行数的整数。第一组存储器单元120中的每一单元或第二组存储器单元中的每一单元是跟踪单元。第一组存储器单元120中的行数M1等于或大于1。第二组存储器单元122中的行数M2等于或大于1。
第一跟踪位线TRKBL经配置以载送具有电压电平的跟踪位线信号TBL。第一跟踪位线TRKBL具有第一端子130及第二端子132。第一端子130耦合到第一跟踪位线TRKBL的第一节点E1。第一端子130是沿存储器宏100的第一侧定位。第二端子132耦合到第一跟踪位线TRKBL的第二节点E2。第二端子132是沿存储器宏100的第二侧定位。第一侧是存储器宏100与第二侧相对的侧。第一节点E1是在存储器宏100与第二节点E2相对的侧上。
第一组存储器单元120响应于第一组控制信号T1[1:M1](统称为“第一组控制信号T1”)而配置为第一组下拉单元或第一组负载单元，其中M1是对应于第一组存储器单元120中的行数的整数。第一组控制信号T1中的每一信号的逻辑值独立于第一组控制信号T1中的其它信号的逻辑值。在一些实施例中，由外部电路(未展示)供应第一组控制信号T1。在一些实施例中，由外部供应电压VDD(未展示)或外部供应参考电压VSS(未展示)供应第一组控制信号T1。
第一组存储器单元120包含第一组端子120a。第一组存储器单元120中的每一存储器单元具有第一组端子120a中的对应端子。第一组端子120a耦合到第一跟踪控制线C1。在一些实施例中，第一跟踪控制线C1对应于第一跟踪字线部分。第一组端子120a经配置以接收第一跟踪控制线C1上的第一组控制信号T1。第一跟踪控制线C1经配置以支持并行通信使得第一组控制信号T1是发送到第一组存储器单元120的并行控制数据流。举例来说，在一些实施例中，并行通信包含第一组控制信号T1中的信号中的每一者在共同时钟循环期间彼此独立。第一组端子120a中的每一端子经配置以接收第一组控制信号T1中的对应信号。第一组存储器单元120中的每一存储器单元经配置以由第一组控制信号T1中的对应控制信号独立控制。第一组端子120a是沿存储器宏100的侧150定位。
第一组存储器单元120中的每一存储器单元基于提供到第一组存储器单元120中的对应存储器单元的第一组控制信号T1中的控制信号而配置为负载单元或下拉单元。通过个别调整第一组控制信号T1中的每一控制信号，还调整配置为负载单元或下拉单元的第一组存储器单元120的单元的数目。举例来说，在一些实施例中，第一组存储器单元120中的若干单元经配置以接收为逻辑低的第一组控制信号T1中的对应控制信号，且配置为第一组负载单元。在一些实施例中，第一组存储器单元120中的若干单元经配置以接收为逻辑高的第一组控制信号T1中的对应控制信号，且配置为第一组下拉单元。在第一组存储器单元120中，配置为下拉单元的单元的数目或配置为负载单元的单元的数目可响应于第一组控制信号T1而调整。在一些实施例中，基于第一组控制信号T1从逻辑低到逻辑高的转变将第一组存储器单元120的配置从对应于第一组负载单元调整为对应于第一组下拉单元。在一些实施例中，将数据写入到第一存储器单元阵列116中的存储器单元或从第一存储器单元阵列116中的存储器单元读取数据受到跨第一存储器阵列102的归因于工艺、电压及温度(PVT)引起的差异的影响。第一组下拉单元及第一组跟踪单元经配置以跟踪第一存储器单元阵列116中的存储器单元以考虑跨第一存储器阵列102的PVT变动。举例来说，第一组下拉单元及第一组跟踪单元经配置以在第一存储器单元阵列116的存储器单元的读取或写入操作期间跟踪第一存储器单元阵列116的字线信号或位线/位线禁止信号。
第二组存储器单元122响应于第二组控制信号T2[M1+1:M1+M2](统称为“第二组控制信号T2”)而配置为第一组下拉单元或第一组负载单元。第二组控制信号T2中的每一信号的逻辑值独立于第二组控制信号T2中的其它信号的逻辑值。在一些实施例中，由外部电路(未展示)供应第二组控制信号T2。在一些实施例中，由外部供应电压VDD(未展示)或外部供应参考电压VSS(未展示)供应第二组控制信号T2。
第二组存储器单元122包含第二组端子122a。第二组存储器单元122中的每一存储器单元具有第二组端子122a中的对应端子。第二组端子122a耦合到第二跟踪控制线C2。在一些实施例中，第二跟踪控制线C2对应于第二跟踪字线部分。第二跟踪控制线C2经配置以支持并行通信使得第二组控制信号T2是发送到第二组存储器单元122的并行控制数据流。举例来说，在一些实施例中，并行通信包含第二组控制信号T2中的信号中的每一者在共同时钟循环期间彼此独立。第二组端子122a经配置以接收第二跟踪控制线C2上的第二组控制信号T2。第二组端子122a中的每一端子经配置以接收第二组控制信号T2中的对应信号。第二组存储器单元122中的每一存储器单元经配置以由第二组控制信号T2中的对应控制信号单独控制。第二组端子122a是沿存储器宏100的侧150定位。
第二组存储器单元122中的每一存储器单元基于提供到第二组存储器单元122中的对应存储器单元的第二组控制信号T2中的控制信号而配置为负载单元或下拉单元。通过个别调整第二组控制信号T2中的每一控制信号，还调整配置为负载单元或下拉单元的第二组存储器单元122的单元的数目。举例来说，在一些实施例中，第二组存储器单元122中的若干单元经配置以接收为逻辑低的第二组控制信号T2中的对应控制信号，且配置为第一组负载单元。在一些实施例中，第二组存储器单元122中的若干单元经配置以接收为逻辑高的第二组控制信号T2中的对应控制信号，且配置为第一组下拉单元。第一组控制信号T1或第二组控制信号T2是并行信号。在第二组存储器单元122中，配置为下拉单元的单元的数目或配置为负载单元的单元的数目可响应于第二组控制信号T2而调整。在一些实施例中，基于第二组控制信号T2的转变将第二组存储器单元122的配置从对应于第一组下拉单元调整为对应于第一组负载单元。
在第二组存储器单元122中，随着第二组存储器单元122中配置为下拉单元的存储器单元的数目的增加，第一跟踪位线TRKBL的放电速率降低。在第二组存储器单元122中，随着第二组存储器单元122中配置为下拉单元的存储器单元的数目的降低，第一跟踪位线TRKBL的放电速率降低。
第一组下拉单元经配置以响应于第一组控制信号T1或第二组控制信号T2而调整第一跟踪位线TRKBL的电压电平。第一跟踪位线TRKBL受到第一组负载单元的电容影响。第一组负载单元经配置或表示为第一跟踪位线TRKBL上的电容负载。在一些实施例中，第一组下拉单元及第一组负载单元经配置以在跟踪字线信号TRKWL的边缘与感测放大器启用(SAE)信号(未展示)的边缘之间产生跟踪时间延迟TTDLY。
第一存储器单元阵列116包含具有M行乘N列的存储器单元的阵列，其中N是对应于列数的整数且M是对应于行数的整数且由公式1表达。
M＝Ml+M2 (1)
其中M1是对应于第一组存储器单元120的行数的整数，其中M2是对应于第二组存储器单元122的行数的整数。
第一存储器单元116中的行数M等于或大于2。第一存储器单元116中的列数N等于或大于2。在一些实施例中，第一存储器单元阵列116包含一或多个单端口(SP)SRAM单元。在一些实施例中，第一存储器单元阵列116包含一或多个双端口(DP)SRAM单元。第一存储器单元阵列116中的存储器单元的不同类型是在本揭示的预期范围内。存储器单元106是第一存储器单元阵列116的存储器单元的阵列的列1中的单个存储器单元。
第一预充电电路104耦合到第一跟踪位线TRKBL。第一预充电电路104经配置以接收第三组控制信号TRK_E。第一预充电电路104经配置以响应于第三组控制信号TRK_E而将第一跟踪位线TRKBL充电到预充电电压电平。预充电电压电平对应于逻辑高。在一些实施例中，预充电电压电平对应于逻辑低。
第一预充电电路104包括第一P型金属氧化物半导体(PMOS)晶体管P1及第二PMOS晶体管P2。
第一PMOS晶体管P1经配置以响应于第三组控制信号TRK_E而将第一跟踪位线TRKBL的电压充电为逻辑高电平。第三组控制信号TRK_E为逻辑高或低。第一PMOS晶体管P1的栅极端子与第一跟踪字线TRKWL耦合且经配置以接收第三组控制信号TRK_E。第一PMOS晶体管P1的源极端子与供应电压VDD耦合。第一PMOS晶体管P1的漏极端子与第一跟踪位线TRKBL的第一节点E1耦合。
第二PMOS晶体管P2经配置以响应于第三组控制信号TRK_E而将第一跟踪位线TRKBL的电压充电为逻辑高电平。第二PMOS晶体管P2的栅极端子与第一跟踪字线TRKWL耦合且经配置以接收第三组控制信号TRK_E。第二PMOS晶体管P2的源极端子与供应电压VDD耦合。第二PMOS晶体管P2的漏极端子与第一跟踪位线TRKBL的第二节点E2耦合。在一些实施例中，第一跟踪位线TRKBL的第二节点E2是与第一跟踪位线TRKBL的第一节点E1相对的第一跟踪位线TRKBL的端。
第一跟踪字线驱动器106经配置以控制第一跟踪字线TRKWL。第一跟踪字线驱动器106经配置以产生第三组控制信号TRK_E。在一些实施例中，第一跟踪字线TRKWL的长度经设计以跟踪第一存储器单元阵列116中的对应字线WL(未展示)。
第一跟踪字线驱动器106包括反相器I1及反相器I2。在一些实施例中，第一跟踪字线驱动器106不同于图1中所示的驱动器且包括除反相器I1或I2之外的电路。
反相器I1具有经配置以接收第三组控制信号TRK_E的第一端子。反相器I1具有经配置以输出第三组控制信号TRK_E的反相版本的第二端子。
反相器I2具有经配置以接收第三组控制信号TRK_E的反相版本的第一端子。反相器I2具有经配置以输出第三组控制信号TRK_E的第二端子。
第一组控制信号T1或第二组控制信号T2产生于第一存储器阵列102外部。第一组存储器单元120及第二组存储器单元122是沿存储器宏的侧150定位。第一组存储器单元120及第二组存储器单元122位于储器宏100的相同列中。
图2是根据一些实施例的可在图1中使用的存储器单元200的电路图。
存储器单元200可用作图1、图4A到4B、图8或图11的第一存储器单元阵列116中的一个或多个存储器单元。存储器单元200是SRAM单元且用于说明。其它类型的存储器是在各个实施例的范围内。
存储器单元100包括两个PMOS晶体管P3及P4，及四个N型金属氧化物半导体(NMOS)晶体管N1、N2、N3及N4。晶体管P3、P4、N1及N2形成交叉锁存器或一对交叉耦合反相器。举例来说，PMOS晶体管P3及NMOS晶体管N1形成第一反相器，而PMOS晶体管P4及NMOS晶体管N2形成第二反相器。
PMOS晶体管P3及P4中的每一者的源极端子耦合在一起且配置为耦合到第一电压源VDDI的电压供应节点NODE_1。PMOS晶体管P3的漏极端子与NMOS晶体管N1的漏极端子、PMOS晶体管P4的栅极端子、NMOS晶体管N2的栅极端子及NMOS晶体管N3的源极端子耦合，且配置为存储节点ND。
PMOS晶体管P4的漏极端子与NMOS晶体管N2的漏极端子、PMOS晶体管P3的栅极端子、NMOS晶体管N1的栅极端子及NMOS晶体管N4的源极端子耦合，且配置为存储节点NDB。NMOS晶体管N1及N2中的每一者的源极端子耦合在一起且配置为具有供应参考电压VSS的供应参考电压节点(未标记)。
字线WL与NMOS晶体管N3及N4中的每一者的栅极端子耦合。字线WL又称为写入控制线，这是因为NMOS晶体管N3及N4经配置以由字线WL上的信号控制以在位线BL、BLB与对应节点ND、NDB之间传送数据。
NMOS晶体管N3的漏极端子耦合到位线BL。NMOS晶体管N4的漏极端子耦合到位线BLB。位线BL及BLB配置为存储器单元200的数据输入及输出两者。在一些实施例中，在写入操作中，施加逻辑值于第一位线BL及施加相反逻辑值于另一位线BLB实现将位线上的逻辑值写入到存储器单元200。位线BL及BLB中的每一者称为数据线，这是因为位线BL及BLB上载送的数据写入到对应节点ND及NDB并从对应ND及NDB读取。
图3是根据一些实施例的可在图1中使用的另一存储器单元的电路图。
存储器单元300可用作图1的第一组存储器单元120或第二组存储器单元122中的一个或多个存储器单元。存储器单元300可用作图4B的第三组存储器单元420或第四组存储器单元422中的一个或多个存储器单元。
存储器单元300是SRAM单元且用于说明。其它类型的存储器是在各个实施例的范围内。
存储器单元300是存储器单元200(图2)的实施例。与图2中的组件相同或相似的组件被给予相同参考数字，且因此省略其详细描述。
与图2的存储器单元200相比，存储器单元300的存储节点ND不与PMOS晶体管P4的栅极端子及NMOS晶体管N2的栅极端子耦合。与图2的存储器单元200相比，PMOS晶体管P3的漏极端子、NMOS晶体管N1的漏极端子及存储器单元300的NMOS晶体管N3的源极端子不与PMOS晶体管P4的栅极端子及NMOS晶体管N2的栅极端子耦合。
与图2的存储器单元200相比，存储器单元300的PMOS晶体管P4的栅极端子及NMOS晶体管N2的栅极端子与PNOS晶体管P3及P4中的每一者的源极端子及第一电压源VDDI耦合。与图2的存储器单元200相比，存储器单元300的NMOS晶体管N4的栅极端子与第一跟踪控制线C1或第二跟踪控制线C2耦合。与图2的存储器单元200相比，存储器单元300的NMOS晶体管N4的栅极端子经配置以接收第一跟踪控制线C1上的第一组控制信号T1或第二跟踪控制线C2上的第二组控制信号T2。外部电路(未展示)、外部供应电压VDD(未展示)或外部供应参考电压VSS(未展示)供应第一组控制信号T1、T1'(图4A到4B)、第二组控制信号T2、T2'(图4A到4B)、第四组控制信号T1a'(图4B)或第五组控制信号T2a'(图4B)。内部供应电压VDDI或内部供应参考电压VSS未供应第一组控制信号T1或第二组控制信号T2。内部供应电压VDDI或内部供应参考电压VSS未供应第一组控制信号T1'(图4A到4B)或第二组控制信号T2'(图4A到4B)。内部供应电压VDDI或内部供应参考电压VSS未供应第四组控制信号T1a'(图4B)或第五组控制信号T2a'(图4B)。通过配置NMOS晶体管N4的栅极端子以接收第一跟踪控制线C1上的第一组控制信号T1或第二跟踪控制线C2上的第二组控制信号T2，存储器单元300基于第一组控制信号T1或第二组控制信号T2从对应于下拉单元或负载单元动态地调整，且产生比其它存储器宏电路更具灵活性的存储器宏电路。通过配置存储器单元300中的每一存储器单元的NMOS晶体管N4的栅极端子以接收第一跟踪控制线C1上的第一组控制信号T1或第二跟踪控制线C2上的第二组控制信号T2，第一跟踪电路114(或第二跟踪电路414)由第一组控制信号T1或第二组控制信号T2动态地调整，且产生比其它存储器宏电路更具灵活性的存储器宏电路。
与图2的存储器单元200相比，存储器单元300的NMOS晶体管N4的漏极端子耦合到第一跟踪位线TRKBL。与图2的存储器单元200相比，存储器单元300的位线BLB是浮动的。
在一些实施例中，第一电压源VDDI的电压为逻辑高，从而致使NMOS晶体管N2导通且PMOS晶体管P4关断。在一些实施例中，如果第一组控制信号T1或第二组控制信号T2为逻辑高，那么NMOS晶体管N4导通，从而致使第一跟踪位线TRKBL电耦合到节点NDB。在一些实施例中，如果NMOS晶体管N2导通且第一跟踪位线TRKBL电耦合到节点NDB，那么致使第一跟踪位线TRKBL朝供应参考电压VSS放电。在一些实施例中，如果第一电压源VDDI的电压为逻辑高且第一组控制信号T1或第二组控制信号T2为逻辑高，那么NMOS晶体管N2导通且NMOS晶体管N4导通，从而致使第一跟踪位线TRKBL朝供应参考电压VSS放电。
图4A是根据一些实施例的另一存储器宏400的电路图。
存储器宏400可用作图1的存储器宏100。存储器宏400是存储器宏100(图1)的实施例。第一组控制信号T1'是第一组控制信号T1(图1)的实施例。第一跟踪控制线C1'是第一跟踪控制线C1(图1)的实施例。第二组控制信号T2'是第二组控制信号T2(图1)的实施例。第二跟踪控制线C2'是第二跟踪控制线C2(图1)的实施例。与图1中的组件相同或相似的组件被给予相同参考数字，且因此省略其详细描述。
与图1的存储器宏100相比，存储器宏400的第一组存储器单元120经配置以接收第一跟踪控制线C1'上的第一组控制信号T1'。与图1的存储器宏100相比，存储器宏400的第一组存储器单元120中的存储器单元中的每一者经配置以接收相同信号(例如，第一组控制信号T1')。与图1的存储器宏100相比，存储器宏400的第一跟踪控制线C1'经配置以支持串行通信使得第一组控制信号T1'是串行发送到第一组存储器单元120中的每一存储器单元的单个数据流。在一些实施例中，串行通信包含将第一组控制信号T1'的信号中的每一者配置为通过存储器宏400的第一跟踪控制线C1'按顺序传播的单个数据流。
与图1的存储器宏100相比，存储器宏400的第二组存储器单元122经配置以接收第二跟踪控制线C2'上的第二组控制信号T2'。与图1的存储器宏100相比，存储器宏400的第二跟踪控制线C2'是第一跟踪字线TRKWL的部分。与图1的存储器宏100相比，存储器宏400的第二组控制信号T2'对应于第三组控制信号TRK_E。与图1的存储器宏100相比，存储器宏400的第二组存储器单元122中的存储器单元中的每一者经配置以接收相同信号(例如，第二组控制信号T2')。与图1的存储器宏100相比，存储器宏400的第二跟踪控制线C2'经配置以支持串行通信使得第一组控制信号T1'是串行发送到第一组存储器单元120中的每一存储器单元的单个数据流。
图4B是根据一些实施例的又一存储器宏400'的电路图。
存储器宏400'是存储器宏400(图4A)的实施例。与存储器宏400相比，存储器宏400'还包含第二存储器阵列402a、条带单元402b、第二预充电电路404、第二跟踪字线驱动器406、第二跟踪位线TRKBL'及第二跟踪字线TRKWL'。与图1或4A中的组件相同或相似的组件被给予相同参考数字，且因此省略其详细描述。
第二存储器阵列402a是第一存储器阵列102(图1或4A到4B)的实施例。第二存储器阵列402a耦合到第二预充电电路404。第二预充电电路404耦合到第二跟踪字线TRKWL'及第二跟踪字线驱动器406。第二存储器阵列402a通过条带单元402b与第一存储器阵列102分离。条带单元402b布置在存储器阵列402a与存储器阵列102之间的行中。在一些实施例中，条带单元402b是跨多行而布置。在一些实施例中，条带单元402b对应于虚设SRAM单元。条带单元402b是经配置以提供电压拾取且提供N井或P井偏压的存储器单元，所述偏压防止沿一对位线BL、BLB出现电压降，所述电压降导致当位线BL、BLB沿存储器阵列102或402a延伸时沿所述对位线BL、BLB产生存储器单元装置电压差。
第二存储器阵列402a包括第二跟踪电路414及第二存储器单元阵列416。在一些实施例中，第一存储器阵列102对应于第一存储器组且第二存储器阵列402a对应于第二存储器组。
第二跟踪电路414是第一跟踪电路114(图1或4A到4B)的实施例。第二存储器单元阵列416是第一存储器单元阵列116(图1或4A到4B)的实施例。与图1或4A到4B的第一跟踪电路114相比，第二跟踪电路414包括第二组跟踪位线TRKBL'、第三组存储器单元414[1],...,414[M1'](统称为“第三组存储器单元420”)及第四组存储器单元414[M1'+1],...,422[M1'+M2'](统称为“第四组存储器单元422”)，其中M1'是对应于第三组存储器单元420中的行数的整数，且M2'是对应于第四组存储器单元422中的行数的整数。第二跟踪位线TRKBL'耦合到第二预充电电路404。第二跟踪位线TRKBL'还耦合到所述第三组存储器单元420及第四组存储器单元422。第三组存储器单元420中的行数M1'等于或大于1。第四组存储器单元422中的行数M2'等于或大于1。在一些实施例中，第三组存储器单元420中的行数M1'等于第一组存储器单元120中的行数M1。在一些实施例中，第四组存储器单元422中的行数M2'等于第二组存储器单元122中的行数M2。
第三组存储器单元420是第一组存储器单元120(图1或4A)的实施例。与图1或4A到4B的第一组存储器单元120相比，第三组存储器单元420经配置以接收第三跟踪控制线C1a'上的第四组控制信号T1a'。第四组控制信号T1a'是第一组控制信号T1'(图4A到4B)的实施例。第三跟踪控制线C1a'是第一跟踪控制线C1'(图4A到4B的实施例)。
第四组存储器单元422是第二组存储器单元122(图1或4A到4B)的实施例。与图1或4A到4B的第二组存储器单元122相比，第四组存储器单元422经配置以接收第四跟踪控制线C2a'上的第五组控制信号T2a'。第五组控制信号T2a'是第二组控制信号T2'(图4A到4B)的实施例。第四跟踪控制线C2a'是第二跟踪控制线C2'(图1)的实施例。
第二预充电电路404是第一预充电电路104(图1或4A到4B)的实施例。与图1或4A到4B的第一预充电电路104相比，第二预充电电路404耦合到第二跟踪位线TRKBL'且经配置以接收第六组控制信号TRK_E'。第二跟踪位线TRKBL'是第一跟踪位线TRKBL(图1或4A到4B)的实施例。与图1或4A到4B的第一跟踪位线TRKBL相比，第二跟踪位线TRKBL'经配置以载送第二跟踪位线信号TBL'。第六组控制信号TRK_E'是第六组控制信号TRK_E的实施例。第二预充电电路404经配置以响应于第六组控制信号TRK_E'而将第二跟踪位线TRKBL'充电到预充电电压电平。预充电电压电平对应于逻辑高。在一些实施例中，预充电电压电平对应于逻辑低。
第二预充电电路404包括第三PMOS晶体管P1'及第四PMOS晶体管P2'。第三PMOS晶体管P1'是第一PMOS晶体管P1(图1或4A到4B)的实施例且第四PMOS晶体管P2'是第四PMOS晶体管P2'(图1或4A到4B)的实施例。第三PMOS晶体管P1'耦合到第二跟踪位线TRKBL'的第三节点E1'上的第二跟踪位线TRKBL'。第四PMOS晶体管P2'耦合到第二跟踪位线TRKBL'的第四节点E2'上的第二跟踪位线TRKBL'。在一些实施例中，第二跟踪位线TRKBL'的第四节点E2'是与第二跟踪位线TRKBL'的第三节点E1'相对的第二跟踪位线TRKBL'的端。
第二跟踪字线驱动器406是第一跟踪字线驱动器106(图1或4A到4B)的实施例。与第一跟踪字线驱动器106(图1或4A到4B)相比，第二跟踪字线驱动器406经配置以控制第二跟踪字线TRKWL'且产生第六组控制信号TRK_E'。第二跟踪字线TRKWL'是第一跟踪字线TRKWL(图1或4A到4B)的实施例。在一些实施例中，第二跟踪字线TRKWL'的长度经设计以跟踪第二存储器单元阵列416中的对应字线WL(未展示)。第二跟踪字线驱动器406包括反相器I1'及反相器I2'。在一些实施例中，第二跟踪字线驱动器406不同于图4B中所示的驱动器且包括除反相器I1'或I2'之外的电路。反相器I1'是反相器I1(图1或4A到4B)的实施例且反相器I2'是反相器I2(图1或4A到4B)的实施例。
第一存储器阵列102及第二存储器阵列402a经配置以彼此不按顺序操作。举例来说，第一存储器阵列102或第二存储器阵列402a中的一者经配置以在某个时间被存取。举例来说，存储器宏400'经配置使得第一存储器阵列102的跟踪电路114在第一时间段期间操作，且第二存储器阵列402a的跟踪电路414在第二时间段期间操作，第一时间段不同于第二时间段。在一些实施例中，存储器宏400'经配置使得第一存储器阵列102对应于第一存储器组且在第一时间段期间被存取，且第二存储器阵列402a对应于第二存储器组且在第二时间段期间被存取，所述第一时间段不同于所述第二时间段。
在一些实施例中，类似于图1中所示的实施例，存储器宏400'经修改以支持第一跟踪控制线C1'、第二跟踪控制线C2'、第三跟踪控制线C1a'或第四跟踪控制线C2a'中的一或多者上的并行通信。
举例来说，在一些实施例中，存储器宏400'经修改以通过将第一跟踪控制线C1'改变为类似于图1的第一跟踪控制线C1的跟踪控制线来支持第一跟踪控制线C1'上的并行通信。在一些实施例中，如果第一跟踪控制线C1'经配置以支持并行通信，那么第一组控制信号T1'是发送到第一组存储器单元120的并行控制数据流。举例来说，在这些实施例中，并行通信包含第一组控制信号T1'中的信号中的每一者在共同时钟循环期间彼此独立。举例来说，在这些实施例中，第一组控制信号T1'中的每一信号的逻辑值独立于第一组控制信号T1'中的其它信号的逻辑值。
举例来说，在一些实施例中，存储器宏400'经修改以通过使图4B的第二跟踪控制线C2'与第一跟踪字线TRKWL断开而支持第二跟踪控制线C2'上的并行通信。在一些实施例中，如果第二跟踪控制线C2'经配置以支持并行通信，那么第二组控制信号T2'是发送到第二组存储器单元122的并行控制数据流。举例来说，在这些实施例中，并行通信包含第二组控制信号T2'中的信号中的每一者在共同时钟循环期间彼此独立。举例来说，在这些实施例中，第二组控制信号T2'中的每一信号的逻辑值独立于第二组控制信号T2'中的其它信号的逻辑值。
举例来说，在一些实施例中，存储器宏400'经修改以通过将第三跟踪控制线C1a'改变为类似于图1的第二跟踪控制线C2的跟踪控制线来支持第三跟踪控制线C1a'上的并行通信。在一些实施例中，如果第三跟踪控制线C1a'经配置以支持并行通信，那么第四组控制信号T1a'是发送到第三组存储器单元420的并行控制数据流。举例来说，在这些实施例中，并行通信包含第四组控制信号T1a'中的信号中的每一者在共同时钟循环期间彼此独立。举例来说，在这些实施例中，第四组控制信号T1a'中的每一信号的逻辑值独立于第四组控制信号T1a'中的其它信号的逻辑值。
举例来说，在一些实施例中，存储器宏400'经修改以通过使图4B的第四跟踪控制线C2a'与第二跟踪字线TRKWL'断开而支持第四跟踪控制线C2a'上的并行通信。在一些实施例中，如果第四跟踪控制线C2a'经配置以支持并行通信，那么第五组控制信号T2a'是发送到第四组存储器单元422的并行控制数据流。举例来说，在这些实施例中，并行通信包含第五组控制信号T2a'中的信号中的每一者在共同时钟循环期间彼此独立。举例来说，在这些实施例中，第五组控制信号T2a'中的每一信号的逻辑值独立于第五组控制信号T2a'中的其它信号的逻辑值。
存储器宏100(图1)、存储器宏400(图4A)或存储器宏400'(图4B)在跟踪位线(例如，第一跟踪位线TRKBL或第二跟踪位线TRKBL')中具有少于其它存储器宏电路的电迁移。举例来说，在一些实施例中，通过将第一预充电电路104或第二预充电电路404耦合在跟踪位线(例如，第一跟踪位线TRKBL或第二跟踪位线TRKBL')的两端上，存储器宏100(图1)、存储器宏400(图4A)或存储器宏400'(图4B)在跟踪位线(例如，第一跟踪位线TRKBL或第二跟踪位线TRKBL')中具有少于其它存储器宏电路的电迁移。存储器宏100(图1)、存储器宏400(图4A)或存储器宏400'(图4B)中的下拉单元的数目及负载单元的数目动态地调整且产生比其它存储器宏电路更具灵活性的存储器宏电路。第一跟踪电路114或第二跟踪电路414由所述组控制信号(例如，第一组控制信号T1、T1'(图1或4A到4B)、第二组控制信号T2、T2'(图1或4A到4B)、第四组控制信号T1a'(图4B)、第五组控制信号T2a'(图4B))动态地调整且产生比其它存储器宏电路更具灵活性的存储器宏电路。存储器宏100(图1)、存储器宏400(图4A)或存储器宏400'(图4B)中的下拉单元及负载单元的数目由所述组控制信号(例如，第一组控制信号T1、T1'(图1或4A到4B)、第二组控制信号T2、T2'(图1或4A到4B)、第四组控制信号T1a'(图4B)、第五组控制信号T2a'(图4B))动态地调整且产生比其它存储器宏电路更具灵活性的存储器宏电路。在一些实施例中，存储器宏100(图1)、存储器宏400(图4A)或存储器宏400'(图4B)中的下拉单元及负载单元的数目由所述组控制信号(例如，第一组控制信号T1、T1'(图1或4A到4B)、第二组控制信号T2、T2'(图1或4A到4B)、第四组控制信号T1a'(图4B)、第五组控制信号T2a'(图4B))从外部控制且产生比其它存储器宏电路更具灵活性的存储器宏电路。在一些实施例中，存储器宏100(图1)、存储器宏400(图4A)或存储器宏400'(图4B)中的下拉单元及负载单元并未如其它存储器宏单元一样直接耦合到存储器宏100(图1)、存储器宏400(图4A)或存储器宏400'(图4B)的内部供应电压VDD或VSS。
图5A是根据一些实施例的图1及4A到4B中可用的存储器宏500的布局图的部分。
存储器宏500包含跟踪位线502、通孔504、跟踪位线引出线506、跟踪单元514的列及跟踪单元516。存储器宏500还包含为了简单起见并未描述的其它布局特征(例如，边缘单元、存储器单元或其它金属层)。
跟踪位线502是第一跟踪位线TRKBL(图1或4A到4B)或第二跟踪位线TRKBL'(图4B)的实施例。跟踪位线引出线506是第一端子130(图1)的实施例。跟踪单元514的列是第一跟踪电路114(图1及4A到4B)或第二跟踪电路414(图4B)的实施例。跟踪单元516是第二组存储器单元122(图1及4A到4B)中的存储器单元114[M1+M2]或第二组存储器单元422(图4B)中的存储器单元414[M1'+M2']的实施例。与图1或4A到4B中的组件相同或相似的组件被给予相同参考数字，且因此省略其详细描述。
跟踪位线502在第一方向Y上延伸且布置在跟踪单元514的列中。跟踪位线502位于金属层M0中。金属层M0位于金属层M1下方。金属层M0将跟踪单元516的栅极端子及漏极端子电连接到其它金属层(例如，金属层M1、金属层M2(未展示)或金属层M3(未展示))或其它跟踪单元(未展示)。跟踪位线502通过通孔504电连接到跟踪位线引出线506。跟踪位线502是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，跟踪位线502包含一或多个导电线部分。
通孔504延伸进出页面且经配置以提供存储器宏500的不同层级上的导电层之间的电连接。通孔504位于在对应接触件(未展示)或着陆垫(未展示)上方或下方的一或多层中。通孔504是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，通孔504包含一或多个导电线部分。
跟踪位线引出线506位于金属层M1上。跟踪位线引出线506位于存储器宏500的布局图的侧部550上。存储器宏500的侧部550是侧150(图1)的实施例。跟踪位线引出线506在基本上垂直于第一方向Y的第二方向X上延伸。在一些实施例中，跟踪位线引出线506的侧表面与侧部550基本上齐平。跟踪位线引出线506是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，跟踪位线引出线506包含一或多个导电线部分。
图5B是根据一些实施例的图1及4A到4B中可用的存储器宏500'的布局图的部分。
存储器宏500'是存储器宏500(图5A)的实施例。存储器宏500'包含跟踪位线502、跟踪位线引出线508、通孔510、跟踪单元514的列及跟踪单元518。存储器宏500'还包含为了简单起见并未描述的其它布局特征(例如，边缘单元、存储器单元或其它金属层)。与图1、4A到4B或5A中的组件相同或相似的组件被给予相同参考数字，且因此省略其详细描述。
跟踪位线引出线508是第二端子132(图1)的实施例。跟踪单元518是第一组存储器单元120(图1及4A到4B)中的存储器单元114[1]或第三组存储器单元420(图4B)的存储器单元414[1]的实施例。
跟踪位线502通过通孔510电连接到跟踪位线引出线508。
金属层M0将跟踪单元518的栅极端子及漏极端子电连接到其它金属层(例如，金属层M1、金属层M2(未展示)或金属层M3(未展示))或其它跟踪单元。
跟踪位线引出线508位于金属层M1上。跟踪位线引出线508位于存储器宏500'的布局图的侧部560上。在一些实施例中，存储器宏500'的布局图的侧部560对应于存储器宏500'的底部部分。
跟踪位线引出线508在第一方向Y上延伸。在一些实施例中，跟踪位线引出线508的侧表面与侧部560基本上齐平。跟踪位线引出线508是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，跟踪位线引出线508包含一或多个导电线部分。
通孔510延伸进出页面且经配置以提供存储器宏500'的不同层级上的导电层之间的电连接。通孔510位于在对应接触件(未展示)或着陆垫(未展示)上方或下方的一或多层中。通孔510是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，通孔510包含一或多个导电线部分。
存储器宏500(图5A)或存储器宏500'(图5B)具有少于其它存储器宏电路的电迁移。举例来说，在一些实施例中，通过将第一预充电电路104或第二预充电电路404耦合到跟踪位线引出线506及跟踪位线引出线508中的每一者，存储器宏500(图5A)或存储器宏500'(图5B)中的跟踪位线具有比其它存储器宏电路中的跟踪位线更少的电迁移。
图6是根据一些实施例的图1及4A到4B中可用的存储器宏600的布局图。
存储器宏600包含跟踪位线502、跟踪单元514的列、电压供应线610、跟踪字线602、金属部分602'、字线604、字线606、通孔608及跟踪单元620。存储器宏600还包含为了简单起见并未描述的其它布局特征(例如，边缘单元、存储器单元的细节或其它金属层)。
跟踪位线502是第一跟踪位线TRKBL(图1或4A到4B)或第二跟踪位线TRKBL'(图4B)的实施例。跟踪单元514的列是第一跟踪电路114(图1及4A到4B)或第二跟踪电路414(图4B)的实施例。跟踪字线602是第一跟踪字线TRKWL(图1或4A到4B)、第一跟踪控制线C1(图1或4A到4B)、第一跟踪控制线C1'(图4A)、第三跟踪控制线C1a'(图4B)、第二跟踪控制线C2(图1或4A到4B)、第一跟踪控制线C2'(图4A)、第四跟踪控制线C2a'(图4B)或第二跟踪字线TRKWL'(图4B)的实施例。字线604是字线WL(图3)的实施例。字线606是字线WL(图3)的实施例。跟踪单元620是第二组存储器单元122(图1及4A到4B)中的存储器单元或第二组存储器单元422(图4B)中的存储器单元的实施例。与图1或4A到4B中的组件相同或相似的组件被给予相同参考数字，且因此省略其详细描述。
跟踪字线602在第二方向X上延伸且介于字线604与字线606之间。跟踪字线602位于金属层M1中。在一些实施例中，跟踪字线602的侧部(例如，邻近于侧部550的部分)对应于跟踪字线引出线。在一些实施例中，跟踪字线602的侧表面与侧部550基本上齐平。金属部分602'在第一方向Y上延伸。金属部分602'位于金属层M0中。金属层M0位于金属层M1下方。金属层602'将跟踪单元620中的一或多个晶体管的栅极端子及漏极端子电连接到其它金属层(例如，金属层M1、金属层M2(未展示)或金属层M3(未展示))、其它跟踪单元或跟踪字线602。跟踪字线引出线602或金属部分602'是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，跟踪字线602或金属部分602'包含一或多个导电线部分。
字线604及字线606在第二方向X上延伸。字线604及字线606位于金属层M1中。字线604或字线606是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，字线604或字线606包含一或多个导电线部分。
通孔608将跟踪字线602电耦合到金属部分602'。通孔608延伸进出页面且经配置以提供存储器宏600的不同层级上的导电层之间的电连接。通孔608位于在对应接触件(未展示)或着陆垫(未展示)上方或下方的一或多层中。通孔608是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，通孔608包含一或多个导电线部分。
电压供应线610在第一方向Y上延伸且布置在跟踪单元514的列中。电压供应线610基本上平行于跟踪位线502。电压供应线610位于金属层M0中。电压供应线610电耦合到第一组存储器单元120或第二组存储器单元122中的每一存储器单元300(图3)内的PMOS晶体管P3及P4的源极端子。电压供应线610是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，电压供应线610包含一或多个导电线部分。电压供应线610经配置以提供第一电压源VDDI的电压。
跟踪单元620通过金属部分602'及通孔608耦合到跟踪字线602，且跟踪单元620通过所述组控制信号(例如，第一组控制信号T1、T1'(图1或4A到4B)、第二组控制信号T2、T2'(图1或4A到4B)、第四组控制信号T1a'(图4B)、第五组控制信号T2a'(图4B))动态地调整，从而产生比其它存储器宏更具灵活性的存储器宏600。在一些实施例中，跟踪单元620是由所述组控制信号(例如，第一组控制信号T1、T1'(图1或4A到4B)、第二组控制信号T2、T2'(图1或4A到4B)、第四组控制信号T1a'(图4B)、第五组控制信号T2a'(图4B))从外部控制的下拉单元或负载单元，从而产生比其它存储器宏更具灵活性的存储器宏600。举例来说，在一些实施例中，跟踪单元620是包含具有并未直接耦合到存储器宏600的内部参考供应电压VSS的栅极的传输门晶体管640的下拉单元，且由所述组控制信号(例如，第一组控制信号T1、T1'(图1或4A到4B)、第二组控制信号T2、T2'(图1或4A到4B)、第四组控制信号T1a'(图4B)、第五组控制信号T2a'(图4B))动态地调整。举例来说，在一些实施例中，跟踪单元620是包含具有并未直接耦合到存储器宏600的内部供应电压VDDI的栅极的传输门晶体管640的负载单元，且由所述组控制信号(例如，第一组控制信号T1、T1'(图1或4A到4B)、第二组控制信号T2、T2'(图1或4A到4B)、第四组控制信号T1a'(图4B)、第五组控制信号T2a'(图4B))动态地调整。
图7是根据一些实施例的操作存储器宏(例如图1、图4A或图4B的存储器宏)的方法的流程图。应理解的是，可在图7中描绘的方法700之前、期间及/或之后执行额外操作，且本文中可仅简要地描述一些其它过程。
在方法700的操作702中，在跟踪字线(例如，跟踪字线TRKWL(图1、4A到4B)或跟踪字线TRKWL'(图4B))上接收第一组控制信号(例如，第三组控制信号TRK_E或第六组控制信号TRK_E'(图1、4A到4B))。在一些实施例中，第一组控制信号(第三组控制信号TRK_E或第六组控制信号TRK_E')对应于跟踪字线信号。
方法700继续进行操作704，其中通过预充电电路(例如，预充电电路104(图1或4A到4B)或第二预充电电路404(图4B))基于第一组控制信号(例如，第三组控制信号TRK_E或第六组控制信号TRK_E'(图1、4A到4B))将跟踪位线(例如，第一跟踪位线TRKBL或第二跟踪位线TRKBL'(图1或4A到4B))充电到预充电电压电平(例如，逻辑高或低)。预充电电路(例如，第一预充电电路104(图1或4A到4B)或第二预充电电路404(图4B))耦合到跟踪位线(例如，第一跟踪位线TRKBL或第二跟踪位线TRKBL'(图1或4A到4B))。在一些实施例中，由预充电电路(例如，第一预充电电路104(图1或4A到4B)或第二预充电电路404(图4B))对跟踪位线(例如，第一跟踪位线TRKBL或第二跟踪位线TRKBL'(图1或4A到4B))的第一节点(例如，节点E1(图1或4A到4B)或节点E1'(图4B))及第二节点(例如，节点E2(图1或4A到4B)或节点E2'(图4B))充电。
方法700继续进行操作706，其中响应于第二组控制信号(例如，第一组控制信号T1、T1'(图1或4A到4B)或第四组控制信号T1a'(图4B))而将第一组存储器单元(例如，第一组存储器单元120(图1或4A到4B)或第三组存储器单元420(图4B))配置为第一组负载单元(例如，存储器单元300(图3))。
方法700继续进行操作708，其中响应于第三组控制信号(例如，第二组控制信号T2、T2'(图1或4A到4B)或第五组控制信号T2a'(图4B))而将第二组存储器单元(例如，第二组存储器单元122(图1或4A到4B)或第四组存储器单元422(图4B))配置为第一组下拉单元(例如，存储器单元300(图3))。跟踪位线(例如，第一跟踪位线TRKBL或第二跟踪位线TRKBL'(图1或4A到4B))耦合到第一组存储器单元(例如，第一组存储器单元120(图1或4A到4B)或第三组存储器单元420(图4B))及第二组存储器单元(例如，第二组存储器单元122(图1或4A到4B)或第四组存储器单元422(图4B))。
方法700继续进行操作710，其中基于第二组控制信号(例如，第一组控制信号T1、T1'(图1或4A到4B)或第四组控制信号T1a'(图4B))的转变而将第一组存储器单元(例如，第一组存储器单元120(图1或4A到4B)或第三组存储器单元420(图4B))的配置从对应于第一组负载单元(例如，存储器单元300(图3))改变为对应于第二组下拉单元(例如，存储器单元300(图3))。在一些实施例中，基于第一组控制信号(例如，第一组控制信号T1、T1'(图1或4A到4B)或第四组控制信号T1a'(图4B))从逻辑低到逻辑高的转变而将第一组存储器单元(例如，第一组存储器单元120(图1或4A到4B)或第三组存储器单元420(图4B))的配置从对应于第一组负载单元调整为对应于第一组下拉单元。
方法700继续进行操作712，其中基于第三组控制信号(例如，第二组控制信号T2、T2'(图1或4A到4B)或第五组控制信号T2a'(图4B))的转变而将第二组存储器单元(例如，第二组存储器单元122(图1或4A到4B)或第四组存储器单元422(图4B))的配置从对应于第一组下拉单元(例如，存储器单元300(图3))改变为对应于第二组负载单元(例如，存储器单元300(图3))。在一些实施例中，基于第二组控制信号(例如，第二组控制信号T2、T2'(图1或4A到4B)或第五组控制信号T2a'(图4B))从逻辑高到逻辑低的转变而将第二组存储器单元(例如，第二组存储器单元122(图1或4A到4B)或第四组存储器单元422(图4B))的配置从对应于第一组下拉单元调整为对应于第一组负载单元。
在一些实施例中，响应于第三组控制信号(例如，第二组控制信号T2、T2'(图1或4A到4B)或第五组控制信号T2a'(图4B))将第二组存储器单元(例如，第二组存储器单元122(图1或4A到4B)或第四组存储器单元422(图4B))配置为所述组下拉单元包括通过第二组存储器单元(例如，第二组存储器单元122(图1或4A到4B)或第四组存储器单元422(图4B))将跟踪位线(例如，第一跟踪位线TRKBL或第二跟踪位线TRKBL'(图1或4A到4B))的电平电压从预充电电平电压(例如，逻辑高)拉向逻辑低电平，第二组存储器单元(例如，第二组存储器单元122(图1或4A到4B)或第四组存储器单元422(图4B))响应于第三组控制信号(例如，第二组控制信号T2、T2'(图1或4A到4B)或第五组控制信号T2a'(图4B))。
图8是根据一些实施例的存储器宏800的电路图。
存储器宏800是存储器宏100(图1)的实施例。与图1的存储器宏100相比，存储器宏800进一步包含第一组边缘单元802、第二组边缘单元804、第三组边缘单元806、一组保持电路808[1],...,808[M](统称为“一组保持电路808”)及一组导电线810[1],...,810[M](统称为“一组导电线810”)，其中M是对应于第一存储器单元阵列116中的行数的整数。与图1或4A到4B中的组件相同或相似的组件被给予相同参考数字，且因此省略其详细描述。
存储器宏800包含具有M+2行及N+2列的阵列，其中N是对应于第一存储器单元阵列116中的列数的整数且M是对应于第一存储器单元阵列116中的行数的整数。存储器宏800的中心部分对应于图1的第一存储器单元阵列116。第一组边缘单元802、第二组边缘单元804、第三组边缘单元806及一组保持电路808经配置以围封图8中的第一存储器单元阵列116。
第一组边缘单元802包含N+2个边缘单元，其中N是对应于第一存储器单元阵列116中的列数的整数。第一组边缘单元802布置在存储器宏800的行0中。行0布置在第二方向X上。第一组边缘单元802包含N+2个边缘单元。边缘单元是沿存储器宏800的边缘定位的存储器单元。在一些实施例中，边缘单元对应于虚设单元。在一些实施例中，边缘单元具有与第一存储器单元阵列116中的存储器单元的结构相同的结构。在一些实施例中，边缘单元对应于存储器宏800的SRAM部分。在一些实施例中，边缘单元包含一或多个单端口(SP)SRAM单元。在一些实施例中，边缘单元包含一或多个双端口(DP)SRAM单元。第一组边缘单元802中的存储器单元的不同类型是在本揭示的预期范围内。
第二组边缘单元804包含N+2个边缘单元，其中N是对应于第一存储器单元阵列116中的列数的整数。第二组边缘单元804布置在存储器宏800的行M+1中，其中M是对应于第一存储器单元阵列116中的行数的整数。行M+1布置在第二方向X上。第二组边缘单元804包含N+2个边缘单元。
第三组边缘单元806包含M个边缘单元，其中M是对应于第一存储器单元阵列116中的行数的整数。第三组边缘单元806布置在存储器宏800的列0中。列0布置在第一方向Y上。第三组边缘单元806包含M个边缘单元。
一组保持电路808包含M个保持电路808[1],...,808[M]，其中M是对应于第一存储器单元阵列116中的行数的整数。一组保持电路808布置在存储器宏800的列N+1中，其中N是对应于第一存储器单元阵列116中的列数的整数。列N+1布置在第一方向Y上。所述组保持电路808中的保持电路的数目对应于第一存储器单元阵列116中的行数。在一些实施例中，一组保持电路808经配置以取代存储器宏800的另一组边缘单元(例如，示为第四组边缘单元1108)。
一组保持电路808是沿存储器宏800的边缘850定位。在一些实施例中，一组保持电路808对应于存储器宏800的SRAM部分中的SRAM单元。在一些实施例中，所述组保持电路808中的每一保持电路具有与第一存储器单元阵列116中的存储器单元的结构相同的结构，但是所述组保持电路808中的每一保持电路配置为保持电路(例如，图9中的保持电路900)。在一些实施例中，所述组保持电路808中的每一保持电路包含配置为保持电路(例如，图9中的保持电路900)的一或多个单端口(SP)SRAM单元。在一些实施例中，所述组保持电路808中的每一保持电路包含配置为保持电路(例如，图9中的保持电路900)的一或多个双端口(DP)SRAM单元。所述组保持电路808中的存储器单元的不同类型是在本揭示的预期范围内。在一些实施例中，所述组保持电路808中的每一保持电路不包含逻辑装置。在一些实施例中，逻辑装置对应于不具有与第一存储器单元阵列116中的SRAM单元的结构相同的结构的装置。
一组保持电路808经配置以接收一组控制信号R_EN。一组保持电路808经配置以响应于所述组控制信号R_EN而导通或关断。
所述组保持电路808中的每一保持电路经配置以接收所述组端子830[1],...,830[M](统称为“一组端子830”)中的对应端子上的所述组控制信号R_EN[1],...,808[M](统称为“一组控制信号R_EN”)中的对应控制信号，其中M是对应于第一存储器单元阵列116中的行数的整数。所述组保持电路808中的每一保持电路是通过所述组导电线810中的对应导电线耦合到第一存储器单元阵列116的存储器单元的对应行。所述组保持电路808中的每一保持电路经配置以由所述组控制信号R_EN中的对应控制信号独立控制。所述组保持电路808中的保持电路的数目可响应于所述组控制信号R_EN而调整。所述组控制信号R_EN中的每一控制信号为逻辑高或低。举例来说，在一些实施例中，控制信号R_EN为逻辑低使得所述组保持电路808导通，从而致使所述组保持电路808在休眠操作模式期间向第一存储器单元阵列116供应第二电压源CVDD(图9中所示)的第二电压值。在一些实施例中，在休眠操作模式期间，第二电压源CVDD的电压值对应于足以正确地维持存储在第一存储器单元阵列116中的数据的最小电压。在一些实施例中，第二电压源CVDD的电压值小于第一电压源VDDI的电压值。在一些实施例中，控制信号R_EN在休眠操作模式期间为逻辑低。举例来说，在一些实施例中，控制信号R_EN为逻辑高使得所述组保持电路808关断且所述组保持电路808并未向第一存储器单元阵列116供应第二电压源CVDD(图9中所示)的第二电压值。在一些实施例中，控制信号R_EN在活动模式期间为逻辑高。在一些实施例中，第一电压源VDDI(图2中所示)经配置以在活动模式期间向第一存储器单元阵列116供应电压。控制信号R_EN的组由外部电路(未示出)产生在存储器宏800外部。在一些实施例中，所述组端子830中的每一端子是沿存储器宏800的边缘定位。在一些实施例中，由外部供应电压VDD(未展示)或外部供应参考电压VSS(未展示)供应控制信号R_EN的组。
一组导电线810在第二方向X上延伸。所述组导电线810中的每一导电线布置在第一存储器单元阵列116的存储器单元的对应行中。一组导电线810耦合到存储器单元200的电压供应节点NODE_l(图2中所示)。所述组导电线810中的每一导电线是通过第一存储器单元阵列116的存储器单元的对应行中的每一存储器单元的对应电压供应节点NODE_1耦合到第一存储器单元阵列116的存储器单元的对应行。在一些实施例中，一组导电线810经配置以向第一存储器单元阵列116提供第二电压源CVDD(图9中所示)的电压值。一组导电线810是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，一组导电线810包含一或多个导电线部分。
图9是根据一些实施例的可在图8中使用的保持电路900的电路图。保持电路900可用作图8的所述组保持电路808中的一或多个保持电路或图11的所述组保持电路1102。
保持电路900是图8的所述组保持电路中的保持电路808[1],...,808[M]或图11的所述组保持电路1102中的保持电路1102[1],...,1102[N]的实施例。与图8或11中的组件相同或相似的组件被给予相同参考数字，且因此省略其详细描述。
保持电路900包括耦合到二极管902的PMOS晶体管P3。
PMOS晶体管P3的源极端子耦合到第二电压源CVDD。PMOS晶体管P3的栅极端子经配置以接收所述组控制信号R_EN中的控制信号EN1。控制信号EN1是图8的所述组控制信号R_EN中的控制信号R_EN[1],...,R_EN[M]或图11的所述组控制信号R_EN中的控制信号R_EN[1],...,R_EN[N]的实施例。PMOS晶体管P3基于控制信号EN1导通或关断。PMOS晶体管P3的漏极端子是通过节点NODE_2耦合到二极管902的阳极端子904。
二极管902具有阳极端子904及阴极端子906。二极管902的第二端子906耦合到所述组导电线810(图8)或1110(图11)中的导电线。阴极端子906对应于节点NODE_3。在一些实施例中，如果控制信号EN1为逻辑低，那么PMOS晶体管P3导通，从而致使节点NODE_3的电压VN1等于第二电压源CVDD的电压电平与二极管902的阈值电压之间的差。在一些实施例中，如果控制信号EN1为逻辑高，那么PMOS晶体管P3关断，从而致使第二电压源VDD与节点NODE_3断开。
图10A是根据一些实施例的可在图9中使用的二极管1000的电路图。
二极管1000是图9的二极管902的实施例。与图8到9或11中的组件相同或相似的组件被给予相同参考数字，且因此省略其详细描述。
二极管1000包括连接PMOS晶体管P4的二极管。PMOS晶体管P4的栅极端子耦合到PMOS晶体管P4的漏极端子以及节点NODE_3。PMOS晶体管P4的源极端子耦合到节点NODE_2。PMOS晶体管P4的源极端子耦合到所述组导电线810(图8)或1110(图11)中的导电线。
图10B是根据一些实施例的可在图9中使用的二极管1000'的电路图。
二极管1000'是图9的二极管902的实施例。二极管1000'是图10A的二极管1000的实施例。与图8到9或11中的组件相同或相似的组件被给予相同参考数字，且因此省略其详细描述。
二极管1000'包括二极管连接的NMOS晶体管N5。NMOS晶体管N5的栅极端子耦合到NMOS晶体管N5的漏极端子以及节点NODE_2。NMOS晶体管N5的源极端子耦合到节点NODE_3。NMOS晶体管N5的源极端子耦合到所述组导电线810(图8)或1110(图11)中的导电线。
图11是根据一些实施例的存储器宏1100的电路图。存储器宏1100是存储器宏100(图1)的实施例。存储器宏1100是存储器宏800(图8)的实施例。与图1、2、4A到4B或8中的组件相同或相似的组件被给予相同参考数字，且因此省略其详细描述。
与图8的存储器宏800相比，存储器宏1100包含一组保持电路1102[1],...,1102[N](统称为“一组保持电路1102”)而非图8的一组保持电路808，其中N是对应于第一存储器单元阵列116中的列数的整数。一组保持电路1102是图8的所述组保持电路808的实施例。与图8的存储器宏800相比，一组保持电路1102取代图8的第一组边缘单元802中的边缘单元802[1],...,802[N]。
一组保持电路1102包含N个保持电路1102[1],...,1102[M]，其中N是对应于图11的第一存储器单元阵列116中的列数的整数。一组保持电路1102布置在存储器宏1100的行0中。一组保持电路1102在第二方向X上延伸。所述组保持电路1102中的保持电路的数目对应于图11的第一存储器单元阵列116中的列数。在一些实施例中，一组保持电路1102经配置以取代另一组边缘单元(例如，示为存储器宏800中的边缘单元802[1],...,802[N])。
一组保持电路1102是沿存储器宏1100的边缘定位。所述组保持电路1102中的每一保持电路经配置以接收所述组端子1130[1],...,1130[M](统称为“一组端子1130”)中的对应端子上的所述组控制信号R_EN”中的对应控制信号，其中N是对应于图11的第一存储器单元阵列116中的列数的整数。一组端子1130是图8的所述组端子830的实施例。所述组保持电路1102中的每一保持电路是通过所述组导电线1110[1],...,1110[N](统称为“一组导电线1110”)中的对应导电线耦合到第一存储器单元阵列116的存储器单元的对应列。在一些实施例中，所述组端子1130中的每一端子是沿存储器宏1100的边缘定位。
与图8的存储器宏800相比，存储器宏1100包含取代图8的一组保持电路808的第四组边缘单元1108。第四组边缘单元1108是图8的第三组边缘单元806的实施例。第四组边缘单元1108包含M个边缘单元，其中M是对应于第一存储器单元阵列116中的行数的整数。第四组边缘单元1108布置在存储器宏1100的列N+1中。列0布置在第一方向Y上。第四组边缘单元1108包含M个边缘单元。第一组边缘单元802、第二组边缘单元804、第四组边缘单元1108及一组保持电路1102经配置以围封图11中的第一存储器单元阵列116。
与图8的存储器宏800相比，存储器宏1100包含一组导电线1110而非图8的一组导电线810。一组导电线1110是图8的一组导电线810的实施例。与图8的存储器宏800相比，一组导电线1110在第一方向Y上延伸。所述组导电线1110中的每一导电线布置在第一存储器单元阵列116的存储器单元的对应列中。一组导电线1110耦合到存储器单元200的电压供应节点NODE_l(图2中所示)。所述组导电线1110中的每一导电线是通过图11的第一存储器单元阵列116的存储器单元的对应列中的每一存储器单元的对应电压供应节点NODE_1耦合到第一存储器单元阵列116的存储器单元的对应列。在一些实施例中，一组导电线1110经配置以向第一存储器单元阵列116提供第二电压源CVDD(图9中所示)的电压值。
通过将存储器宏800(图8)或存储器宏1100(图11)中的存储器单元的列或行配置为一组保持电路(例如，一组保持电路808或1102)，存储器宏800或1100比其它存储器宏电路更精确地跟踪位单元保持泄漏。举例来说，存储器宏800的一组保持电路808或存储器宏1100的一组保持电路1102是利用与用于制造存储器宏800或1100中的存储器单元的工艺相同的工艺来制造，且因此一组保持电路808或1102比并非利用相同工艺的外部逻辑电路能够更好地跟踪存储器宏800或1100中的存储器单元。举例来说，在一些实施例中，通过使用配置为保持电路(例如，一组保持电路808或1102)的SRAM单元，存储器宏800(图8)或存储器宏1100(图11)比其它存储器宏电路更精确地跟踪位单元保持泄漏。举例来说，在一些实施例中，通过用一组保持电路(例如，一组保持电路808或1102)取代一组边缘单元(例如，一组边缘单元802或1108)，存储器宏800(图8)或存储器宏1100(图11)比其它存储器宏电路更精确地跟踪位单元保持泄漏。存储器宏800(图8)或存储器宏1100(图11)中的保持电路(例如，一组保持电路808或1102)的数目动态地调整且产生比其它存储器宏电路更具灵活性的存储器宏电路(例如，存储器宏800或存储器宏1100)。
图12是根据一些实施例的图8及11中可用的存储器宏1200的布局图的部分。
存储器宏1200包含第一存储器单元阵列116、晶体管1202、晶体管1202'、二极管1204、二极管1204'、第一导电线1210、第二导电线1212及通孔1214。存储器宏1200还包含为了简单起见并未描述的其它布局特征(例如，边缘单元、存储器单元或其它金属层)。
晶体管1202或晶体管1202'是PMOS晶体管P3(图9)的实施例。二极管1204或二极管1204'是二极管902(图9)或二极管1000(图10A)的实施例。列1220是列N+1(图8)的实施例。与图1、2、4A到4B或8中的组件相同或相似的组件被给予相同参考数字，且因此省略其详细描述。
晶体管1202及二极管1204对应于图8的一组保持电路808中的保持电路。晶体管1202'及二极管1204'对应于图8的所述组保持电路808中的保持电路。晶体管1202或晶体管1202'经配置以接收路径1及路径2A、2B上的控制信号R_EN。在一些实施例中，晶体管1202或1202'是具有4个鳍或2个鳍的FinFET装置。在一些实施例中，二极管1204或1204'是具有2个鳍或1个鳍的FinFET装置。第一导电线1210是所述组导电线810(图8)中的导电线的实施例的部分。第二导电线1212是所述组导电线810(图8)中的导电线的实施例的部分。
第一导电线1210在第一方向Y上延伸且布置在存储器宏1200的列中。第一导电线1210位于金属层M0中。金属层M0位于金属层M1下方。金属层M0将二极管902或902'的源极端子电连接到其它金属层(例如，金属层M1、金属层M2(未展示)或金属层M3(未展示))。第一导电线1210通过通孔1214电连接到第二导电线1212。第一导电线1210是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，第一导电线1210包含一或多个导电线部分。
第二导电线1212位于金属层M1上。第二导电线1212在基本上垂直于第一方向Y的第二方向X上延伸。第二导电线1212是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，第二导电线1212包含一或多个导电线部分。
通孔1214延伸进出页面且经配置以提供存储器宏1200的不同层级上的导电层之间的电连接。通孔1214位于在对应接触件(未展示)或着陆垫(未展示)上方或下方的一或多层中。通孔1214是包含铜、铝、镍、钛、钨的导电材料或另一种合适的导电材料。在一些实施例中，通孔1214包含一或多个导电线部分。
晶体管1202、1202'及二极管1204、1204'位于列1220中。晶体管1202、1202'及二极管1204、1204'是沿存储器宏1200的边缘850定位。通过将存储器宏1200(图12)中的存储器单元的列1220配置为一组保持电路(例如，晶体管1202、1202'及二极管1204、1204')，存储器宏1200比其它存储器宏电路更精确地跟踪位单元保持泄漏。举例来说，存储器宏1202的晶体管1202、1202'及二极管1204、1204'是利用与用于制造存储器宏1200中的第一存储器单元阵列116中的存储器单元的工艺相同的工艺来制造，且因此晶体管1202、1202'及二极管1204、1204'比并非利用相同工艺的外部逻辑电路能够更好地跟踪存储器宏1200中的存储器单元。
图13是根据一些实施例的操作存储器宏(例如图8或图11的存储器宏)的方法的流程图。应理解的是，可在图13中描绘的方法1300之前、期间及/或之后执行额外操作，且本文中可仅简要地描述一些其它过程。
在方法1300的操作1302中，存储器宏(例如，存储器宏800(图8)或存储器宏1100(图11))的第一输入端子(例如，端子830(图8)或端子1130(图11))接收第一信号(例如，所述组控制信号R_EN(图8或图11)中的控制信号或控制信号EN1(图9))，其指示存储器宏(例如，存储器宏800(图8)或存储器宏1100(图11))的一组存储器单元(例如，第一存储器单元阵列116中的单元的行或列)的操作模式(例如，休眠模式或活动模式)。
方法1300继续进行操作1304，其中将所述组存储器单元(例如，第一存储器单元阵列116中的单元的行或列)的操作模式(例如，休眠模式或活动模式)从第一模式(例如，休眠模式或活动模式)改变为第二模式(例如，活动模式或休眠模式)。在一些实施例中，操作1304包含操作1306及操作1308。
方法1300继续进行操作1306，其中基于第一信号(例如，所述组控制信号R_EN(图8或图11)中的控制信号或控制信号EN1(图9))导通或关断保持电路(例如，保持电路808(图8)或保持电路1102(图11))。
方法1300继续进行操作1308，其中调整供应到所述组存储器单元(例如，第一存储器单元阵列116的单元的行或列)的电压(例如，第一电压源VDDI(图2)或第二电压源CVDD(图9))的电压。在一些实施例中，操作1308包括调整由第一电压源(第一电压源VDDI(图2))供应到所述组存储器单元(例如，第一存储器单元阵列116的单元的行或列)的第一电压值及调整由第二电压源(第二电压源CVDD(图9))供应到所述组存储器单元(例如，第一存储器单元阵列116的单元的行或列)的第二电压值(例如，电压VN1(图9))，第一电压值不同于第二电压值。
保持电路(例如，保持电路808(图8)或保持电路1102(图11))是存储器宏(例如，存储器宏800(图8)或存储器宏1100(图11))的部分。保持电路(例如，保持电路808(图8)或保持电路1102(图11))是通过导电线(例如，导电线810(图8)或导电线1110(图11))耦合到所述组存储器单元(例如，第一存储器单元阵列116的单元的行或列)，且以下配置中的至少一者：(a)所述组存储器单元(例如，第一存储器单元阵列116中的单元)及保持电路(例如，保持电路1102(图11))布置在存储器宏(例如，存储器宏1100(图11))的列中；或(b)所述组存储器单元(例如，第一存储器单元阵列116中的单元)及保持电路(例如，保持电路808(图8))布置在存储器宏(例如，存储器宏800(图8))的行中。
图14是根据一些实施例的导通或关断存储器宏(例如图8或图11的存储器宏)的保持电路的方法的流程图。应理解的是，可在图14中描绘的方法1400之前、期间及/或之后执行额外操作，且本文中可仅简要地描述一些其它过程。方法1400是图13的操作1306的实施例。
在方法1400的操作1402中，基于第一信号(例如，所述组控制信号R_EN(图8或图11)中的控制信号或控制信号EN1(图9))从第一逻辑电平到第二逻辑电平的转变导通或关断开关(例如，PMOS晶体管P3(图9))。
方法1400继续进行操作1404，其中基于第一信号(例如，所述组控制信号R_EN(图8或图11)中的控制信号)从第一逻辑电平到第二逻辑电平的转变导通或关断二极管(例如，二极管902(图9)、二极管1000(图10A)或二极管1000'(图10B))。
方法1400继续进行操作1406，其中通过导电线(例如，导电线810(图8)或导电线1110(图11))向所述组存储器单元(例如，第一存储器单元阵列116中的单元的行或列)的电压供应节点(例如，电压供应节点NODE_1(图2))供应电压源(例如，第二电压源CVDD(图9))的电压值(例如，电压VN1(图9))。开关(例如，PMOS晶体管P3(图9))及二极管(例如，二极管902(图9))、二极管1000(图10A)或二极管1000'(图10B)是保持电路(例如，保持电路808(图8)或保持电路1102(图11))的部分。
本描述的一个方面涉及一种存储器宏。所述存储器宏包含：第一存储器单元阵列；第一跟踪电路；及第一预充电电路。所述第一跟踪电路包含：第一组存储器单元，其响应于第一组控制信号而配置为第一组负载单元；第二组存储器单元，其响应于第二组控制信号而配置为第一组下拉单元；及第一跟踪位线，其耦合到所述第一组存储器单元及所述第二组存储器单元。所述第一组下拉单元及所述第一组负载单元经配置以跟踪所述第一存储器单元阵列的存储器单元。所述第一预充电电路耦合到所述第一跟踪位线。所述第一预充电电路经配置以响应于第三组控制信号而将所述第一跟踪位线充电到预充电电压电平。
本描述的另一方面涉及一种操作存储器宏的方法。所述方法包括由预充电电路基于第一组控制信号将跟踪位线充电到预充电电压电平。所述预充电电路耦合到所述跟踪位线。所述方法进一步包括：响应于第二组控制信号将第一组存储器单元配置为第一组负载单元；及响应于第三组控制信号将第二组存储器单元配置为第一组下拉单元。所述跟踪位线耦合到所述第一组存储器单元及所述第二组存储器单元。
本描述的又一方面涉及一种存储器宏。所述存储器宏包含：第一组存储器单元；第二组存储器单元；第三组存储器单元；一组保持电路；及一组导电线。所述第一组存储器单元布置在列及行中。存储器单元的列布置在第一方向上。存储器单元的行布置在不同于第一方向的第二方向上。第一组存储器单元中的每一存储器单元包括经配置以接收第一电压源的第一电压值或第二电压源的第二电压值的电压供应节点，第一电压值不同于第二电压值。第二组存储器单元布置在第一行中。第一行布置在第二方向上。第三组存储器单元布置在第一列中。第一列布置在第一方向上。所述组保持电路经配置以在休眠操作模式期间向第一组存储器单元供应第二电压源的第二电压值。所述组保持电路响应于一组控制信号。所述组导电线耦合到所述组保持电路及第一组存储器单元中的每一存储器单元的电压供应节点。所述存储器宏具有以下配置中的至少一者：(a)所述组保持电路布置在第二列中且所述组导电线在第二方向上延伸；或(b)所述组保持电路布置在第二行中且所述组导电线在第一方向上延伸。第二行布置在第二方向上。第二列布置在第一方向上。
本描述的再一方面涉及一种操作存储器宏的方法。所述方法包含：由存储器宏的第一输入端子接收指示存储器宏的一组存储器单元的操作模式的第一信号；及将所述组存储器单元的操作模式从第一模式改变为第二模式。将所述组存储器单元的操作模式从第一模式改变为第二模式包括：基于第一信号导通或关断保持电路；及调整供应到所述组存储器单元的电压。保持电路是存储器宏的部分。保持电路是通过导电线耦合到所述组存储器单元。所述存储器宏具有以下配置中的至少一者：所述组存储器单元及保持电路布置在存储器宏的列中；或所述组存储器单元及保持电路布置在存储器宏的行中。
已描述若干实施例。然而，将了解，在不脱离本揭示的精神及范围的情况下可作出各种修改。举例来说，示为特定掺杂剂类型的各种晶体管(例如，N型或P型金属氧化物半导体(NMOS或PMOS))是为了说明目的。本揭示的实施例不限于特定类型。选择特定晶体管的不同掺杂剂类型是在各个实施例的范围内。在以上描述中使用的各种信号的低或高逻辑值也是为了说明。各个实施例不限于激活及/或解除激活信号时的特定逻辑值。选择不同逻辑值是在各个实施例的范围内。在各个实施例中，晶体管用作开关。代替晶体管使用的开关电路是在各个实施例的范围内。在各个实施例中，晶体管的源极可配置为漏极，且漏极可配置为源极。因而，术语源极及漏极可互换使用。各种信号是由对应电路产生，但是为了简单起见，未展示所述电路。
为了说明，各个图式展示使用离散电容器的电容电路。可使用等效电路。举例来说，可代替离散电容器使用电容装置、电路或网络(例如，电容器、电容元件、装置、电路等的组合)。以上说明包含示范性步骤，但是步骤不一定按所示顺序执行。根据所揭示实施例的精神及范围，可酌情添加、替换步骤、改变顺序及/或消除步骤。
前文概述了若干实施例的特征使得所属领域的技术人员可更好地理解本揭示的方面。所属领域的技术人员应明白的是：他们可容易地使用本揭示作为用于设计或修改其它方法及结构的基础以用于实行相同目的及/或实现本文介绍的实施例的相同优点。所属领域的技术人员还认识到，此类等效结构并未脱离本揭示的精神及范围，且在不脱离本揭示的精神及范围的情况下，他们可在本文中做出各种改变、替代及更改。

Claims (17)

1.一种存储器宏，其包括：
第一存储器单元阵列；
第一跟踪电路，其包括：
第一组存储器单元，其响应于第一组控制信号而配置为第一组负载单元；
第二组存储器单元，其响应于第二组控制信号而配置为第一组下拉单元，所述第一组下拉单元及所述第一组负载单元经配置以跟踪所述第一存储器单元阵列的存储器单元；及
第一跟踪位线，其耦合到所述第一组存储器单元及所述第二组存储器单元；及
第一预充电电路，其耦合到所述第一跟踪位线，所述第一预充电电路经配置以响应于第三组控制信号而将所述第一跟踪位线充电到预充电电压电平；其中
配置为所述第一组负载单元的所述第一组存储器单元基于所述第一组控制信号的转变而经调整以配置为第二组下拉单元，或者，配置为所述第一组下拉单元的所述第二组存储器单元基于所述第二组控制信号的转变而经调整以配置为第二组负载单元。
2.根据权利要求1所述的存储器宏，其中
所述第一组负载单元中的单元的数目可响应于所述第一组控制信号而调整；及
所述第一组下拉单元中的单元的数目可响应于所述第二组控制信号而调整。
3.根据权利要求1所述的存储器宏，其中
所述第一组存储器单元及所述第二组存储器单元是沿所述存储器宏的侧定位；
所述第一组存储器单元及所述第二组存储器单元位于所述存储器宏的相同列中；或
所述第一组控制信号或所述第二组控制信号产生于所述存储器宏外部。
4.根据权利要求1所述的存储器宏，其中所述第一预充电电路包括：
第一晶体管，其耦合到所述第一跟踪位线的第一侧；及
第二晶体管，其耦合到所述第一跟踪位线的第二侧，所述第二侧是与所述第一侧相对的所述第一跟踪位线的侧。
5.根据权利要求1所述的存储器宏，其进一步包括：
所述第一跟踪位线的第一端子，其沿所述存储器宏的侧定位；及
所述第一跟踪位线的第二端子，其沿所述存储器宏的另一侧定位。
6.根据权利要求1所述的存储器宏，其中
所述第三组控制信号是所述第二组控制信号。
7.根据权利要求1所述的存储器宏，其进一步包括：
第二存储器单元阵列；
第二跟踪电路，其包括：
第三组存储器单元，其响应于第四组控制信号而配置为第二组负载单元；
第四组存储器单元，其响应于第五组控制信号而配置为第二组下拉单元，所述第二组下拉单元及所述第二组负载单元经配置以跟踪所述第二存储器单元阵列的存储器单元；及
第二跟踪位线，其耦合到所述第三组存储器单元及所述第四组存储器单元；及
第二预充电电路，其耦合到所述第二跟踪位线，所述第二预充电电路经配置以响应于第六组控制信号而将所述第二跟踪位线充电到所述预充电电压电平。
8.根据权利要求7所述的存储器宏，其中
所述第一存储器单元阵列对应于第一存储器组：
所述第二存储器单元阵列对应于第二存储器组；
所述第一存储器组或所述第二存储器组中的一者经配置以在某个时间被存取。
9.一种操作存储器宏的方法，所述方法包括：
由预充电电路基于第一组控制信号将跟踪位线充电到预充电电压电平，所述预充电电路耦合到所述跟踪位线；
响应于第二组控制信号而将第一组存储器单元配置为第一组负载单元；
响应于第三组控制信号而将第二组存储器单元配置为第一组下拉单元，
所述跟踪位线耦合到所述第一组存储器单元及所述第二组存储器单元；及
基于所述第二组控制信号的转变将所述第一组存储器单元的所述配置从对应于所述第一组负载单元改变为对应于第二组下拉单元，或者，基于所述第三组控制信号的转变将所述第二组存储器单元的所述配置从对应于所述第一组下拉单元改变为对应于第二组负载单元。
10.根据权利要求9所述的方法，其中响应于所述第三组控制信号而将所述第二组存储器单元配置为所述第一组下拉单元包括：
由所述第二组存储器单元将所述跟踪位线的电压电平从所述预充电电压电平拉向逻辑低电平。
11.一种存储器宏，其包括：
第一存储器单元阵列；
第一跟踪电路，其包括：
第一组存储器单元，其响应于第一组控制信号而配置为第一组负载单元，包括：
第一晶体管，其包括：
所述第一晶体管的第一端子，其耦合到第一控制线且经配置以接收所述第一组控制线的信号；
所述第一晶体管的第二端子，其耦合到所述第一跟踪位线，及
所述第一晶体管的第三端子，其耦合到第一节点；及
第二晶体管，其包括：
所述第二晶体管的第一端子，其耦合到第一供应电压，及
所述第二晶体管的第二端子，其耦合到所述第一节点及所述第一晶体管的所述第三端子，及
所述第二晶体管的第三端子，其耦合到所述第一供应电压或第二供应电压；
第二组存储器单元，其响应于第二组控制信号而配置为第一组下拉单元，所述第一组下拉单元及所述第一组负载单元经配置以跟踪所述第一存储器单元阵列的存储器单元，及
第一跟踪位线，其耦合到所述第一组存储器单元及所述第二组存储器单元，所述第一跟踪位线具有第一端及第二端；
第一跟踪字线，其经配置以接收第三组控制信号；及
第一预充电电路，其耦合到所述第一跟踪字线、所述第一跟踪位线的所述第一端及所述第一跟踪位线的所述第二端，所述第一预充电电路经配置以响应于所述第三组控制信号而将所述第一跟踪位线充电到预充电电压电平。
12.根据权利要求11所述的存储器宏，其中所述第二组存储器单元中的单元包括：
第三晶体管，其包括：
所述第三晶体管的第一端子，其耦合到第二控制线且经配置以接收所述第二组控制线的信号；
所述第三晶体管的第二端子，其耦合到所述第一跟踪位线，及
所述第三晶体管的第三端子，其耦合到第一节点；及
第四晶体管，其包括：
所述第四晶体管的第一端子，其耦合到第一供应电压，及
所述第四晶体管的第二端子，其耦合到所述第一节点及所述第三晶体管的所述第三端子，及
所述第四晶体管的第三端子，其耦合到所述第一供应电压或第二供应电压。
13.根据权利要求11所述的存储器宏，其进一步包括：
第二存储器单元阵列；
第二跟踪电路，其包括：
第三组存储器单元，其响应于第四组控制信号而配置为第二组负载单元；
第四组存储器单元，其响应于第五组控制信号而配置为第二组下拉单元，所述第二组下拉单元及所述第二组负载单元经配置以跟踪所述第二存储器单元阵列的存储器单元；及
第二跟踪位线，其耦合到所述第三组存储器单元及所述第四组存储器单元，所述第二跟踪位线具有第一端及第二端；及
第二跟踪字线，其经配置以接收第六组控制信号；及
第二预充电电路，其耦合到所述第二跟踪字线、所述第二跟踪位线的所述第一端及所述第二跟踪位线的所述第二端，所述第二预充电电路经配置以响应于所述第六组控制信号而将所述第二跟踪位线充电到所述预充电电压电平。
14.根据权利要求13所述的存储器宏，其进一步包括：
第一控制线，其耦合在所述第二组存储器单元与所述第一跟踪字线之间，所述第二组控制信号是在所述第一控制线上接收，且所述第二组控制信号是所述第三组控制信号，及
第二控制线，其耦合在所述第四组存储器单元与所述第二跟踪字线之间，所述第五组控制信号是在所述第二控制线上接收，且所述第五组控制信号是所述第六组控制信号。
15.根据权利要求13所述的存储器宏，其中
所述第一组控制信号、所述第二组控制信号、所述第四组控制信号或所述第五组控制信号是产生于所述存储器宏外部。
16.根据权利要求13所述的存储器宏，其中
所述第一组存储器单元及所述第二组存储器单元位于所述存储器宏的第一列中；及
所述第三组存储器单元及所述第四组存储器单元位于所述存储器宏的第二列中。
17.根据权利要求13所述的存储器宏，其中
所述第一组存储器单元及所述第二组存储器单元是沿所述存储器宏的第一侧定位；及
所述第三组存储器单元及所述第四组存储器单元是沿所述存储器宏的第二侧定位。
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