DE102021107795A1 - Speichermakro mit silizium-durchkontaktierung - Google Patents

Speichermakro mit silizium-durchkontaktierung Download PDF

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Hidehiro Fujiwara
Tze-Chiang HUANG
Hong-Chen Cheng
Yen-Huei Chen
Hung-jen Liao
Jonathan Tsung-Yung Chang
Yun-Han Lee
Lee-Chung Lu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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TSMC Nanjing Co Ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Speichermakrostruktur umfasst ein erstes Speicher-Array, ein zweites Speicher-Array, eine Zellenaktivierungsschaltung, die mit dem ersten und dem zweiten Speicher-Array gekoppelt ist und zwischen dem ersten und dem zweiten Speicher-Array angeordnet ist, eine Steuerschaltung, die mit der Zellenaktivierungsschaltung gekoppelt ist und neben dieser angeordnet ist, und eine Silizium-Durchkontaktierung (TSV), die sich durch die Zellenaktivierungsschaltung oder durch die Steuerschaltung erstreckt.

Description

  • HINTERGRUND
  • Der Trend zur Miniaturisierung integrierter Schaltungen (ICs) hat zu immer kleineren Vorrichtungen geführt, die weniger Energie verbrauchen, aber mehr Funktionalität bei höheren Geschwindigkeiten als bei früheren Technologien liefern. Eine solche Miniaturisierung wurde durch Design- und Herstellungsinnovationen im Zusammenhang mit immer strengeren Spezifikationen erreicht.
  • IC-Gehäuse werden häufig für Anwendungen verwendet, bei denen die Leistung zwischen einem oder mehreren IC-Dies verteilt wird. Bei einigen Fällen sind Dies in dreidimensionalen (3D) Anordnungen gestapelt, wobei die Leistungsverteilung von Silizium-Durchkontaktierungen (Through Silicon Vias, TSVs) in einem oder mehreren der gestapelten IC-Dies abhängt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1A und 1B sind Diagramme einer Speichermakrostruktur gemäß einigen Ausführungsformen.
    • 2 ist ein Diagramm einer Speichermakrostruktur gemäß einigen Ausführungsformen.
    • 3A-3C sind Diagramme von Abschnitten von Speichermakrostrukturen gemäß einigen Ausführungsformen.
    • 4 ist ein Diagramm eines IC-Gehäuses gemäß einigen Ausführungsformen.
    • 5 ist ein Flussdiagramm eines Verfahrens zum Betreiben eines IC-Gehäuses gemäß einigen Ausführungsformen.
    • 6 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer Speichermakrostruktur gemäß einigen Ausführungsformen.
    • 7 ist ein Flussdiagramm eines Verfahrens zum Erzeugen eines IC-Layoutdiagramms gemäß einigen Ausführungsformen.
    • 8A-8C sind IC-Layoutdiagramme gemäß einigen Ausführungsformen.
    • 9 ist ein Blockdiagramm eines IC-Layoutsdiagramm-Erzeugungssystems gemäß einigen Ausführungsformen.
    • 10 ist ein Blockdiagramm eines IC-Herstellungssystems und eines zugehörigen IC-Herstellungsablaufs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Konkrete Beispiele für Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Andere Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen werden in Betracht gezogen. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Bei verschiedenen Ausführungsformen umfasst eine Speichermakrostruktur eine TSV, die sich durch das Speichermakro und die Vorderseite und die Rückseite eines Speicher-Dies überspannt, das das Speichermakro umfasst. Eine Leistungsverteilungsstruktur eines IC-Gehäuses, das das Speicher-Die umfasst, das zwischen einem Logik-Die und einem Substrat angeordnet ist, kann daher TSVs umfassen, die sich zwischen Speichermakros und durch diese hindurch erstrecken. Im Vergleich zu Ansätzen, die keine sich durch ein Speichermakro erstreckende TSV umfassen, wird die TSV-Dichte erhöht, sodass der Widerstand und der Leistungsverlust in der Leistungsverteilungsstruktur für eine bestimmte Speichermakrogröße verringert werden.
  • 1A und 1B sind Diagramme einer Speichermakrostruktur 100 gemäß einigen Ausführungsformen. 1A zeigt eine Draufsicht einschließlich X- und Y-Richtungen und 1B zeigt eine Querschnittsansicht entlang einer Ebene A-A' einschließlich der X- und einer Z-Richtung.
  • Die Speichermakrostruktur 100 umfasst mehrere Instanzen der Speichermakros 100M und TSVs 100T; jede Instanz der TSV 100T überspannt sowohl eine Vorderseite FS als auch eine Rückseite BS eines IC-Dies 100D, das in einigen Ausführungsformen auch als Speicher-Die 100D bezeichnet wird. Bei der in 1A und 1B gezeigten Ausführungsform umfasst jede Instanz des Speichermakros 100M zwei Instanzen der TSV 100T, die sich durch eine Instanz des Speichermakros 100M erstrecken und elektrisch davon isoliert sind, wie nachstehend erörtert. Die Speichermakrostruktur 100M und das IC-Die 100D können als Komponenten eines IC-Gehäuses verwendet werden, zum Beispiel des IC-Gehäuses 400, das nachstehend unter Bezugnahme auf 4 erörtert wird.
  • Die Anzahl, Position und relativen Größen der Speichermakros 100M und TSVs 100T, die in 1A und 1B gezeigt sind, sind nicht einschränkende Beispiele, die zu Veranschaulichungszwecken bereitgestellt werden. Bei verschiedenen Ausführungsformen umfasst die Speichermakrostruktur 100 die Speichermakros 100M und TSV 100T mit einer Anzahl, Position und/oder relativen Größe, die sich von der Anzahl, Position und/oder relativen Größe unterscheiden, die in 1A und 1B gezeigt sind.
  • Ein Speichermakro, wie beispielsweise das Speichermakro 100M, ist eine Speicherschaltung, die mindestens ein Speicherzellen-Array, das eingerichtet ist zum Speichern von Daten, und eine oder mehrere Schaltungen, die eingerichtet sind zum Steuern von Dateneingabe-/-ausgabeoperationen und Speicheroperationen, umfasst (Details sind nicht in 1A und 1B gezeigt). Bei einigen Ausführungsformen umfassen die Speicherzellen des Speichermakros 100M Zellen eines statischen Direktzugriffsspeichers (SRAM). Bei verschiedenen Ausführungsformen umfassen SRAM-Zellen SRAM-Zellen mit fünf Transistoren (5T), SRAM-Zellen mit sechs Transistoren (6T), SRAM-Zellen mit acht Transistoren (8T), SRAM-Zellen mit neun Transistoren (9T) oder SRAM-Zellen mit einer anderen Anzahl von Transistoren. Bei verschiedenen Ausführungsformen umfassen die Speicherzellen des Speichermakros 100M dynamische Direktzugriffsspeicher(DRAM)-Zellen, Nur-Lese-Speicher(ROM)-Zellen, nichtflüchtige Speicher(NVM)-Zellen oder andere Speicherzellentypen, die in der Lage sind, Daten zu speichern.
  • Eine TSV, wie beispielsweise die TSV 100T, ist eine leitfähige Struktur, die sich über die Vorderseite und die Rückseite eines IC-Dies, etwa die Vorderseite FS und die Rückseite BS des IC-Dies 100D erstreckt und daher eingerichtet ist, einen niederohmigen Pfad durch den IC-Die bereitzustellen. Eine TSV umfasst ein oder mehrere leitfähige Materialien wie Kupfer, Aluminium, Wolfram, Titan und/oder andere Materialien, die geeignet sind, einen niederohmigen Pfad zwischen der Vorderseite und der Rückseite des IC-Dies bereitzustellen. Indem sie so eingerichtet ist, dass sie einen niederohmigen Pfad durch einen IC-Die bereitstellt, kann eine TSV in eine Leistungsverteilungsstruktur eines IC-Gehäuses einbezogen werden, wie beispielsweise die Leistungsverteilungsstruktur 400PDS des IC-Gehäuses 400, die nachstehend mit Bezug auf 4 erörtert wird.
  • Eine Instanz des Speichermakros 100M, das ein oder mehrere Instanzen der TSV 100T umfasst, die sich durch das Speichermakro 100M erstrecken, wird auch als Speichermakrostruktur 100M bezeichnet. Bei einigen Ausführungsformen umfassen ein oder mehrere Instanzen der Speichermakrostruktur 100M die Speichermakrostruktur 200, die nachstehend mit Bezug auf 2 bis 3C erörtert wird.
  • Bei der in 1A und 1B gezeigten Ausführungsform umfasst jede Instanz des Speichermakros 100M zwei Instanzen der TSV 100T, die sich durch die Instanz des Speichermakros 100M erstrecken und elektrisch davon isoliert sind. Bei verschiedenen Ausführungsformen umfasst eine bestimmte Instanz des Speichermakros 100M null, eine oder mehr als zwei Instanzen der TSV 100T, die sich durch die Instanz des Speichermakros 100M erstrecken und von dieser elektrisch isoliert sind.
  • Bei der in 1A und 1B gezeigten Ausführungsform umfasst die Speichermakrostruktur 100, die bei einigen Ausführungsformen auch als Speicher-Die-Struktur 100 bezeichnet wird, jedes der Speichermakros 100M und TSVs 100T, die in Reihen entlang der X-Richtung angeordnet sind. Die Reihen der TSVs 100T befinden sich innerhalb der Speichermakros 100M der Reihen von Speichermakros 100M und zwischen nebeneinander liegenden Reihen der Speichermakros 100M. Die TSVs 100T sind in der Y-Richtung in den Speichermakros 100M zentriert, sodass die TSVs 100T einen Abstand P1 in der Y-Richtung aufweisen. Somit ist ein Abstand P2 in der Y-Richtung der Speichermakros 100M doppelt so groß wie der Abstand P1.
  • Für eine bestimmte Größe des Speichermakros 100M umfasst die Speichermakrostruktur 100 die TSVs 100T mit einer Dichte, die größer ist als jene in Ansätzen, die TSVs nicht umfassen, die sich durch das Speichermakro erstrecken, indem die TSVs 100T den Abstand P1 halb so groß wie der Abstand P2 aufweisen. Bei einigen Ausführungsformen umfasst die Speichermakrostruktur 100 TSVs 100T, die ansonsten so angeordnet sind, dass sie mindestens eine TSV 100T umfassen, die sich durch mindestens ein Speichermakro 100M erstreckt und elektrisch davon isoliert ist, sodass eine Dichte der TSVs 100T größer ist als Dichten in Ansätzen, die keine sich durch das Speichermakro erstreckenden TSVs umfassen.
  • Bei verschiedenen Ausführungsformen umfasst die Speichermakrostruktur 100 TSVs 100T, die außerhalb des Zentrums in der Y-Richtung in den Speichermakros 100M und/oder zwischen nebeneinander liegenden Spalten der Speichermakros 100M anstelle von und/oder zusätzlich zu zwischen nebeneinander liegenden Reihen der Speichermakros 100M angeordnet sind. Bei verschiedenen Ausführungsformen umfasst die Speichermakrostruktur 100 eine Teilmenge von Speichermakros 100M, zum Beispiel abwechselnde Reihen und/oder Spalten, wobei eine erste Teilmenge eine oder mehrere TSVs 100V umfasst und eine zweite Teilmenge die eine oder die mehreren TSVs 100T nicht umfasst.
  • Durch Umfassen wenigstens einer TSV 100T, die sich durch wenigstens ein Speichermakro 100M erstreckt und elektrisch davon isoliert ist, sodass eine Dichte der TSVs 100T größer ist als Dichten in Ansätzen, die keine TSVs umfassen, die sich durch Speichermakros erstrecken, kann das IC-Die 100D, das wenigstens ein Speichermakro 100M umfasst, in ein IC-Gehäuse wie etwa das IC-Gehäuse 400, das nachstehend unter Bezugnahme auf 4 erörtert wird, umfasst werden, wobei für eine bestimmte Speichermakrogröße der Widerstand und die Leistungsverluste in der Leistungsverteilungsstruktur verringert werden.
  • 2 ist ein Diagramm einer Speichermakrostruktur 200 gemäß einigen Ausführungsformen. Die Speichermakrostruktur 200 kann als eine oder mehrere Instanzen des Speichermakros 100M verwendet werden, wie vorstehend mit Bezug auf 1A und 1B erörtert. 2 zeigt eine Draufsicht einer Speichermakrostruktur 200, die die vorstehend mit Bezug auf 1A und 1B erörterten X- und Y-Richtungen umfasst. Jede der 3A bis 3C, die nachstehend erörtert werden, ist ein Diagramm eines Abschnitts einer Speichermakrostruktur 200 gemäß einigen Ausführungsformen.
  • Die Speichermakrostruktur 200 umfasst eine globale Steuerschaltung 200GCT, globale Eingabe-/Ausgabe-(E/A)-Schaltungen 200GIO, lokale Steuerschaltungen 200LCT, lokale E/A-Schaltungen 200LIO, Zellenaktivierungsschaltungen 200WLD, Speicher-Arrays 200A und TSVs 100T, wie vorstehend mit Bezug auf 1A und 1B erörtert.
  • Die globale Steuerschaltung 200GCT ist zwischen den globalen E/A-Schaltungen 200GIO angeordnet und elektrisch damit gekoppelt und ist elektrisch mit jeder Instanz der lokalen Steuerschaltung 200LCT gekoppelt. Jede Instanz der lokalen Steuerschaltung 200LCT ist zwischen zwei Instanzen der lokalen E/A-Schaltung 200LIO angeordnet und mit diesen elektrisch gekoppelt, und zwischen zwei Instanzen der Zellenaktivierungsschaltung 200WLD angeordnet und mit diesen elektrisch gekoppelt, die in einigen Ausführungsformen auch als Wortleitungstreiber 200WLD bezeichnet wird. Jede Instanz der lokalen E/A-Schaltung 200LIO und jede Instanz der Aktivierungsschaltung 200WLD ist zwischen zwei Instanzen des Speicher-Arrays 200A angeordnet und mit diesen elektrisch gekoppelt. Bei verschiedenen Ausführungsformen umfasst die Speichermakrostruktur 200 Kombinationen von einer oder mehreren von Adressleitungen, Bitleitungen, Datenleitungen, Zellenaktivierungsleitungen (in einigen Ausführungsformen auch als Wortleitungen bezeichnet) und/oder Signalleitungen (in 2 nicht gezeigt), wodurch die globale Steuerschaltung 200GCT, die globalen E/A-Schaltungen 200GIO, die lokalen Steuerschaltungen 200LCT, die lokalen E/A-Schaltungen 200LIO, die Zellenaktivierungsschaltungen 200WLD und die Speicher-Arrays 200A wie erörtert elektrisch miteinander gekoppelt werden.
  • Speicher-Arrays 200A sind Arrays von Speicherzellen, die dazu eingerichtet sind, Daten zu speichern, wie vorstehend mit Bezug auf 1A und 1B erörtert. Jede der globalen Steuerschaltung 200GCT, der globalen E/A-Schaltungen 200GIO, der lokalen Steuerschaltungen 200LCT, der lokalen E/A-Schaltungen 200LIO und der Aktivierungsschaltungen 200WLD ist eine IC, die dazu eingerichtet ist, eine Teilmenge an Vorgängen auszuführen, wodurch als Antwort auf verschiedene Kombinationen aus Adress-, Takt-, Steuer- und/oder Datensignalen (in 2 nicht gezeigt) Daten in entsprechende Instanzen des Speicher-Arrays 200A eingegeben, daraus ausgegeben und darin gespeichert werden.
  • Die globale Steuerschaltung 200GCT ist dazu eingerichtet, ein oder mehrere Adress-, Takt-, Steuer- und/oder Datensignale zu erzeugen und zu empfangen, die zur Steuerung von Vorgängen auf der obersten Ebene einer Speichermakrostruktur 200 eingerichtet sind; jede Instanz der globalen IO-Schaltung 200GIO ist dazu eingerichtet, Vorgängen auf der obersten Ebene als Antwort auf ein oder mehrere Adress-, Takt-, Steuer- und/oder Datensignale durchzuführen; jede Instanz der lokalen Steuerschaltung 200LCT ist dazu eingerichtet, Vorgängen von nebeneinander liegenden Instanzen der lokalen E/A-Schaltung 200LIO und der Zellenaktivierungsschaltung 200WLD zu steuern, um die diagonal nebeneinander liegenden Instanzen des Speicher-Arrays 200A als Antwort auf ein oder mehrere Adress-, Takt-, Steuer- und/oder Datensignale zu steuern; und jede Instanz der lokalen E/A-Schaltung 200LIO und der Zellenaktivierungsschaltung 200WLD ist eingerichtet, um teilweise den Betrieb nebeneinander liegender Instanzen des Speicher-Arrays 200A als Antwort auf ein oder mehrere Adress-, Takt-, Steuer- und/oder Datensignale zu steuern.
  • Bei der in 2 gezeigten Ausführungsform umfasst die Speichermakrostruktur 200 insgesamt zwei Instanzen der lokalen Steuerschaltung 200LCT, wobei jede Instanz vier diagonal nebeneinander liegenden Instanzen des Speicher-Arrays 200A entspricht. Bei verschiedenen Ausführungsformen umfasst die Speichermakrostruktur 200 insgesamt eine oder mehrere Instanzen der lokalen Steuerschaltung 200LCT, wobei jede Instanz vier diagonal nebeneinander liegenden Instanzen des Speicher-Arrays 200A entspricht. Bei einigen Ausführungsformen umfasst die Speichermakrostruktur 200 mindestens eine Instanz der lokalen Steuerschaltung 200LCT, die weniger oder mehr als vier Instanzen des Speicher-Arrayes 200A entspricht.
  • Bei der in 2 gezeigten Ausführungsform erstreckt sich eine einzelne Instanz der TSV 100T durch jede globale Steuerschaltung 200GCT, jede Instanz der lokalen Steuerschaltung 200LCT und jede Instanz der Zellenaktivierungsschaltung 200WLD und ist elektrisch davon isoliert. Bei einigen Ausführungsformen erstreckt sich mehr als eine Instanz der TSV 100T durch eine oder mehrere der globalen Steuerschaltungen 200GCT, jede Instanz der lokalen Steuerschaltung 200LCT und jede Instanz der Zellenaktivierungsschaltung 200WLD und ist elektrisch davon isoliert. Bei einigen Ausführungsformen umfassen eine oder mehrere der globalen Steuerschaltungen 200GCT, jede Instanz der lokalen Steuerschaltung 200LCT und jede Instanz der Zellenaktivierungsschaltung 200WLD keine TSV 100T.
  • Bei einigen Ausführungsformen erstrecken sich ein oder mehrere Instanzen der TSV 100T durch jede der globalen Steuerschaltungen 200GCT und jede Instanz der lokalen Steuerschaltung 200LCT und sind elektrisch isoliert davon; und jede Instanz der Zellenaktivierungsschaltung 200WLD umfasst keine TSV 100T. Bei einigen Ausführungsformen erstrecken sich eine oder mehrere Instanzen der TSV 100T durch jede Instanz der Zellenaktivierungsschaltung 200WLD und sind elektrisch isoliert davon; und jede der globalen Steuerschaltung 200GCT und jede Instanz der lokalen Steuerschaltung 200LCT umfassen keine TSV 100T.
  • Bei verschiedenen Ausführungsformen erstrecken sich eine oder mehrere Instanzen der TSV 100T (nicht gezeigt) durch jede der einen oder mehreren Instanzen der globalen E/A-Schaltung 200GIO, der lokalen E/A-Schaltung 200LIO und/oder des Speicher-Arrayes 200A und sind elektrisch davon isoliert.
  • Bei jeder der in 3A-3C gezeigten Ausführungsformen liegt eine Instanz der Zellenaktivierungsschaltung 200WLD neben jede der zwei Instanzen des Speicher-Arrayes 200A und ist elektrisch an diese gekoppelt, und eine Instanz der lokalen Steuerschaltung 200LCT liegt zum Beispiel in einer positiven oder negativen X-Richtung neben der Instanz der Zellenaktivierungsschaltung 200WLD. Die Zellenaktivierungsschaltung 200WLD umfasst einen elektrisch mit der ersten Instanz des Speicher-Arrayes 200A gekoppelten Abschnitt 200WLDA und einen elektrisch mit der zweiten Instanz des Speicher-Arrayes 200A gekoppelten Abschnitt 200WLDB.
  • Bei jeder der in 3A und 3B gezeigten Ausführungsformen umfasst die Zellenaktivierungsschaltung 200WLD eine Instanz eines Dummy-Bereichs 200D und eine Instanz einer TSV 100T erstreckt sich durch die Instanz des Dummy-Bereichs 200D und ist dadurch elektrisch von der Zellenaktivierungsschaltung 200WLD isoliert. Bei einigen Ausführungsformen umfasst die Steuerschaltung 200LCT eine Instanz des Dummy-Bereichs 200D und eine weitere Instanz der TSV 100T erstreckt sich durch die Steuerschaltung 200LCT und ist elektrisch davon isoliert. Bei der in 3C gezeigten Ausführungsform umfasst die Steuerschaltung 200LCT eine Instanz des Dummy-Bereichs 200D und eine Instanz der TSV 100T erstreckt sich durch die Instanz des Dummy-Bereichs 200D und ist dadurch von der Steuerschaltung 200LCT elektrisch isoliert und die Zellenaktivierungsschaltung 200WLD umfasst keine TSV 100T.
  • Bei jeder der in 3A und 3B gezeigten Ausführungsformen ist die lokale Steuerschaltung 200LCT über einen Signalbus CTLBA mit dem Abschnitt 200WLDA gekoppelt und separat über einen Signalbus CTLBA mit dem Abschnitt 200WLDA gekoppelt. Die lokale Steuerschaltung 200LCT ist somit eingerichtet, um einen ersten Satz von Signalen CTLA zum Abschnitt 200WLDA über den Signalbus CTLBA bzw. einen zweiten Satz von Signalen CTLB zum Abschnitt 200WLDB über den Signalbus CTLBB zu übertragen.
  • Bei einigen Ausführungsformen umfasst jeder der Abschnitte 200WLDA und 200WLDB einen Adressdecoder und jeder des ersten Satzes von Signalen CTLA und des zweiten Satzes von Signalen CTLB umfasst einen oder mehrere Sätze von vordecodierten Signalen.
  • Bei der in 3C gezeigten Ausführungsform ist die lokale Steuerschaltung 200LCT mit beiden Abschnitten 200WLDA und 200WLDB über einen einzigen Signalbus CTLB gekoppelt, wobei die lokale Steuerschaltung 200LCT daher dazu eingerichtet ist, einen Satz von Signalen CTL über den Signalbus CTLB zu beiden Abschnitten 200WLDA und 200WLDB zu übertragen. Bei einigen Ausführungsformen umfasst jeder der Abschnitte 200WLDA und 200WLDB einen Adressdecoder und der Satz von Signalen CTL umfasst eine oder mehrere Sätze von vordecodierten Signalen.
  • Bei der in 3A gezeigten Ausführungsform erstreckt sich eine Instanz des Dummy-Bereichs 200D über die gesamte Zellenaktivierungsschaltung 200WLD, sodass die Abschnitte 200WLDA und 200WLDB durch die Instanz des Dummy-Bereichs 200D getrennt sind. Bei der in 3B gezeigten Ausführungsform erstreckt sich eine Instanz des Dummy-Bereichs 200D über einen Abschnitt der Zellenaktivierungsschaltung 200WLD, sodass die Abschnitte 200WLDA und 200WLDB eine erste und eine zweite Grenze (nicht markiert) teilen, die durch die Instanz des Dummy-Bereichs 200D getrennt sind.
  • Bei einigen Ausführungsformen erstreckt sich eine Instanz des Dummy-Bereichs 200D über einen Abschnitt der Zellenaktivierungsschaltung 200WLD, sodass die Abschnitte 200WLDA und 200WLDB eine einzige Grenze (nicht markiert) neben der Instanz des Dummy-Bereichs 200D teilen. Bei einigen Ausführungsformen umfasst die Zellenaktivierungsschaltung 200WLD eine oder mehrere zusätzliche Instanzen (nicht gezeigt) des Dummy-Bereichs 200D, sodass die Abschnitte 200WLDA und 200WLDB eine oder mehrere Grenzen neben jeder Instanz des Dummy-Bereichs 200D teilen.
  • Bei den in 3A und 3B gezeigten Ausführungsformen erstreckt sich eine einzelne Instanz der TSV 100T durch die Instanz des Dummy-Bereichs 200D in der Zellenaktivierungsschaltung 200WLD. Bei verschiedenen Ausführungsformen erstrecken sich zwei oder mehr Instanzen der TSV 100T durch die Instanz des Dummy-Bereichs 200D in der Zellenaktivierungsschaltung 200WLD oder die Instanz des Dummy-Bereichs 200D in der Zellenaktivierungsschaltung 200WLD umfasst keine TSV 100T.
  • Mit der vorstehend erörterten Konfiguration kann die Speichermakrostruktur 200 wenigstens eine TSV 100T umfassen, die sich durch die Speichermakrostruktur 200 erstreckt und elektrisch davon isoliert ist, sodass ein IC-Die, das die Speichermakrostruktur 200 umfasst, die Vorteile umsetzen kann, die vorstehend mit Bezug auf die Speichermakrostruktur 100 erörtert wurden.
  • 4 ist ein Diagramm eines IC-Gehäuses 400 gemäß einigen Ausführungsformen. 4 zeigt eine Querschnittsansicht des IC-Gehäuses 400 mit den vorstehend in Bezug auf 1A und 1B erörterten X- und Z-Richtungen. Das IC-Gehäuse 400 ist ein nicht einschränkendes Beispiel eines IC-Gehäuses, das mindestens eine Instanz des IC-Dies 100D umfasst, wobei eine oder mehrere Instanzen der TSV 100T durch eine oder mehrere Instanzen des Speichermakros 100M verlaufen, wie vorstehend unter Bezugnahme auf 1A bis 3C erörtert.
  • Das IC-Gehäuse 400 umfasst ein Logik-Die 400L, ein Substrat 400S, Speicher-Dies 100D0-100D3, die zwischen dem Logik-Die 400L und dem Substrat 400S angeordnet sind, und eine Leistungsverteilungsstruktur 400PDS. Jedes der Speicher-Dies 100D0-100D3 ist eine Instanz eines IC-Dies 100D, das ein oder mehrere Instanzen der TSV 100T umfasst, die sich durch eine oder mehrere Instanzen (repräsentative Instanzen markiert) des Speichermakros 100M erstrecken, wobei jede Instanz vorstehend mit Bezug auf 1A bis 3C erörtert wird. Die Leistungsverteilungsstruktur 400PDS umfasst Bump-Strukturen 400B und die Instanzen der TSV 100T und ist dadurch eingerichtet, das Logik-Die 400L elektrisch mit einem Substrat 400S zu koppeln.
  • Ein Speicher-Die 100D0 liegt neben dem Logik-Die 400L; die Speicher-Dies 100D1A-100D1C sind entlang der X-Richtung ausgerichtet und jedes der Speicher-Dies 100D1A-100D1C liegt neben dem Speicher-Die 100D0; ein Speicher-Die 100D2 liegt neben jedem der Speicher-Dies 100D1A-100D1C; und ein Speicher-Die 100D3 liegt neben jedem von dem Speicher-Die 100D2 und dem Substrat 400S. Eine Instanz der TSV 100T ist zwischen den Speicher-Dies 100D0, 100D1A, 100D1B und 100D2 angeordnet und eine Instanz der TSV 100T ist zwischen den Speicher-Dies 100D0, 100D1B, 100D1C und 100D2 angeordnet.
  • Das Logik-Die 400L, die Speicher-Dies 100D0, 100D1A, 100D2 und 100D3 und das Substrat 400S sind entlang der Z-Richtung ausgerichtet; das Logik-Die 400L, die Speicher-Dies 100D0, 100D1B, 100D2 und 100D3 und das Substrat 400S sind entlang der Z-Richtung ausgerichtet; und das Logik-Die 400L, die Speicher-Dies 100D0, 100D1C, 100D2 und 100D3 und das Substrat 400S sind entlang der Z-Richtung ausgerichtet.
  • Das Logik-Die 400L ist ein IC-Die, das ein oder mehrere IC-Bauelemente wie beispielsweise eine oder eine Kombination aus einer Logikschaltung, einer Signalschaltung oder einem Anwendungsprozessor, einem System auf einer IC (SoIC), einem Sender und/oder Empfänger, einer anwendungsspezifischen IC (ASIC), einer hochintegrierten Schaltung (largescale integration circuit, LSI) oder einer sehr hochintegrierten Schaltung (very large scale integrated circuit, VLSI), einem Spannungs- oder Stromregler oder dergleichen umfasst.
  • Das Substrat 400S ist ein IC-Die oder eine Leiterplatte, das/die leitende Segmente umfasst, die durch eine Vielzahl von isolierenden Schichten unterstützt und elektrisch getrennt sind, und eingerichtet ist, um eine oder mehrere Versorgungsspannungen und eine Referenzspannung, z. B. Massespannung, zu empfangen und um die eine oder die mehreren Versorgungsspannungen und die Referenzspannung an eine oder mehrere der Bump-Strukturen 400B zu verteilen.
  • Die leitfähigen Segmente umfassen leitfähige Leitungen, Durchkontaktierungen, Kontaktstellen und/oder Under-Bump-Metallisierungs(UBM)-Strukturen, die ein oder mehrere leitfähige Materialien, wie beispielsweise Metalle wie Kupfer, Aluminium, Wolfram oder Titan, Polysilizium oder ein anderes Material, das in der Lage ist, einen niederohmigen Pfad bereitzustellen, umfassen. Die Isolierschichten umfassen ein oder mehrere dielektrische Materialien, z. B. Siliziumdioxid, Siliziumnitrid oder ein oder mehrere dielektrische Materialien mit hohem k-Wert, Formmassen oder andere Materialien, die in der Lage sind, nebeneinander liegende elektrisch leitende Segmente elektrisch voneinander zu isolieren.
  • Der Leistungsverteilungsstruktur 400PDS, die in einigen Ausführungsformen auch als Stromverteilungsnetz 400PDS bezeichnet wird, umfasst eine Vielzahl von leitenden Abschnitten, die von einer Vielzahl von Isolierschichten unterstützt und elektrisch getrennt und gemäß Leistungszufuhranforderungen zum Beispiel eines Logik-Dies 400L angeordnet sind. In verschiedenen Ausführungsformen umfasst die Leistungsverteilungsstruktur 400PDS eine oder eine Kombination einer TSV, z. B. TSV 100T, einer dielektrischen Durchkontaktierung (throughdielectric via, TDV), einer Leistungsschiene, einer Ultraleistungsschiene, einer eingebetteten Leistungsschiene, einer Kontaktstelle, der leitfähigen Segmente, die in einer Gitter- oder Netzstruktur angeordnet sind, oder eine andere Anordnung, die zum Verteilen von Leistung an ein oder mehrere IC-Bauelemente geeignet ist.
  • Die Vielzahl von leitfähigen Segmenten ist so angeordnet, dass sie einen Kontakt mit dem Logik-Die 400L und einigen oder allen der Instanzen der TSV 100T herstellt, die in einigen oder allen der Speicher-Dies 100D0-100D3 enthalten sind, sodass die Leistungsverteilungsstruktur 400PDS eingerichtet ist, das Logik-Die 400L durch einige oder alle der Instanzen der TSV 100T und der Bump-Strukturen 400B mit dem Substrat 400S elektrisch zu koppeln.
  • Die Bump-Strukturen 400B sind elektrisch leitfähige Strukturen, die Abschnitte des Substrats 400S überlagern und kontaktieren und dadurch so eingerichtet sind, dass sie eine elektrische Verbindung zwischen dem Substrat 400S und einigen oder allen der Instanzen der TSV 100T bereitstellen, die in dem Speicher-Die 100D3 enthalten sind. Bei einigen Ausführungsformen umfassen die Bump-Strukturen 400B Blei. Bei einigen Ausführungsformen umfassen die Bump-Strukturen 400B bleifreie Materialien wie Zinn, Nickel, Gold, Silber, Kupfer oder andere Materialien, die sich zum Bereitstellen von elektrischen Verbindungen mit externen leitfähigen Elementen eignen.
  • Die Bump-Strukturen 400B weist in einigen Ausführungsformen eine im Wesentlichen sphärische Form auf. Bei einigen Ausführungsformen sind die Bump-Strukturen 400B Flip-Chip-Montage-Bumps (Controlled Collapse Chip Connection, C4), Kugelgitteranordnung-Bumps (Ball Grid Array), Mikro-Bumps oder dergleichen.
  • Bei dem in 4 gezeigten nicht einschränkenden Beispiel umfasst das IC-Gehäuse 400 sechs Instanzen des Speicher-Dies 100D, nämlich der Speicher-Dies 100D0-100D3, die in vier Reihen angeordnet sind, die zwischen dem Logik-Die 400L und dem Substrat 400S liegen, um das Logik-Die 400L mit dem Substrat 400S elektrisch zu koppeln. Bei verschiedenen Ausführungsformen umfasst das IC-Gehäuse mehr oder weniger als sechs Instanzen des Speicher-Dies 100D und/oder Instanzen des Speicher-Dies 100D, die in anderer Weise angeordnet sind, um das Logik-Die 400L mit dem Substrat 400S elektrisch zu koppeln. Bei einigen Ausführungsformen umfasst das IC-Gehäuse 400 eine einzige Instanz des Speicher-Dies 100D, die zwischen dem Logik-Die 400L und dem Substrat 400S angeordnet ist, um das Logik-Die 400L mit dem Substrat 400S elektrisch zu koppeln.
  • Bei dem in 4 gezeigten nicht einschränkenden Beispiel umfasst das IC-Gehäuse 400 Speicher-Dies 100D0-100D3, die mit der Vorderseite FS weiter entlang der Z-Richtung als die Rückseite BS ausgerichtet sind (eine repräsentative Instanz des Speicher-Dies 100D3 markiert). Bei verschiedenen Ausführungsformen weisen ein oder mehrere der Speicher-Dies 100D0-100D3 eine entgegengesetzte Ausrichtung der Rückseite BS auf, die in der Z-Richtung weiter weg ist als die Vorderseite FS.
  • Bei dem in 4 gezeigten nicht einschränkenden Beispiel umfasst das IC-Gehäuse 400 einzelne Instanzen sowohl des Logik-Dies 400L als auch des Substrats 400S. Bei verschiedenen Ausführungsformen umfasst das IC-Gehäuse 400 zwei oder mehr Instanzen eines oder beider des Logik-Dies 400L oder des Substrats 400S, und die Instanzen des Speicher-Dies 100D sind angeordnet, um jede Instanz des Logik-Dies 400L mit jeder Instanz des Substrats 400S elektrisch zu koppeln.
  • Bei dem in 4 gezeigten nicht einschränkenden Beispiel umfassen die Speicher-Dies 100D0-100D3 eine Anzahl von Instanzen des Speichermakros 100M, die von eins bis fünf reicht. Bei verschiedenen Ausführungsformen umfassen ein oder mehrere der Speicher-Dies 100D0-100D3 keine Instanz des Speichermakros 100M oder eine Anzahl von Instanzen des Speichermakros 100M, die größer als fünf ist.
  • Bei dem in 4 gezeigten nicht einschränkenden Beispiel umfassen die Instanzen des Speichermakros 100M eine Anzahl von Instanzen der TSV 100T, die von eins bis drei reicht. Bei verschiedenen Ausführungsformen umfassen eine oder mehrere Instanzen des Speichermakros 100M eine Anzahl von Instanzen der TSV 100T, die größer als drei ist.
  • Bei der oben erläuterten Konfiguration umfasst das IC-Gehäuse 400 mindestens eine Instanz des IC-Dies 100D, wobei sich eine oder mehrere Instanzen der TSV 100T durch eine oder mehrere Instanzen des Speichermakros 100M erstrecken, wodurch das IC-Gehäuse 400 in die Lage versetzt wird, die oben in Bezug auf das Speichermakro 100 erörterten Vorteile zu erzielen.
  • 5 ist ein Flussdiagramm eines Verfahrens 500 zum Betreiben eines IC-Gehäuses gemäß einer oder mehreren Ausführungsformen. Das Verfahren 500 kann mit einem IC-Gehäuse verwendet werden, zum Beispiel dem vorstehend mit Bezug auf 4 erörterten IC-Gehäuse 400.
  • Die Abfolge, in der die Vorgänge des Verfahrens 500 in 5 gezeigt sind, dient lediglich der Veranschaulichung; die Vorgänge des Verfahrens 500 können gleichzeitig oder in einer anderen als der in 5 gezeigten Reihenfolge ausgeführt werden. Bei einigen Ausführungsformen werden zusätzliche Vorgänge zu den in 5 gezeigten vor, zwischen, während und/oder nach den in 5 gezeigten Vorgängen durchgeführt. Bei einigen Ausführungsformen sind die Vorgänge des Verfahrens 500 Teil des Betriebs einer Schaltung, beispielsweise einer Schaltung, die ein IC-Gehäuse umfasst.
  • Bei Vorgang 510 wird eine Versorgungsspannung bei einigen Ausführungsformen an einem ersten Ende einer TSV eines Speicher-Dies empfangen. Das Empfangen der Versorgungsspannung an dem ersten Ende der TSV des Speicher-Dies umfasst, dass das Speicher-Die in einem IC-Gehäuse angeordnet ist, und das Empfangen der Versorgungsspannung an einem ersten Ende der TSV des Speicher-Dies umfasst das Empfangen der Versorgungsspannung von einer Leistungsverteilungsstruktur des IC-Gehäuses. Bei einigen Ausführungsformen umfasst das Empfangen der Leistungsspannung an dem ersten Ende der TSV des Speicher-Dies das Empfangen der Versorgungsspannung von der Leistungsverteilungsstruktur 400PDS, die vorstehend mit Bezug auf 4 erörtert wurde. Bei einigen Ausführungsformen umfasst das Empfangen der Versorgungsspannung von der Leistungsverteilungsstruktur das Empfangen der Versorgungsspannung von einer Bump-Struktur, wie beispielsweise der Bump-Struktur 400B, die vorstehend mit Bezug auf 4 erörtert wurde.
  • Bei einigen Ausführungsformen ist das Speicher-Die zwischen einem Logik-Die und einem Substrat angeordnet, das eingerichtet ist, um die Versorgungsspannung zu empfangen, und das Empfangen der Versorgungsspannung an dem ersten Ende der TSV des Speicher-Dies umfasst das Empfangen der Versorgungsspannung an dem Substrat. Bei einigen Ausführungsformen umfasst das Empfangen der Versorgungsspannung am Substrat das Empfangen der Versorgungsspannung an dem Substrat 400S des IC-Gehäuses 400, wie vorstehend mit Bezug auf 4 erörtert.
  • Bei einigen Ausführungsformen umfasst das Empfangen der Leistungsspannung an dem ersten Ende der TSV des Speicher-Dies das Empfangen der Versorgungsspannung an einem Ende der TSV 100T des vorstehend mit Bezug auf 1A-4 erörterten Speicher-Dies 100D.
  • Bei einigen Ausführungsformen ist die TSV eine der Vielzahl von TSVs und das Empfangen der Versorgungsspannung an dem ersten Ende der TSV umfasst das Empfangen der Versorgungsspannung an jeder der Vielzahl von TSVs, z. B. mehrerer Instanzen der vorstehend mit Bezug auf 1A-4 erörterten TSV 100T.
  • Bei einigen Ausführungsformen ist das Speicher-Die ein der Vielzahl von Speicher-Dies und das Empfangen der Versorgungsspannung an dem ersten Ende der TSV des Speicher-Dies umfasst das Empfangen der Versorgungsspannung, die durch eine oder mehrere zusätzliche Speicher-Dies der Vielzahl von Speicher-Dies übertragen wird.
  • Bei einigen Ausführungsformen umfasst das Empfangen der Versorgungsspannung an dem ersten Ende der TSV des Speicher-Dies das Empfangen einer Referenz, beispielsweise einer Massespannung.
  • Bei Vorgang 520 wird die Versorgungsspannung durch ein Speichermakro zu einem zweiten Ende der TSV übertragen. Das Übertragen der Versorgungsspannung durch das Speichermakro umfasst das Übertragen der vom Speichermakro elektrisch isolierten Versorgungsspannung. Bei einigen Ausführungsformen umfasst das Übertragen der Versorgungsspannung durch das Speichermakro das Übertragen der Versorgungsspannung durch das oben unter Bezugnahme auf 1A-4 erörterte Speichermakro 100.
  • Bei einigen Ausführungsformen umfasst das Übertragen der Versorgungsspannung durch das Speichermakro das Übertragen der Versorgungsspannung durch eine Steuerschaltung oder Zellenaktivierungsschaltung des Speichermakros, z. B. die globale Steuerschaltung 200GCT, die lokale Steuerschaltung 200LCT oder die Zellenaktivierungsschaltung 200WLD, die vorstehend mit Bezug auf 2-3C erörtert wurden.
  • Bei einigen Ausführungsformen ist eine TSV eine der Vielzahl von TSVs, die in dem Speichermakro enthalten sind, und das Übertragen der Versorgungsspannung durch das Speichermakro umfasst das Übertragen der Versorgungsspannung in das zweite Ende jeder der Vielzahl von TSVs, wie etwa die mehreren Instanzen der TSV 100T, die vorstehend mit Bezug auf 1A-4 erörtert wurden.
  • Bei einigen Ausführungsformen ist das Speichermakro eines der Vielzahl von Speichermakros und das Übertragen der Versorgungsspannung durch das Speichermakro umfasst das Übertragen der Versorgungsspannung durch jedes der Vielzahl von Speichermakros, wie etwa die mehreren Instanzen des Speichermakros 100M, die vorstehend mit Bezug auf 1A-4 erörtert wurden.
  • Bei einigen Ausführungsformen umfasst das Übertragen der Versorgungsspannung durch das Speichermakro das Übertragen der Referenzspannung durch das Speichermakro.
  • Bei Vorgang 530 wird die Versorgungsspannung am Logik-Die von einem zweiten Ende der TSV empfangen. Das Empfangen der Versorgungsspannung an dem Logik-Die umfasst das Empfangen der Versorgungsspannung von der Leistungsverteilungsstruktur des IC-Gehäuses (z. B. der Leistungsverteilungsstruktur 400PDS des IC-Gehäuses 400, die vorstehend mit Bezug auf 4 erörtert wurde).
  • Bei einigen Ausführungsformen ist das Speicher-Die ein der Vielzahl von Speicher-Dies, und das Empfangen der Versorgungsspannung von dem zweiten Ende der TSV umfasst das Empfangen der Versorgungsspannung, die durch einen oder mehrere zusätzliche Speicher-Dies der Vielzahl von Speicher-Dies übertragen wurde.
  • Bei einigen Ausführungsformen ist die TSV eine der Vielzahl von TSVs und das Empfangen der Versorgungsspannung von dem zweiten Ende der TSV umfasst das Empfangen der Versorgungsspannung von dem zweiten Ende jeder der Vielzahl von TSVs, wie etwa die vorstehend mit Bezug auf 1A-4 erörterten mehreren Instanzen der TSV 100T.
  • Bei einigen Ausführungsformen umfasst das Empfangen der Versorgungsspannung von dem zweiten Ende der TSV das Empfangen einer Referenzspannung von dem zweiten Ende der TSV.
  • Durch Ausführen einiger oder aller Vorgänge des Verfahrens 500 umfasst die IC-Gehäuseoperation das Übertragen einer Versorgungsspannung durch ein Speichermakro, das eine TSV umfasst, wodurch die Vorteile erhalten werden, die vorstehend in Bezug auf die Speichermakrostruktur 100 erörtert wurden.
  • 6 ist ein Flussdiagramm eines Verfahrens 600 zum Herstellen einer Speichermakrostruktur gemäß einigen Ausführungsformen. Das Verfahren 600 kann verwendet werden, um die Speichermakrostruktur 100, wie vorstehend in Bezug auf 1A und 1B erörtert, und/oder das IC-Gehäuse 400, wie vorstehend in Bezug auf 4 erörtert, zu bilden. Bei einigen Ausführungsformen sind die Vorgänge von Verfahren 600 eine Teilmenge der Vorgänge eines Verfahrens zum Bilden eines IC-Gehäuses wie z. B. eines 2,5D-IC-Gehäuses, eines 3D-IC-Gehäuses oder eines InFO-Gehäuses.
  • Bei einigen Ausführungsformen werden die Vorgänge des Verfahrens 600 in der in 6 gezeigten Reihenfolge ausgeführt. Bei einigen Ausführungsformen werden die Vorgänge des Verfahrens 600 in einer anderen Reihenfolge als der in 6 gezeigten ausgeführt. Bei einigen Ausführungsformen werden ein oder mehrere zusätzliche Vorgänge vor, während und/oder nach den Vorgängen des Verfahrens 600 ausgeführt. Bei einigen Ausführungsformen umfasst das Ausführen einiger oder aller Vorgänge des Verfahrens 600 das Ausführen eines oder mehrerer Vorgänge, die nachstehend mit Bezug auf das IC-Herstellungssystem 1000 und 10 erörtert werden.
  • Bei Vorgang 610 ist das Speichermakro in einigen Ausführungsformen in einem Halbleiterwafer aufgebaut. Bei einigen Ausführungsformen umfasst das Aufbauen des Speichermakros das Aufbauen des Speichermakros 100M Die 100D, das vorstehend mit Bezug auf 1A-4 erörtert wurde.
  • Das Aufbauen des Speichermakros umfasst das Aufbauen einer Vielzahl von IC-Bauelementen wie beispielsweise Transistoren, Logikgattern, Speicherzellen, Verschaltungsstrukturen und/oder anderen geeigneten Bauelementen, die eingerichtet sind, so zu arbeiten, wie dies vorstehend mit Bezug auf das Speichermakro 100M erörtert wurde.
  • Das Aufbauen des Speichermakros umfasst das Durchführen einer Vielzahl von Herstellungsoperationen, wie beispielsweise einer oder mehreren von Lithographie, Diffusion, Abscheidung, Ätzen, Planarisierung oder anderen Vorgängen, die zum Aufbauen der Vielzahl von IC-Bauelementen in dem Halbleiterwafer geeignet sind.
  • Bei einigen Ausführungsformen umfasst das Aufbauen des Speichermakros das Aufbauen des Speichermakros, das einen Dummy-Bereich umfasst, wie etwa den vorstehend mit Bezug auf 3A-3C erörterten Dummy-Bereich 200D. Das Aufbauen des Speichermakros, das den Dummy-Bereich umfasst, umfasst das Bilden einer oder mehrerer dielektrischer Schichten, um den Dummy-Bereich einzurichten, der elektrisch von dem Speichermakro isoliert werden, z. B. von der globalen Steuerschaltung 200GCT, der lokalen Steuerschaltung 200LCT oder der Zellenaktivierungsschaltung 200WLD, wie vorstehend mit Bezug auf 2-3C erörtert.
  • Das Bilden einer oder mehrerer dielektrischer Schichten umfasst das Abscheiden eines oder mehrerer dielektrischer Materialien, wie beispielsweise Siliziumdioxid, Siliziumnitrid oder eines oder mehrerer dielektrischer Materialien mit hohem k-Wert oder anderer Materialien, die in der Lage sind, nebeneinander liegende leitfähige Segmente elektrisch voneinander zu isolieren. Bei verschiedenen Ausführungsformen umfasst das Abscheiden eines dielektrischen Materials das Durchführen eines physikalischen Gasphasenabscheidungsprozesses (PVD) oder eines chemischen Gasphasenabscheidungsprozesses (CVD), eines chemischen laserinduzierten Gasphasenabscheidungsprozesses (LCVD), eines Verdampfungsprozesses, eines Elektronenstrahlverdampfungsprozesses (Elektronenkanone) oder eines anderen geeigneten Abscheidungsprozesses.
  • Bei einigen Ausführungsformen wird der Vorgang 620 vor dem Durchführen des Vorgangs 610 durchgeführt, und das Aufbauen des Speichermakros umfasst das Bilden des Dummy-Bereichs, der neben einer oder mehreren TSVs liegt, die sich durch die Speichermakrostruktur erstrecken.
  • Bei einigen Ausführungsformen umfasst das Aufbauen des Speichermakros in dem Halbleiterwafer das Aufbauen einer Vielzahl von Speichermakros in dem Halbleiterwafer, wie etwa mehrere Instanzen des Speichermakros 100M, die vorstehend mit Bezug auf 1A-4 erörtert wurden.
  • Bei einigen Ausführungsformen wird der Vorgang 610 wiederholt, sodass das Aufbauen eines Speichermakros in dem Halbleiterwafer das Aufbauen einer Vielzahl von Speichermakros in einer entsprechenden Vielzahl von Halbleiterwafern umfasst, z. B. entsprechend den Speicher-Dies 100D0-100D3, die vorstehend mit Bezug auf 4 erörtert wurden.
  • Bei Vorgang 620 wird in einigen Ausführungsformen eine TSV konstruiert, die die Vorder- und Rückseite eines Halbleiterwafers überspannt und sich durch das Speichermakro erstreckt. Das Konstruieren der TSV umfasst das Durchführen einer Vielzahl von Herstellungsvorgängen, einschließlich das Abscheiden und das Strukturieren einer oder mehrerer Fotolackschichten, das Durchführen eines oder mehrerer Ätzprozesse und das Durchführen eines oder mehrerer Abscheidungsprozesse, wobei eine oder mehrere leitenden Materialien so eingerichtet werden, dass sie eine kontinuierliche, niederohmige Struktur bilden, die die Vorder- und Rückseite des Halbleiterwafers überspannt.
  • Bei einigen Ausführungsformen umfasst das Konstruieren der TSV, die die Vorder- und Rückseiten des Halbleiterwafers überspannt und sich durch das Speichermakro erstreckt, das Konstruieren der TSV 100T, die die Vorderseite FS und die Rückseite BS des IC-Die 100D überspannt und sich durch das Speichermakro 100M erstreckt, wie vorstehend mit Bezug auf 1A-4 erörtert.
  • Bei einigen Ausführungsformen umfasst das Konstruieren der TSV, die sich durch das Speichermakro erstreckt, das Konstruieren der TSV, die sich durch einen Dummy-Bereich des Speichermakros erstreckt, wie etwa den Dummy-Bereich 200D, der vorstehend mit Bezug auf 3A-3C erörtert wurde.
  • Bei einigen Ausführungsformen wird der Vorgang 620 vor dem Durchführen des Vorgangs 610 durchgeführt, und das Konstruieren der TSV, welche sich durch das Speichermakro erstreckt, umfasst das Konstruieren der TSV, welche sich durch eine oder mehrere dielektrische Schichten des Halbleiterwafers erstreckt, wobei die eine oder die mehreren dielektrischen Schichten dem Speichermakro entsprechen. Bei einigen Ausführungsformen werden Abschnitte jedes Vorgangs iterativ durchgeführt, wodurch die TSV strukturiert wird, die die Vorder- und Rückseite des Halbleiterwafers überspannt und sich durch das Speichermakro erstreckt.
  • Bei einigen Ausführungsformen umfasst das Konstruieren der TSV, die die Vorder- und Rückseite des Halbleiterwafers überspannt und sich durch das Speichermakro erstreckt, das Konstruieren einer Vielzahl von TSVs, wie etwa mehreren Instanzen der vorstehend mit Bezug auf 1A-4 erörterten TSV 100T.
  • Bei einigen Ausführungsformen wird der Vorgang 610 wiederholt, sodass das Konstruieren der TSV, die die Vorder- und Rückseite des Halbleiterwafers überspannt und sich durch das Speichermakro erstreckt, das Konstruieren einer Vielzahl von TSVs umfasst, die die Vorder- und Rückseiten einer entsprechenden Vielzahl von Halbleiterwafern überspannen und sich durch die entsprechenden Speichermakros erstrecken, z. B. mehrere Instanzen der TSV 100T, die den Speicher-Dies 100D0-100D3 entsprechen, wie vorstehend mit Bezug auf 4 erörtert.
  • Bei Vorgang 630 wird die TSV bei einigen Ausführungsformen mit einer Leistungsverteilungsstruktur eines IC-Gehäuses verbunden, wodurch ein Logik-Die mit einem Substrat elektrisch verbunden wird. Das Verbinden der TSV mit der Leistungsverteilungsstruktur des IC-Gehäuses umfasst das Durchführen von einem oder mehreren Herstellungsvorgängen von IC-Gehäusen, wodurch ein Abschnitt oder die Gesamtheit des Halbleiterwafers einschließlich der TSV, die sich durch das Speichermakro erstreckt, mit der Leistungsverteilungsstruktur des IC-Gehäuses verbunden wird.
  • Bei verschiedenen Ausführungsformen umfassen die eine oder die mehreren IC-Gehäuseherstellungsvorgänge eine/n oder mehrere eines Die-Trennprozesses, einer Forminjektion oder Abscheidung, eines Bondprozesses, eines Metallabscheidungsprozesses, eines Lötprozesses, eines Temperprozesses oder eines anderen Prozesses, der für die Herstellung eines IC-Gehäuses geeignet ist.
  • Bei einigen Ausführungsformen umfasst das Verbinden der TSV mit der Leistungsverteilungsstruktur des IC-Gehäuses das Verbinden einer Instanz der TSV 100T mit der Leistungsverteilungsstruktur 400PDS, die vorstehend mit Bezug auf 4 erörtert wurde.
  • Bei einigen Ausführungsformen ist die TSV eine aus einer Vielzahl von TSVs und das Verbinden der TSV mit der Leistungsverteilungsstruktur des IC-Gehäuses umfasst das Verbinden jeder aus der Vielzahl von TSVs mit der Leistungsverteilungsstruktur des IC-Gehäuses, z. B. das Verbinden mehrerer Instanzen der TSV 100T mit der Leistungsverteilungsstruktur 400PDS, die vorstehend mit Bezug auf 4 erörtert wurde.
  • Bei einigen Ausführungsformen wird der Vorgang 630 wiederholt, sodass TSVs einer Vielzahl von Halbleiterwafern mit der Leistungsverteilstruktur verbunden werden, zum Beispiel werden TSVs eines oder mehrerer der IC-Dies 100D0-100D3 mit der Leistungsverteilstruktur 400PDS verbunden, die vorstehend mit Bezug auf 4 erörtert wurde.
  • Die Vorgänge des Verfahrens 600 können als Ganzes oder als getrennte Teilmengen der Vorgänge durchgeführt werden. Beispielsweise wird durch Ausführen einiger oder aller Vorgänge 610 und 620 eine Speichermakrostruktur gebildet, die eine TSV umfasst, die sich durch das Speichermakro erstreckt und elektrisch von dem Speichermakro isoliert ist, wodurch die Vorteile erreicht werden, die vorstehend in Bezug auf die Speichermakrostruktur 100 erörtert wurden. Durch Ausführen einiger oder aller Vorgänge 630 basierend auf einer Speichermakrostruktur, die gemäß den Vorgängen 610 und 620 gebildet wird, wird ein IC-Gehäuse gebildet, wobei die Speichermakrostruktur eine TSV umfasst, die sich durch das Speichermakro erstreckt und elektrisch davon isoliert ist, wodurch die Vorteile erreicht werden, die vorstehend in Bezug auf die Speichermakrostruktur 100 und in Bezug auf das IC-Gehäuse 400 erörtert wurden.
  • 7 ist ein Flussdiagramm eines Verfahrens 700 zum Erzeugen eines IC-Layoutdiagramms gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen umfasst das Erzeugen des IC-Layoutdiagramms das Erzeugen eines IC-Layoutdiagramms, beispielsweise eines IC-Layoutdiagramms 800A-800C, wie nachstehend mit Bezug auf 8A-8C erörtert, entsprechend einer Speichermakrostruktur, beispielsweise der Speichermakrostruktur 100, die vorstehend mit Bezug auf 1A-4 erörtert wurde und basierend auf dem erzeugten IC-Layoutdiagramm hergestellt wird.
  • Bei einigen Ausführungsformen wird ein Teil des Verfahrens 700 oder das gesamte Verfahren durch einen Prozessor eines Computers ausgeführt. Bei einigen Ausführungsformen wird ein Teil des Verfahrens 700 oder das gesamte Verfahren durch einen Prozessor 902 eines IC-Layoutdiagramm-Erzeugungssystems 900 ausgeführt, das nachstehend mit Bezug auf 9 erörtert wird.
  • Einige oder alle Vorgänge des Verfahrens 700 können als Teil eines Designprozesses durchgeführt werden, das in einem Designhaus, zum Beispiel einem Designhaus 1020, durchgeführt wird, das nachstehend mit Bezug auf 10 erörtert wird.
  • Bei einigen Ausführungsformen werden die Vorgänge des Verfahrens 700 in der in 7 gezeigten Reihenfolge ausgeführt. Bei einigen Ausführungsformen werden die Vorgänge des Verfahrens 700 gleichzeitig und/oder in einer anderen Reihenfolge als der in 7 gezeigten durchgeführt. Bei einigen Ausführungsformen werden ein oder mehrere Vorgänge vor, während und/oder nach dem Ausführen eines oder mehrerer Vorgänge des Verfahrens 700 ausgeführt.
  • 8A-8C zeigen nicht einschränkende Beispiele entsprechender IC-Layoutdiagramme 800A-800C, die bei einigen Ausführungsformen durch Ausführen eines oder mehrerer Vorgänge des Verfahrens 700 erzeugt werden, wie nachstehend erörtert. Zu Veranschaulichungszwecken wird jedes der IC-Layoutdiagramms 800A-800C vereinfacht. Bei verschiedenen Ausführungsformen umfassen eine oder mehrere der IC-Layoutdiagramme 800A-800C Merkmale zusätzlich zu den in 8A-8C gezeigten Merkmale, wie zum Beispiel ein oder mehrere Transistorelemente, Durchkontaktierungen, Kontakte, Isolationsstrukturen, Wannen, leitende Elemente oder dergleichen. Zusätzlich zu den jeweiligen IC-Layoutdiagrammen 800A-800C zeigt jede der 8A-8C die X-Richtung und die vorstehend mit Bezug auf 1A-4 erörterten Richtungen.
  • Bei Vorgang 710 wird in einigen Ausführungsformen ein Layoutdiagramm eines Speichermakros modifiziert, um einen Dummy-Bereich zu umfassen. Das Modifizieren des Layoutdiagramms des Speichermakros, um den Dummy-Bereich zu umfassen, umfasst den Dummy-Bereich, der in einem Herstellungsprozess als Teil des Definierens eines Dummy-Bereichs in einem Speichermakro verwendet werden kann, das auf Basis des Layoutdiagramms des Speichermakros hergestellt wird. Bei einigen Ausführungsformen umfasst das Modifizieren des Layoutdiagramms des Speichermakros, um den Dummy-Bereich zu umfassen, das Modifizieren des Speichermakros 100M, wie vorstehend mit Bezug auf 1A-4 erörtert.
  • Bei einigen Ausführungsformen umfasst das Modifizieren des Layoutdiagramms des Speichermakros, um den Dummy-Bereich zu umfassen, das Positionieren des Dummy-Bereichs in einer Steuerschaltungszone oder einer Zellenaktivierungsschaltungszone des Speichermakros. Bei einigen Ausführungsformen kann das Modifizieren des Layoutdiagramms des Speichermakros, um den Dummy-Bereich zu umfassen, als Teil der Definition einer Instanz des Dummy-Bereichs 200D verwendet werden, wie vorstehend mit Bezug auf 2-3C erörtert.
  • Bei einigen Ausführungsformen umfasst das Modifizieren des Layoutdiagramms des Speichermakros, um den Dummy-Bereich zu umfassen, das Modifizieren des Layoutdiagramms des Speichermakros, um eine Vielzahl von Dummy-Bereichen zu umfassen. Bei einigen Ausführungsformen umfasst das Modifizieren des Layoutdiagramms des Speichermakros, um den Dummy-Bereich zu umfassen, das Modifizieren des IC-Layoutdiagramms 800A, um die Dummy-Bereiche 800DR zu umfassen, wie in 8A-8C gezeigt. Das IC-Layoutdiagramm 800A entspricht dem Speichermakro 100M, und jeder der Dummy-Bereiche 800DR entspricht einer Instanz des Dummy-Bereichs 200D, der vorstehend mit Bezug auf 1A-4 erörtert wurde.
  • Bei einigen Ausführungsformen umfasst das Modifizieren des Layoutdiagramms des Speichermakros das Empfangen des Speichermakros aus einer Speichervorrichtung, wie beispielsweise einem nicht-flüchtigen computerlesbaren Speichermedium 904, das nachstehend mit Bezug auf 9 erörtert wird. Bei einigen Ausführungsformen umfasst das Modifizieren des Layoutdiagramms des Speichermakros das Empfangen des Speichermakros über eine Netzwerkschnittstelle, wie etwa eine Netzwerkschnittstelle 912, die nachstehend mit Bezug auf 9 erörtert wird.
  • Bei einigen Ausführungsformen umfasst das Modifizieren des Layoutdiagramms des Speichermakros, dass das Speichermakro in einen IP-Block (das Funktionsblock mit geistigem Eigentum) aufgenommen wird. Bei einigen Ausführungsformen umfasst das Modifizieren des Layoutdiagramms des Speichermakros das Empfangen des IP-Blocks, z.B. in Form von einer oder mehreren elektronischen Dateien, die über ein Netzwerk gesendet werden.
  • Bei einigen Ausführungsformen umfasst das Modifizieren des Layoutdiagramms des Speichermakros das Speichern des Speichermakros in der Speichervorrichtung und/oder das Senden des Speichermakros über die Netzwerkschnittstelle.
  • Bei Vorgang 720 wird das Layoutdiagramm des Speichermakros, das den Dummy-Bereich umfasst, empfangen. Bei einigen Ausführungsformen umfasst das Empfangen des Layoutdiagramms des Speichermakros das Empfangen des Layoutdiagramms bei einem IC-Layoutdiagramm-Erzeugungssystem, beispielsweise dem IC-Layoutdiagramm-Erzeugungssystem 900, das nachstehend mit Bezug auf 9 erörtert wird.
  • Bei einigen Ausführungsformen umfasst das Empfangen des Layoutdiagramms von dem Speichermakro das Empfangen des IC-Layoutdiagramms 800A.
  • Bei einigen Ausführungsformen umfasst das Empfangen des Layoutdiagramms von dem Speichermakro das Empfangen eine Vielzahl von IC-Layoutdiagrammen von Speichermakros. Bei verschiedenen Ausführungsformen umfasst das Empfangen der Vielzahl von Layoutdiagrammen von Speichermakros, dass die Layoutdiagramme dieselben oder verschiedene Layoutdiagramme sind.
  • Bei Vorgang 730 wird das Layoutdiagramm des Speichermakros in ein Layoutdiagramm eines IC-Dies platziert. Bei einigen Ausführungsformen umfasst das Platzieren des Layoutdiagramms des Speichermakros in dem Layoutdiagramm des IC-Dies das Layoutdiagramm des IC-Dies, das dem IC-Die 100D entspricht, das vorstehend mit Bezug auf 1A-4 erörtert wurde.
  • Bei einigen Ausführungsformen ist das Layoutdiagramm ein Layoutdiagramm aus einer Vielzahl von Layoutdiagrammen von Speichermakros und das Platzieren des Layoutdiagramms des Speichermakros in dem Layoutdiagramm des IC-Dies umfasst das Platzieren der Vielzahl von Layoutdiagrammen von Speichermakros in dem Layoutdiagramm des IC-Dies. Bei einigen Ausführungsformen umfasst das Platzieren der Vielzahl von Layoutdiagrammen von Speichermakros in dem Layoutdiagramm des IC-Dies das Anordnen der Vielzahl von Layoutdiagrammen von Speichermakros in Reihen und/oder Spalten.
  • Bei einigen Ausführungsformen umfasst das Platzieren des Layoutdiagramms des Speichermakros in dem Layoutdiagramm des IC-Dies das Platzieren des IC-Layoutdiagramms 800A in einem von dem in 8B gezeigten IC-Layoutdiagramm 800B oder dem in 8C gezeigten IC-Layoutdiagramm 800C.
  • Bei Vorgang 740 wird eine Vielzahl von TSV-Bereichen in dem Layoutdiagramm des IC-Dies angeordnet, indem ein erster TSV-Bereich der Vielzahl von TSV-Bereichen in dem Dummy-Bereich platziert wird. Bei einigen Ausführungsformen umfasst das Anordnen des ersten TSV-Bereichs der Vielzahl von TSV-Bereichen in dem Dummy-Bereich das Platzieren des ersten TSV-Bereichs, der einer Instanz der TSV 100T entspricht, die vorstehend mit Bezug auf 1A-4 erörtert wurde.
  • Bei einigen Ausführungsformen ist der Dummy-Bereich ein erster Dummy-Bereich aus einer Vielzahl von Dummy-Bereichen des Speichermakros und das Anordnen der Vielzahl von TSV-Bereichen in dem Layoutdiagramm des IC-Dies umfasst das Platzieren eines zweiten der Vielzahl von TSV-Bereichen in einem zweiten Dummy-Bereich aus der Vielzahl von Dummy-Bereichen.
  • Bei einigen Ausführungsformen ist das Layoutdiagramm des Speichermakros eines aus einer Vielzahl von Layoutdiagrammen der Speichermakros und das Anordnen der Vielzahl von TSV-Bereichen in dem Layoutdiagramm des IC-Dies umfasst das Platzieren eines TSV-Bereichs aus der Vielzahl von TSV-Bereichen in jedem der Dummy-Bereiche eines entsprechenden Speichermakros aus der Vielzahl von Layoutdiagrammen der Speichermakros.
  • Bei einigen Ausführungsformen ist das Layoutdiagramm des Speichermakros eines aus einer Vielzahl von Layoutdiagrammen von in Reihen angeordneten Speichermakros und das Anordnen der Vielzahl von TSV-Bereichen in dem Layoutdiagramm des IC-Dies umfasst das Platzieren eine Teilmenge aus der Vielzahl von TSV-Bereichen zwischen benachbarten Reihen aus der Vielzahl von Layoutdiagrammen der Speichermakros.
  • Bei einigen Ausführungsformen umfasst das Anordnen der Vielzahl von TSV-Bereichen in dem Layoutdiagramm des IC-Dies das Anordnen der TSV-Bereiche 800TSV in einem von dem in 8B gezeigten IC-Layoutdiagramm 800B oder dem in 8C gezeigten IC-Layoutdiagramm 800C. Jeder der TSV-Bereiche 800TSV ist ein Bereich in einem IC-Layoutdiagramm, welcher in dem Herstellungsprozess als Teil der Definition einer TSV verwendet werden kann, z. B. TSV 100T, wie vorstehend mit Bezug auf 1A-4 erörtert.
  • In dem nicht einschränkenden Beispiel, das in 8B gezeigt ist, umfasst das Anordnen der TSV-Bereiche 800TSV das Platzieren einer Instanz des TSV-Bereichs 800TSV in jeder Instanz des Dummy-Bereichs 800DR jeder Instanz des IC-Layoutdiagramms 800A. In dem nicht einschränkenden Beispiel, das in 8C gezeigt ist, umfasst das Anordnen der TSV-Bereiche 800TSV das Platzieren einer Instanz des TSV-Bereichs 800TSV in einer einzelnen Instanz des Dummy-Bereichs 800DR jeder Instanz des IC-Layoutdiagramms 800A. Bei verschiedenen Ausführungsformen umfasst das Anordnen der TSV-Bereiche 800TSV das Platzieren von Instanzen des TSV-Bereichs 800TSV in Instanzen des Dummy-Bereichs 800DR von Instanzen des IC-Layoutdiagramms 800A auf andere Weise, z. B. das Platzieren einer variierenden Anzahl von Instanzen von TSV-Bereichen in Instanzen des Dummy-Bereichs 800DR für eine gegebene Instanz des IC-Layoutdiagramms 800A.
  • Bei einigen Ausführungsformen basiert das Anordnen der Vielzahl von TSV-Bereichen in dem Layoutdiagramm des IC-Dies auf einem oder mehreren Designkriterien für ein Logik-Die, wie etwa das Logik-Die 400L, das vorstehend mit Bezug auf 4 erörtert wurde. Bei einigen Ausführungsformen umfassen das eine oder die mehreren Designkriterien einen Leistungsabfall basierend auf Widerstandswerten einer Vielzahl von TSVs, die der Vielzahl von TSV-Bereichen entsprechen.
  • Bei Vorgang 750 wird in einigen Ausführungsformen ein IC-Layoutdiagramm erzeugt und in einer Speichervorrichtung gespeichert. Das Erzeugen des IC-Layoutdiagramms wird durch einen Prozessor, z. B. den Prozessor 902 des IC-Layoutdiagramm-Erzeugungssystems 900 ausgeführt, das nachstehend mit Bezug auf 9 erörtert wird.
  • Bei einigen Ausführungsformen umfasst das Erzeugen des IC-Layoutdiagramms das Positionieren eines oder mehrerer Merkmale (nicht gezeigt), z. B. eines Kontakts, einer Durchkontaktierung oder eines leitfähigen Bereichs, entsprechend einer oder mehreren IC-Strukturen, die basierend auf dem einen oder den mehreren Merkmalen hergestellt werden und eingerichtet sind, elektrische Verbindungen zu einem oder mehreren Speichermakros bereitzustellen, die den Speichermakros entsprechen, die den Dummy-Bereich umfassen.
  • Bei verschiedenen Ausführungsformen umfasst das Speichern des IC-Layoutdiagramms in der Speichervorrichtung das Speichern des IC-Layoutdiagramms in einem nichtflüchtigen computerlesbaren Speicher, wie beispielsweise einer Datenbank, und/oder umfasst das Speichern des IC-Layoutdiagramms über ein Netzwerk. In verschiedenen Ausführungsformen umfasst das Speichern des IC-Layoutdiagramms in der Speichervorrichtung das Speichern des IC-Layoutdiagramms in einem nicht-flüchtigen computerlesbaren Speicher 904 und/oder über ein Netzwerk 914 des IC-Layoutdiagramm-Erzeugungssystems 900, das nachstehend mit Bezug auf 9 erörtert wird.
  • In verschiedenen Ausführungsformen umfasst das Erzeugen und Speichern des IC-Layoutdiagramms das Erzeugen und Speichern eines oder mehrerer der IC-Layoutdiagramme 800A-800 C.
  • Bei Vorgang 760 wird bei einigen Ausführungsformen mindestens eine der einen oder der mehreren Halbleitermasken oder mindestens eine Komponente in einer Schicht eines Halbleiter-ICs auf der Basis des IC-Layoutdiagramms gefertigt. Die Fertigung einer oder mehrerer Halbleitermasken oder mindestens einer Komponente in einer Schicht einer Halbleiter-IC wird im Folgenden unter Bezugnahme auf das IC-Herstellungssystem 1000 und 10 erörtert.
  • Bei verschiedenen Ausführungsformen basiert die Fertigung einer oder mehrerer Halbleitermasken oder mindestens einer Komponente in der Schicht der Halbleiter-IC auf einer oder mehreren der IC-Layoutdiagramme 800A-800C.
  • Bei Vorgang 770 werden bei einigen Ausführungsformen ein oder mehrere Herstellungsvorgänge auf der Grundlage des IC-Layoutdiagramms durchgeführt. Bei einigen Ausführungsformen umfasst das Durchführen der einen oder mehreren Herstellungsvorgänge das Durchführen einer oder mehrerer fotolithografischer Belichtungen auf der Grundlage des IC-Layoutdiagramms. Das Ausführen einer oder mehrerer Herstellungsvorgänge, wie beispielsweise einer oder mehrerer fotolithografischer Belichtungen, auf der Grundlage des IC-Layoutdiagramms wird nachstehend unter Bezugnahme auf 10 erörtert.
  • Bei verschiedenen Ausführungsformen basiert das Durchführen einer oder mehrerer Herstellungsvorgänge auf einem oder mehreren der IC-Layoutdiagramme 800A-800C.
  • Durch Ausführen einiger oder aller Vorgänge des Verfahrens 700 wird ein IC-Layoutdiagramm, wie beispielsweise das IC-Layoutdiagramm 800A-800C, entsprechend einer Speichermakrostruktur erzeugt, wobei sich eine TSV durch die Speichermakrostruktur erstreckt, wodurch die Vorteile realisiert werden, die vorstehend mit Bezug auf die Speichermakrostruktur 100 erörtert wurden. Ferner wird durch Festlegen eines Layoutdiagramms eines Speichermakros und separates Anordnen einer Vielzahl von TSV-Bereichen die Designflexibilität erhöht im Vergleich zu Ansätzen, bei denen das Anordnen einer Vielzahl von TSV-Bereichen nicht getrennt von dem Platzieren eines Layoutdiagramms eines Speichermakros erfolgt.
  • 9 ist ein Blockdiagramm eines IC-Layoutdiagramm-Erzeugungssystems 900 gemäß einigen Ausführungsformen. Die hierin beschriebenen Verfahren zum Entwerfen von IC-Layoutdiagrammen gemäß einer oder mehrerer Ausführungsformen sind zum Beispiel unter Verwendung des IC-Layoutdiagramm-Erzeugungssystems 900 gemäß einigen Ausführungsformen implementierbar.
  • Bei einigen Ausführungsformen ist das IC-Layoutdiagramm-Erzeugungssystem 900 eine Universalrechenvorrichtung, die einen Hardwareprozessor 902 und ein nicht flüchtiges computerlesbares Speichermedium 904 umfasst. Das Speichermedium 904 ist unter anderem mit Computerprogrammcode 906, d. h. einem Satz von ausführbaren Anweisungen, codiert, d. h. es speichert diesen Computerprogrammcode. Die Ausführung des Befehls 906 durch den HardwareProzessor 902 bedeutet (zumindest teilweise) ein EDA-Tool, das einen Teil oder das gesamte Verfahren, wie beispielsweise das vorstehend erwähnte Verfahren 700 zum Erzeugen eines IC-Layoutdiagramms (im Folgenden die genannten Prozesse und/oder Verfahren), implementiert.
  • Der Prozessor 902 ist über einen Bus 908 mit dem computerlesbaren Speichermedium 904 elektrisch gekoppelt. Der Prozessor 902 ist außerdem mittels des Busses 908 mit einer E/A-Schnittstelle 910 elektrisch gekoppelt. Die Netzwerkschnittstelle 912 ist auch über den Bus 908 elektrisch mit dem Prozessor 902 verbunden. Die Netzwerkschnittstelle 912 ist mit einem Netzwerk 914 verbunden, sodass der Prozessor 902 und das computerlesbare Speichermedium 904 sich über das Netzwerk 914 mit externen Elementen verbinden können. Der Prozessor 902 ist so eingerichtet, dass er den Computerprogrammcode 906 ausführt, der in dem computerlesbaren Speichermedium 904 codiert ist, um das IC-Layoutdiagramm-Erzeugungssystem 900 zu befähigen, zum Durchführen eines Abschnitts oder der Gesamtheit der genannten Prozesse und/oder Verfahren verwendbar zu sein. Bei einer oder mehreren Ausführungsformen ist der Prozessor 902 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • Bei einer oder mehreren Ausführungsformen ist das computerlesbare Speichermedium 904 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder Halbleiter-System (bzw. -Gerät oder -Vorrichtung). Beispielsweise umfasst das computerlesbare Speichermedium 904 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine entnehmbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Nur-Lese-Speicher (ROM), eine magnetische Festplatte und/oder eine optische Platte. Bei einer oder mehreren Ausführungsformen, die optische Platten verwenden, umfasst das computerlesbare Speichermedium 904 eine CD-ROM (Compact Disc Read-Only Memory), eine CD-RW (Compact Disc ReWritable) und/oder eine DVD (Digital Video Disc).
  • Bei einer oder mehreren Ausführungsformen ist auf dem Speichermedium 904 Computerprogrammcode 906 gespeichert, der dazu konfiguriert ist, das IC-Layoutdiagramm-Erzeugungssystem 900 (wobei eine derartige Ausführung (zumindest teilweise) das EDA-Tool darstellt) zu befähigen, zum Durchführen eines Abschnitts oder der Gesamtheit der aufgeführten Prozesse und/oder Verfahren verwendbar zu sein. Bei einer oder mehreren Ausführungsformen ist auf dem Speichermedium 904 auch Informationen gespeichert, die das Durchführen eines Abschnitts oder der Gesamtheit der aufgeführten Prozesse und/oder Verfahren ermöglichen. Bei einer oder mehreren Ausführungsformen speichert das Speichermedium 904 eine IC-Die-Bibliothek 907 von IC-Dies, die das IC-Layoutdiagramm 800A und/oder 800B umfassen, das vorstehend mit Bezug auf 8A-8C erörtert wurde.
  • Das IC-Layoutdiagramm-Erzeugungssystem 900 umfasst die E/A-Schnittstelle 910. Die E/A-Schnittstelle 910 ist mit externen Schaltungen gekoppelt. Bei einer oder mehreren Ausführungsformen umfasst die E/A-Schnittstelle 910 eine Tastatur, ein Tastenfeld, eine Maus, eine Rollkugel, ein Trackpad, einen Touchbildschirm und/oder Cursor-Richtungstasten zum Übermitteln von Informationen und Befehlen an den Prozessor 902.
  • Das IC-Layoutdiagramm-Erzeugungssystem 900 umfasst außerdem die Netzwerkschnittstelle 912, die mit dem Prozessor 902 gekoppelt ist. Die Netzwerkschnittstelle 912 ermöglicht dem System 900, mit dem Netzwerk 914 zu kommunizieren, mit dem ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerkschnittstelle 912 umfasst Drahtlosnetzwerkschnittstellen wie Bluetooth, Wi-Fi, WiMAX, GPRS oder WCDMA; oder drahtgebundene Netzwerkschnittstellen wie Ethernet, USB oder IEEE-1364. Bei einer oder mehreren Ausführungsformen ist ein Teil oder die Gesamtheit der genannten Prozesse und/oder Verfahren in zwei oder mehr IC-Layoutdiagramm-Erzeugungssystemen 900 implementiert.
  • Das IC-Layoutdiagramm-Erzeugungssystem 900 ist dazu eingerichtet, Informationen über die E/A-Schnittstelle 910 zu empfangen. Die über die E/A-Schnittstelle 910 empfangenen Informationen umfassen Anweisungen, Daten, Designregeln, Bibliotheken von Standardzellen und/oder andere Parameter zum Verarbeiten durch den Prozessor 902. Die Informationen werden über den Bus 908 an den Prozessor 902 übertragen. Das IC-Layoutdiagramm-Erzeugungssystem 900 ist dazu eingerichtet, über die E/A-Schnittstelle 910 Informationen zu empfangen, die eine UI betreffen. Die Informationen sind/werden in dem computerlesbaren Medium 904 als Benutzerschnittstelle (UI) 942 gespeichert.
  • Bei einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als unabhängige Softwareapplikation zur Ausführung durch einen Prozessor implementiert. Bei einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als Softwareapplikation implementiert, die ein Teil einer zusätzlichen Softwareapplikation ist. Bei einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als Zusatzmodul für eine Softwareapplikation implementiert. Bei einigen Ausführungsformen ist mindestens einer der aufgeführten Prozesse und/oder Verfahren als Softwareapplikation implementiert, die ein Abschnitt eines EDA-Tools ist. Bei einigen Ausführungsformen ist ein Abschnitt oder das gesamte genannte Verfahren und/oder Verfahren als Software-Anwendung implementiert, die von dem IC-Layoutdiagramm-Erzeugungssystem 900 verwendet wird. Bei einigen Ausführungsformen wird ein Layoutdiagramm, das Standardzellen umfasst, unter Verwendung eines Tools wie VIRTUOSO®, das von CADENCE DESIGN SYSTEMS, Inc. lieferbar ist, oder eines anderen geeigneten Layouterzeugungstools erzeugt.
  • Bei einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms realisiert, das in einem nichtflüchtigen computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele für ein nichtflüchtiges computerlesbares Aufzeichnungsmedium umfassen, sind aber nicht beschränkt auf, einen externen/entnehmbaren und/oder internen/eingebauten Speicher bzw. Speichereinheit, z. B. eine optische Platte wie eine DVD, eine magnetische Platte, wie eine Festplatte, ein Halbleiterspeicher wie ein ROM, ein RAM, eine Speicherkarte und/oder dergleichen.
  • 10 ist ein Blockdiagramm des IC-Herstellungssystems 1000 und eines zugehörigen IC-Herstellungsablaufs gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen werden basierend auf einem IC-Layoutdiagramm (A) eine oder mehrere Halbleitermasken und/oder (B) mindestens eine Komponente in einer Schicht einer integrierten Halbleiterschaltung unter Verwendung des Herstellungssystems 1000 gefertigt.
  • In 10 umfasst das IC-Herstellungssystem 1000 Entitäten wie ein Designhaus 1020, ein Maskenhaus 1030 und einen IC-Hersteller/-Fertiger (eine „Fab“) 1050, die bei den Design-, Entwicklungs- und Herstellungszyklen und/oder Diensten miteinander interagieren, die mit der Herstellung eines IC-Bauelements 1060 in Zusammenhang stehen. Die Entitäten im System 1000 sind über ein Kommunikationsnetzwerk verbunden. Bei einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einziges Netzwerk. Bei einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netze, etwa ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst drahtgebundene und/oder drahtlose Kommunikationskanäle. Jede Entität interagiert mit einer oder mehreren anderen Entitäten und stellt einer oder mehreren anderen Entitäten Dienste bereit und/oder empfängt Dienste von diesen. Bei einigen Ausführungsformen sind zwei oder mehr von dem Designhaus 1020, dem Maskenhaus 1030 und der IC-Fab 1050 im Besitz einer einzigen, größeren Firma. Bei einigen Ausführungsformen koexistieren zwei oder mehr von dem Designhaus 1020, dem Maskenhaus 1030 und der IC-Fab 1050 in einer gemeinsamen Einrichtung und verwenden gemeinsame Ressourcen.
  • Das Designhaus (bzw. Designteam) 1020 erzeugt ein IC-Design-Layoutdiagramm 1022. Das IC-Design-Layoutdiagramm 1022 umfasst verschiedene geometrische Strukturen, z. B. ein vorstehend erörtertes IC-Layoutdiagramm. Die geometrischen Strukturen entsprechen Strukturen aus Metall-, Oxid- oder Halbleiterschichten, die die verschiedenen Komponenten des zu fertigenden IC-Bauelements 1060 bilden. Die verschiedenen Schichten kombinieren, um verschiedene IC-Merkmale zu formen. Zum Beispiel umfasst ein Abschnitt des IC-Design-Layoutdiagramms 1022 verschiedene IC-Merkmale, zum Beispiel einen aktiven Bereich, eine Gate-Elektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschichtverbindung und Öffnungen für Bondpads, die in einem Halbleitersubstrat (z. B. einem Siliziumwafer) und verschiedenen auf dem Halbleitersubstrat angeordneten Materialschichten zu bilden sind. Das Designhaus 1020 implementiert eine geeignete Designprozedur, um das IC-Design-Layoutdiagramm 1022 zu bilden. Die Designprozedur umfasst logisches Design, physisches Design und/oder Ort und Weg. Das IC-Design-Layoutdiagramm 1022 wird in einer oder mehreren Dateien präsentiert, die Informationen zu den geometrischen Strukturen aufweisen. Zum Beispiel kann das IC-Design-Layoutdiagramm 1022 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt werden.
  • Das Maskenhaus 1030 umfasst die Datenaufbereitung 1032 und die Maskenfertigung 1044. Das Maskenhaus 1030 verwendet das IC-Design-Layoutdiagramm 1022, um eine oder mehrere Masken 1045 herzustellen, die zum Fertigen der verschiedenen Schichten des IC-Bauelements 1060 gemäß dem IC-Design-Layoutdiagramm 1022 zu verwenden sind. Das Maskenhaus 1030 führt eine Maskendatenaufbereitung 1032 durch, bei der das IC-Design-Layoutdiagramm 1022 in eine repräsentative Datei („RDF“ - Representative Data File) übersetzt wird. Die Maskendatenaufbereitung 1032 stellt die RDF der Maskenfertigung 1044 bereit. Die Maskenfertigung 1044 umfasst einen Maskenschreiber. Der Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat um, etwa einer Maske (Retikel) 1045 oder einem Halbleiterwafer 1053. Das Design-Layoutdiagramm 1022 wird durch die Maskendatenaufbereitung 1032 so bearbeitet, dass speziellen Eigenschaften des Maskenschreibers und/oder Anforderungen der IC-Fab 1050 erfüllt werden. In 10 sind die Maskendatenaufbereitung 1032 und die Maskenfertigung 1044 als separate Elemente veranschaulicht. Bei einigen Ausführungsformen können die Maskendatenaufbereitung 1032 und die Maskenfertigung 1044 gemeinsam als Maskendatenaufbereitung bezeichnet werden.
  • Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 1032 eine Korrektur von optischen Naheffekten (OPC - Optical Proximity Correction), die Lithografieverbesserungstechniken verwendet, um Bildfehler zu kompensieren, etwa solche, die durch Beugung, Interferenz, andere Prozesseffekte und dergleichen verursacht werden können. Die OPC passt das IC-Design-Layoutdiagramm 1022 an. Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 1032 weitere Auflösungsverbesserungstechniken (RET - Resolution Enhancement Techniques), etwa Schrägbeleuchtung, Subauflösungshilfsmerkmale, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. Bei einigen Ausführungsformen wird auch eine inverse Lithografietechnik (ILT) verwendet, die die OPC als ein inverses Abbildungsproblem behandelt.
  • Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 1032 einen Maskenregelprüfer (MRC - Mask Rule Checker), der das IC-Design-Layoutdiagramm 1022, das OPC-Prozessen unterzogen wurde, mit einem Satz von Maskenerzeugungsregeln überprüft, die bestimmte geometrische und/oder Verbindungs-Beschränkungen enthalten, um ausreichende Randabstände sicherzustellen, um Schwankungen der Halbleiterherstellungsprozesse zu berücksichtigen und dergleichen. Bei einigen Ausführungsformen modifiziert der MRC das IC-Design-Layoutdiagramm 1022, um Einschränkungen bei der Maskenfertigung 1044, die möglicherweise einen Teil der durch die OPC durchgeführten Modifikation rückgängig machen, zu kompensieren, um den Maskenerzeugungsregeln zu entsprechen.
  • Bei einigen Ausführungsformen umfasst die Maskendatenaufbereitung 1032 eine Lithografieprozessprüfung (LPC - Lithography Process Checking), die eine Verarbeitung simuliert, die durch die IC-Fab 1050 implementiert wird, um das IC-Bauelement 1060 zu fertigen. Die LPC simuliert diese Verarbeitung auf der Grundlage des IC-Design-Layoutdiagramms 1022, um eine simulierte hergestellte Vorrichtung wie das IC-Bauelement 1060 zu erzeugen. Verarbeitungsparameter bei der LPC-Simulation können verschiedenen Prozessen im IC-Herstellungszyklus zugeordnete Parameter, Werkzeugen, die zum Herstellen des ICs verwendet werden, zugeordnete Parameter und/oder andere Aspekte des Herstellungsprozesses umfassen. Die LPC berücksichtigt verschiedene Faktoren, wie Luftbildkontrast, Tiefenschärfe (DOF - depth of focus), Maskenfehlerverstärkungsfaktor (MEEF - mask error enhancement factor), andere geeignete Faktoren und dergleichen oder Kombinationen davon. Bei einigen Ausführungsformen werden nach der Erzeugung eines simulierten produzierten Bauelements durch die LPC die OPC und/oder die MRC zum weiteren Verfeinern des IC-Design-Layoutdiagramms 1022 wiederholt, wenn die Form des simulierten Bauelements zu weit von der Erfüllung der Designregeln entfernt ist.
  • Es versteht sich, dass die vorstehende Beschreibung der Maskendatenvorbereitung 1032 der Klarheit halber vereinfacht worden ist. Bei einigen Ausführungsformen umfasst die Datenaufbereitung 1032 zusätzliche Merkmale wie beispielsweise eine logische Verknüpfung (LOP - Logic Operation), um das IC-Design-Layoutdiagramm 1022 gemäß Herstellungsregeln zu modifizieren. Außerdem können die bei der Datenaufbereitung 1032 auf das IC-Design-Layoutdiagramm 1022 angewendeten Prozesse in vielen unterschiedlichen Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenaufbereitung 1032 und während der Maskenfertigung 1044 wird die Maske 1045 oder eine Gruppe von Masken 1045 basierend auf dem modifizierten IC-Design-Layoutdiagramm 1022 gefertigt. Bei einigen Ausführungsformen umfasst die Maskenfertigung 1044 das Durchführen einer oder mehrerer lithografischer Belichtungen basierend auf dem IC-Design-Layoutdiagramm 1022. Bei einigen Ausführungsformen wird ein Elektronenstrahl (e-beam) oder ein Mechanismus mit mehreren Elektronenstrahlen verwendet, um basierend auf dem modifizierten IC-Design-Layoutdiagramm 1022 eine Struktur auf einer Maske (Fotomaske oder Retikel) 1045 zu bilden. Die Maske 1045 kann gemäß verschiedenen Technologien gebildet werden. Bei einigen Ausführungsformen wird die Maske 1045 unter Verwendung von binärer Technologie gebildet. Bei einigen Ausführungsformen weist eine Maskenstruktur undurchlässige Bereiche und transparente Bereiche auf. Ein Strahlungsbündel, etwa aus Ultraviolett- (UV-) oder EUV-Strahlen, das zum Belichten der Schicht aus bildempfindlichem Material (z. B. Fotolack), mit der ein Wafer beschichtet worden ist, verwendet wird, wird durch den undurchlässigen Bereich blockiert und durch die transparenten Bereiche durchgelassen. In einem Beispiel umfasst eine binäre Maskenversion der Maske 1045 ein transparentes Substrat (z. B. Quarzglas) und ein undurchlässiges Material (z. B. Chrom), das in den undurchlässigen Bereichen der binären Maske aufgebracht wurde. In einem anderen Beispiel wird die Maske 1045 unter Verwendung einer Phasenverschiebungstechnik gebildet. Bei einer Phasenverschiebungsmasken-(PSM - phase shift mask) Version der Maske 1045 sind verschiedene Merkmale in der auf der Phasenverschiebungsmaske gebildeten Struktur dazu eingerichtet, eine geeignete Phasendifferenz aufzuweisen, um die Auflösung und die Abbildungsqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine alternierende PSM sein. Die durch die Maskenfertigung 1044 erzeugte(n) Maske(n) wird (werden) in vielen unterschiedlichen Prozessen verwendet. Beispielsweise wird eine solche Maske/werden solche Masken in einem Ionenimplantationsprozess, um verschiedene dotierte Bereiche im Halbleiterwafer 1053 zu bilden, in einem Ätzprozess, um verschiedene Ätzbereiche im Halbleiterwafer 1053 zu bilden, und/oder in anderen geeigneten Prozessen verwendet.
  • Die IC-Fab 1050 ist ein IC-Fertigungsunternehmen, das eine oder mehrere Herstellungseinrichtungen zur Fertigung verschiedener IC-Produkte umfasst. Bei einigen Ausführungsformen ist die IC-Fab 1050 eine Halbleiterfabrik. Zum Beispiel kann es eine Herstellungseinrichtung für die Front-End-Fertigung mehrerer IC-Produkte (Front-End-of-Line (FEOL) -Fertigung) geben, während eine zweite Herstellungseinrichtung die Back-End-Fertigung für die Verschaltung und Verpackung der IC-Produkte (Back-End-of-Line (BEOL) -Fertigung) bereitstellen kann und eine dritte Herstellungseinrichtung andere Dienstleistungen für die Fabrik bereitstellen kann.
  • Die IC-Fab 1050 umfasst Wafer-Fertigungswerkzeuge 1052, die dazu eingerichtet sind, verschiedene Herstellungsvorgänge an dem Halbleiterwafer 1053 derart auszuführen, dass das IC-Bauelement 1060 entsprechend der/den Maske(n), z. B. Maske 1045, gefertigt wird. Bei verschiedenen Ausführungsformen umfassen die Fertigungswerkzeuge 1052 einen Wafer-Stepper, einen Ionenimplantierer, einen Fotolackbeschichter, eine Prozesskammer, z. B. eine CVD-Kammer oder ein LPCVD-Ofen, ein CMP-System, ein Plasmaätzsystem, ein Waferreinigungssystem und/oder andere Herstellungsausrüstung, die einen oder mehrere geeignete Herstellungsprozesse wie vorliegend erörtert ausführen kann.
  • Die IC-Fab 1050 verwendet die vom Maskenhaus 1030 gefertigte(n) Maske(n) 1045, um das IC-Bauelement 1060 zu fertigen. Somit verwendet die IC-Fab 1050 zumindest indirekt das IC-Design-Layoutdiagramm 1022, um das IC-Bauelement 1060 zu fertigen. Bei einigen Ausführungsformen wird der Halbleiterwafer 1053 von der IC-Fab 1050 unter Verwendung der Maske(n) 1045 gefertigt, um das IC-Bauelement 1060 zu bilden. Bei einigen Ausführungsformen umfasst die IC-Fertigung das Durchführen einer oder mehrerer lithografischer Belichtungen zumindest indirekt basierend auf dem IC-Design-Layoutdiagramm 1022. Der Halbleiterwafer 1053 umfasst ein Siliziumsubstrat oder ein anderes geeignetes Substrat mit darauf gebildeten Materialschichten. Der Halbleiterwafer 1053 umfasst ferner verschiedene dotierte Bereiche, dielektrische Merkmale, mehrlagige Verbindungen und/oder dergleichen (die in nachfolgenden Herstellungsschritten gebildet werden).
  • Details betreffend ein Herstellungssystem für integrierte Schaltungen (ICs) (z. B. das System 1000 aus 10) und einen zugehörigen IC-Herstellungsablauf finden sich z. B. in dem US-Patent Nr. 9,256,709 , erteilt am 9. Februar 2016, der US-Vorabveröffentlichung Nr. 20150278429 , veröffentlicht am 1. Oktober 2015, der US-Vorabveröffentlichung Nr. 20140040838 , veröffentlicht am 6. Februar 2014, und dem US-Patent Nr. 7.260.442 , erteilt am 21. August 2007, die alle hiermit durch Bezugnahme jeweils vollständig aufgenommen werden.
  • Bei einigen Ausführungsformen umfasst eine Speichermakrostruktur ein erstes Speicher-Array, ein zweites Speicher-Array, eine Zellenaktivierungsschaltung, die mit dem ersten und zweiten Speicher-Array gekoppelt und zwischen dem ersten und zweiten Speicher-Array angeordnet ist, eine Steuerschaltung, die mit der Zellenaktivierungsschaltung gekoppelt und neben dem Zellenaktivierungsschaltung angeordnet ist, und eine TSV, die sich durch eine von der Zellenaktivierungsschaltung oder der Steuerschaltung erstreckt. Bei einigen Ausführungsformen umfasst die Zellenaktivierungsschaltung einen ersten Abschnitt, der mit dem ersten Speicher-Array gekoppelt ist, und einen zweiten Abschnitt, der mit dem zweiten Speicher-Array gekoppelt ist, wobei sich die TSV durch die Zellenaktivierungsschaltung zwischen dem ersten Abschnitt und dem zweiten Abschnitt erstreckt und wobei die Steuerschaltung eingerichtet ist, um einen ersten Satz von vordecodierten Signalen zum ersten Abschnitt und einen zweiten Satz von vordecodierten Signalen zum zweiten Abschnitt zu übertragen. Bei einigen Ausführungsformen sind der erste und der zweite Abschnitt durch einen Dummy-Bereich getrennt, und die TSV erstreckt sich durch den Dummy-Bereich. Bei einigen Ausführungsformen erstreckt sich die TSV durch die Steuerschaltung, die so eingerichtet ist, dass sie einen einzelnen Satz von vordecodierten Signalen an die Zellenaktivierungsschaltung überträgt. Bei einigen Ausführungsformen ist die TSV eine erste TSV, die Steuerschaltung ist eine lokale Steuerschaltung, die Speichermakrostruktur umfasst eine globale Steuerschaltung, die mit der lokalen Steuerschaltung gekoppelt ist, und die zweite TSV erstreckt sich durch die globale Steuerschaltung. Bei einigen Ausführungsformen ist die Zellenaktivierungsschaltung eine erste Zellenaktivierungsschaltung, wobei die TSV eine erste TSV ist, die sich durch die erste Zellenaktivierungsschaltung erstreckt und die Speichermakrostruktur eine zweite Zellenaktivierungsschaltung und eine zweite TSV umfasst, die sich durch die zweite Zellenaktivierungsschaltung erstreckt. Bei einigen Ausführungsformen ist die Steuerschaltung eine erste lokale Steuerschaltung, die TSV ist eine erste TSV, die sich durch die erste lokale Steuerschaltung erstreckt und die Speichermakrostruktur umfasst eine zweite lokale Steuerschaltung und eine zweite TSV, die sich durch die zweite lokale Steuerschaltung erstreckt. Bei einigen Beispielen ist die Speichermakrostruktur eine Speichermakrostruktur aus einer Vielzahl von Speichermakrostrukturen, wobei jede Speichermakrostruktur aus der Vielzahl von Speichermakrostrukturen eine entsprechende Zellenaktivierungsschaltung und eine entsprechende Steuerschaltung umfasst, die TSV eine TSV aus der Vielzahl von TSVs ist und jede TSV aus der Vielzahl von TSVs sich durch eine entsprechende Schaltung von der Zellenaktivierungsschaltung oder der Steuerschaltung aus der Vielzahl von Speichermakrostrukturen erstreckt.
  • Bei einigen Ausführungsformen umfasst das IC-Gehäuse ein Logik-Die, ein Substrat und ein Speicher-Die zwischen dem Logik-Die und dem Substrat. Das Speicher-Die umfasst eine Vielzahl von Speichermakros und eine Vielzahl von TSVs, die die Vorder- und Rückseite des Speicher-Dies überspannen und elektrisch mit dem Logik-Die und dem Substrat gekoppelt sind, und wobei sich eine TSV aus der Vielzahl von TSVs durch ein Speichermakro aus der Vielzahl von Speichermakros erstreckt und elektrisch davon isoliert ist. Bei einigen Ausführungsformen erstreckt sich die TSV durch eine der Zellenaktivierungsschaltungen oder Steuerschaltungen des Speichermakros. Bei einigen Ausführungsformen ist die TSV eine TSV in einer ersten Teilmenge der Vielzahl von TSVs, wobei jede TSV in der ersten Teilmenge der Vielzahl von TSVs sich durch ein entsprechendes Speichermakro aus der Vielzahl von Speichermakros erstreckt und wobei jede TSV in einer zweiten Teilmenge der Vielzahl von TSVs sich durch das Speicher-Die außerhalb jedes Speichermakros aus der Vielzahl von Speichermakros erstreckt. Bei einigen Ausführungsformen ist ein Abstand der Vielzahl von Speichermakros doppelt so groß wie ein Abstand der Vielzahl von TSVs. Bei einigen Ausführungsformen ist das Speicher-Die ein aus der Vielzahl von Speicher-Dies, die zwischen dem Logik-Die und dem Substrat angeordnet sind, und jedes Speicher-Die aus der Vielzahl von Speicher-Dies umfasst eine entsprechende Vielzahl von Speichermakros und eine entsprechende Vielzahl von TSVs, die die Vorder- und Rückseite des entsprechenden Speicher-Dies überspannen und elektrisch mit dem Logik-Die und dem Substrat gekoppelt sind, wobei sich eine entsprechende TSV aus der Vielzahl von TSVs durch ein entsprechendes Speichermakro aus der Vielzahl von Speichermakros erstreckt. Bei einigen Ausführungsformen sind das Logik-Die, die Vielzahl von Speicher-Dies und das Substrat in einer einzigen Richtung ausgerichtet. Bei einigen Ausführungsformen umfasst jedes der Vielzahl von Speichermakros ein Array von SRAM-Zellen.
  • Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen einer Speichermakrostruktur das Aufbauen eines Speichermakros in einem Halbleiterwafer, wobei das Speichermakro eine Zellenaktivierungsschaltung und eine Steuerschaltung umfasst, und das Konstruieren einer TSV, die die Vorder- und Rückseite des Halbleiterwafers überspannt und sich durch eine von der Zellenaktivierungsschaltung oder der Steuerschaltung erstreckt. Bei einigen Ausführungsformen umfasst das Aufbauen des Speichermakros das Bilden eines Dummy-Bereichs, der eine oder mehrere dielektrische Schichten in einer von der Zellenaktivierungsschaltung oder der Steuerschaltung umfasst, und das Aufbauen der TSV umfasst das Aufbauen der TSV, die sich durch den Dummy-Bereich erstreckt. Bei einigen Ausführungsformen ist das Speichermakro ein erstes Speichermakro, die TSV ist eine erste TSV, das Aufbauen des Speichermakros umfasst das Aufbauen eines zweiten Speichermakros neben dem ersten Speichermakro, und das Konstruieren der TSV umfasst das Konstruieren einer zweiten TSV, die sich zwischen dem ersten Speichermakro und dem zweiten Speichermakro erstreckt. Bei einigen Ausführungsformen ist die TSV eine erste TSV und das Konstruieren der TSV umfasst das Konstruieren einer zweiten TSV, die sich durch die andere von der Zellenaktivierungsschaltung oder der Steuerschaltung erstreckt. Bei einigen Ausführungsformen umfasst das Verfahren das Verbinden der TSV mit einer Leistungsverteilungsstruktur eines IC-Gehäuses.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Claims (20)

  1. Speichermakrostruktur umfassend: ein erstes Speicher-Array; ein zweites Speicher-Array; eine Zellenaktivierungsschaltung, die mit dem ersten und dem zweiten Speicher-Array gekoppelt und zwischen dem ersten und dem zweiten Speicher-Array angeordnet ist; eine Steuerschaltung, die mit der Zellenaktivierungsschaltung gekoppelt und neben der Zellenaktivierungsschaltung angeordnet ist; und eine Silizium-Durchkontaktierung (TSV), die sich durch die Zellenaktivierungsschaltung oder durch die Steuerschaltung erstreckt.
  2. Speichermakrostruktur nach Anspruch 1, wobei die Zellenaktivierungsschaltung einen mit dem ersten Speicher-Array gekoppelten ersten Abschnitt und einen mit dem zweiten Speicher-Array gekoppelten zweiten Abschnitt umfasst, sich die TSV durch die Zellenaktivierungsschaltung zwischen dem ersten Abschnitt und dem zweiten Abschnitt erstreckt und die Steuerschaltung so eingerichtet ist, dass sie einen ersten Satz von vordecodierten Signalen zum ersten Abschnitt sendet und einen zweiten Satz von vordecodierten Signalen zum zweiten Abschnitt sendet.
  3. Speichermakrostruktur nach Anspruch 2, wobei der erste und der zweite Abschnitt durch einen Dummy-Bereich getrennt sind und sich die TSV durch den Dummy-Bereich hindurch erstreckt.
  4. Speichermakrostruktur nach Anspruch 1, wobei sich die TSV durch die Steuerschaltung hindurch erstreckt und die Steuerschaltung so eingerichtet ist, dass sie einen einzelnen Satz von vordecodierten Signalen zur Zellenaktivierungsschaltung sendet.
  5. Speichermakrostruktur nach Anspruch 4, wobei die TSV eine erste TSV ist, die Steuerschaltung eine lokale Steuerschaltung ist, die Speichermakrostruktur eine globale Steuerschaltung umfasst, die mit der lokalen Steuerschaltung gekoppelt ist und sich eine zweite TSV durch die globale Steuerschaltung hindurch erstreckt.
  6. Speichermakrostruktur nach Anspruch 1, wobei die Zellenaktivierungsschaltung eine erste Zellenaktivierungsschaltung ist, die TSV eine erste TSV ist, die sich durch die erste Zellenaktivierungsschaltung hindurch erstreckt und die Speichermakrostruktur eine zweite Zellenaktivierungsschaltung und eine zweite TSV, die sich durch die zweite Zellenaktivierungsschaltung hindurch erstreckt, umfasst.
  7. Speichermakrostruktur nach Anspruch 1, wobei die Steuerschaltung eine erste lokale Steuerschaltung ist, die TSV eine erste TSV ist, die sich durch die erste lokale Steuerschaltung hindurch erstreckt und die Speichermakrostruktur eine zweite lokale Steuerschaltung und eine zweite TSV, die sich durch die zweite lokale Steuerschaltung hindurch erstreckt, umfasst.
  8. Speichermakrostruktur nach Anspruch 1, wobei die Speichermakrostruktur eine Speichermakrostruktur aus einer Vielzahl von Speichermakrostrukturen ist, wobei jede Speichermakrostruktur aus der Vielzahl von Speichermakrostrukturen eine entsprechende Zellenaktivierungsschaltung und eine entsprechende Steuerschaltung umfasst, die TSV eine TSV aus einer Vielzahl von TSVs ist und sich jede TSV aus der Vielzahl von TSVs durch die entsprechende eine von der Zellenaktivierungsschaltung oder der Steuerschaltung einer entsprechenden Speichermakrostruktur aus der Vielzahl von Speichermakrostrukturen hindurch erstreckt.
  9. Integriertes Schaltungs-(IC)Gehäuse, umfassend: ein Logik-Die; ein Substrat; und ein Speicher-Die, das zwischen dem Logik-Die und dem Substrat angeordnet ist, wobei das Speicher-Die Folgendes umfasst: eine Vielzahl von Speichermakros; und eine Vielzahl von Silizium-Durchkontaktierungen (Through Silicon Vias, TSVs), die die Vorderseite und die Rückseite des Speicher-Dies überspannen und elektrisch mit dem Logik-Die und dem Substrat gekoppelt sind, wobei sich eine TSV aus der Vielzahl von TSVs durch ein Speichermakro aus der Vielzahl von Speichermakros hindurch erstreckt und elektrisch davon isoliert ist.
  10. IC-Gehäuse nach Anspruch 9, wobei sich die TSV durch eine Zellenaktivierungsschaltung oder durch eine Steuerschaltung des Speichermakros erstreckt.
  11. IC-Gehäuse nach Anspruch 9, wobei die TSV eine TSV einer ersten Teilmenge aus der Vielzahl von TSVs ist, sich jede TSV der ersten Teilmenge aus der Vielzahl von TSVs durch ein entsprechendes Speichermakro aus der Vielzahl von Speichermakros erstreckt und sich jede TSV einer zweiten Teilmenge aus der Vielzahl von TSVs durch das Speicher-Die außerhalb jedes Speichermakros aus der Vielzahl von Speichermakros erstreckt.
  12. IC-Gehäuse nach Anspruch 9, wobei ein Abstand der Vielzahl von Speichermakros doppelt so groß wie ein Abstand der Vielzahl von TSVs ist.
  13. IC-Gehäuse nach Anspruch 9, wobei das Speicher-Die ein Speicher-Die aus der Vielzahl von Speicher-Dies ist, die zwischen dem Logik-Die und dem Substrat angeordnet sind, und jedes Speicher-Die aus der Vielzahl von Speicher-Dies Folgendes umfasst: eine entsprechende Vielzahl von Speichermakros; und eine entsprechende Vielzahl von TSVs, die die Vorderseite und die Rückseite des entsprechenden Speicher-Dies überspannen und elektrisch mit dem Logik-Die und dem Substrat gekoppelt sind, wobei sich eine entsprechende TSV aus der Vielzahl von TSVs durch ein entsprechendes Speichermakro aus der Vielzahl von Speichermakros erstreckt.
  14. IC-Gehäuse nach Anspruch 13, wobei das Logik-Die, die Vielzahl von Speicher-Dies und das Substrat in einer einzigen Richtung ausgerichtet sind.
  15. IC-Gehäuse nach Anspruch 9, wobei jedes Speichermakro aus der Vielzahl von Speichermakros ein Array von statischen Direktzugriffsspeicherzellen (SRAM-Zellen) umfasst.
  16. Verfahren zum Herstellen einer Speichermakrostruktur, wobei das Verfahren Folgendes umfasst: Aufbauen eines Speichermakros in einem Halbleiterwafer, wobei das Speichermakro eine Zellenaktivierungsschaltung und eine Steuerschaltung umfasst; und Konstruieren einer Silizium-Durchkontaktierung (Through-Silicon Via, TSV), die die Vorderseite und die Rückseite des Halbleiterwafers überspannt und sich durch die Zellenaktivierungsschaltung oder durch die Steuerschaltung erstreckt.
  17. Verfahren nach Anspruch 16, wobei das Aufbauen des Speichermakros das Bilden eines Dummy-Bereichs, der eine oder mehrere dielektrische Schichten in einer von der Zellenaktivierungsschaltung oder der Steuerschaltung umfasst, umfasst und das Konstruieren der TSV das Konstruieren der TSV, die sich durch den Dummy-Bereich erstreckt, umfasst.
  18. Verfahren nach Anspruch 16, wobei das Speichermakro ein erstes Speichermakro ist, die TSV eine erste TSV ist, das Aufbauen des Speichermakros das Aufbauen eines zweiten Speichermakros neben dem ersten Speichermakro umfasst und das Konstruieren der TSV das Konstruieren einer zweiten TSV umfasst, die sich zwischen dem ersten und dem zweiten Speichermakro erstreckt.
  19. Verfahren nach Anspruch 16, wobei die TSV eine erste TSV ist und das Konstruieren der TSV das Konstruieren einer zweiten TSV umfasst, die sich durch die andere von der Zellenaktivierungsschaltung oder der Steuerschaltung erstreckt.
  20. Verfahren nach Anspruch 16, ferner umfassend: Verbinden der TSV mit einer Leistungsverteilungsstruktur eines integrierten Schaltungs(IC)-Gehäuses.
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