DE102023100725A1 - Ic-logikbauteil, layout, system und verfahren - Google Patents

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Chia Chun Wu
Hui-Zhong ZHUANG
Yung-Chen CHIEN
Jerry Chang Jui Kao
Xiangdong Chen
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Abstract

Ein IC-Bauteil weist eine erste und zweite Stromschiene, die sich in einer ersten Richtung erstrecken und eine von einer Stromversorgungs- oder Referenzspannung führen, eine dritte Stromschiene, die sich zwischen der ersten und zweiten Stromschiene erstreckt und die andere der Stromversorgungs- oder Referenzspannung führt, und mehrere Transistoren auf, die erste bis vierte aktive Bereiche, die sich zwischen der ersten und zweiten Stromschiene erstrecken, mehrere Gate-Strukturen, die sich senkrecht zu der ersten Richtung erstrecken, und ein erstes und zweites leitfähiges Segment, die sich in der zweiten Richtung über die dritte Stromschiene erstrecken, auf. Jeder von dem zweiten und dritten aktiven Bereich befindet sich neben der dritten Stromschiene, jedes von dem ersten und zweiten leitfähigen Segment ist mit S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs elektrisch verbunden und die mehreren Transistoren sind als eines von einem AOI, einem OAI oder einem Vier-Eingänge-NAND-Gate eingerichtet.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/310,478 , eingereicht am 15. Februar 2022, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Der anhaltende Trend zur Miniaturisierung integrierter Schaltungen (ICs) hat zu zunehmend kleineren Vorrichtungen geführt, die weniger Leistung verbrauchen, dennoch mehr Funktionalität bei höheren Geschwindigkeiten als frühere Technologien bereitstellen. Eine solche Miniaturisierung wurde durch Innovationen in Design und Herstellung erzielt, die an zunehmend strenge Spezifikationen gebunden sind. Verschiedene Werkzeuge zur elektronischen Designautomatisierung (EDA) werden verwendet, um Designs für Halbleitervorrichtungen zu erstellen, überarbeiten und umzusetzen, während sichergestellt wird, dass IC-Strukturdesign- und Herstellungsspezifikationen erfüllt sind.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A-1C sind Diagramme von IC-Logikbauteilen gemäß manchen Ausführungsformen.
    • 2A ist ein schematisches Diagramm eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 2B ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 2C ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 2D ist eine Querschnittsansicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 2E ist eine Querschnittsansicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 3A ist ein schematisches Diagramm eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 3B ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 4A ist ein schematisches Diagramm eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 4B ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 5A ist ein schematisches Diagramm eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 5B ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 6A ist ein schematisches Diagramm eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 6B ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 7A ist ein schematisches Diagramm eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 7B ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 8A ist ein schematisches Diagramm eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 8B ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 9A ist ein schematisches Diagramm eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 9B ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 10A ist ein schematisches Diagramm eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 10B ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 11A ist ein schematisches Diagramm eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 11B ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 12A ist ein schematisches Diagramm eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 12B ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 13A ist ein schematisches Diagramm eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 13B ist eine Draufsicht eines IC-Layoutdiagramms und eines entsprechenden IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 14 ist ein Ablaufdiagramm eines Verfahrens zum Betreiben eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 15 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen eines IC-Logikbauteils gemäß manchen Ausführungsformen.
    • 16 ist ein Ablaufdiagramm eines Verfahrens zum Erstellen eines IC-Layoutdiagramms gemäß manchen Ausführungsformen.
    • 17 ist ein Blockdiagramm eines IC-Layoutdiagramm-Erstellungssystems gemäß manchen Ausführungsformen.
    • 18 ist ein Blockdiagramm eines IC-Herstellungssystems und eines damit verbundenen IC-Herstellungsablaufs gemäß manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten, Werten, Schritten, Betrieben, Materialien, Anordnungen oder dergleichen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt begrenzend zu sein. Andere Komponenten, Werte, Betriebe, Materialien, Anordnungen oder dergleichen werden in Betracht gezogen. Zum Beispiel kann die Bildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Strukturelement in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Strukturelemente zwischen dem ersten und dem zweiten Strukturelement gebildet sein können, sodass das erste und das zweite Strukturelement nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Strukturelements zu (einem) anderen Element(en) oder Strukturelement(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sollen verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.
  • In verschiedenen Ausführungsformen weist ein IC-Bauteil, das auf einem IC-Layoutdiagramm basiert, drei Stromschienen und mehrere Transistoren auf, die vier aktive Bereiche, mehrere Gates und ein erstes und zweites leitfähiges Segment, die sich über die mittlere Stromschiene erstrecken, enthalten. Jedes von dem ersten und zweiten leitfähigen Segment ist elektrisch mit Source/Drain-Strukturen (S/D-Strukturen) in jedem des zweiten und dritten aktiven Bereichs verbunden, und die mehreren Transistoren sind als ein Logikbauteil eingerichtet, wie ein Und-Oder-Wechselrichter (AOI), ein Oder-Und-Wechselrichter (OAI) oder ein Vier-Eingänge-NAND-Gate. Verglichen mit Methoden, in welchen solche Logikbauteile anders eingerichtet sind, z.B. auf insgesamt zwei Stromschienen basieren, sind leitfähige Segmentlängen, und somit geringere Geschwindigkeit und Zuverlässigkeitsrisiken, die auf Elektromigration basieren, verringert.
  • Wie in der Folge besprochen, zeigen 1A-1C Schaltungstopologien auf oberster Ebene, jede von 2A-13A ist ein schematisches Diagramm einer Logikschaltungsausführungsform und jede von 2B-2E und 3B-13B zeigt eine Drauf- oder Querschnittsansicht einer entsprechenden Bauteil/Layoutdiagramm-Ausführungsform, in der die Bezugszeichen sowohl IC-Bauteilstrukturelemente als auch die IC-Layoutstrukturelemente zeigen, die verwendet werden, um die entsprechenden IC-Bauteilstrukturelemente in einem Herstellungsprozess zumindest teilweise zu definieren, wie z.B. ein Verfahren 1500, das unten in Bezug auf 15 besprochen ist, und/oder ein IC-Herstellungsablauf, der mit einem IC-Herstellungssystem 1800 verbunden ist, das unten in Bezug auf 18 besprochen ist. In manchen Ausführungsformen sind eine oder mehrere von 2B-2E oder 3B-13B ein Teil oder die Gesamtheit eines IC-Layoutdiagramms, das durch Ausführen eines Teils oder der Gesamtheit der Vorgänge eines Verfahrens 1600 erstellt wird, das unten in Bezug auf 16 besprochen ist, z.B. unter Verwendung eines Systems 1700, das unten in Bezug auf 17 besprochen ist. Daher stellt jede von 2B-2E und 3B-13B eine Draufsicht sowohl eines IC-Layoutdiagramms als auch eines entsprechenden IC-Bauteils dar.
  • Jede der vorliegenden Figuren, z.B. 1A-13B, ist zum Zweck der Veranschaulichung vereinfacht. Die Figuren sind Ansichten von IC-Strukturen und Bauteilen mit verschiedenen enthaltenen oder fehlenden Strukturelementen, um die folgende Besprechung zu erleichtern. In verschiedenen Ausführungsformen weist eine IC-Struktur, ein Bauteil und/oder Layoutdiagramm ein oder mehrere Strukturelemente entsprechend Stromverteilungsstrukturen, Metall-Interconnects, Kontakten, Durchkontaktierungen, Gate-Strukturen, S/D-Strukturen, Bulk-Verbindungen oder anderen Transistorelementen, Isolationsstrukturen oder dergleichen, zusätzlich zu den Strukturelementen auf, die in 1A-13B gezeigt sind.
  • 1A-1C sind Diagramme auf oberster Ebene von IC-Logikbauteilen gemäß manchen Ausführungsformen. 1A zeigt eine Pull-up-Konfiguration 100A, 1B zeigt eine Pull-down-Konfiguration 100B und 1C zeigt ein Bauteil/Layoutdiagramm 100C entsprechend beiden Konfigurationen 100A und 100B und enthält X- und Y-Richtungen. In manchen Ausführungsformen wird Bauteil/Layoutdiagramm 100C als eine Zelle 100C bezeichnet.
  • Jede Pull-up-Konfiguration 100A und Pull-down-Konfiguration 100B weist Pull-up-Transistorgruppen (PMOS-Transistorgruppen) PU1 und PU2 und Pull-down-Transistorgruppen (NMOS-Transistorgruppen) PD1 und PD2 auf, die zwischen einer Stromversorgungsspannung VDD und einer Stromversorgungsreferenzspannung VSS angeordnet sind. Gates jeder von Pull-up-Transistorgruppe PU1 und Pull-down-Transistorgruppe PD1 sind eingerichtet, Eingangssignale A1-Z1 zu empfangen, und Gates jeder von Pull-up-Transistorgruppe PU2 und Pull-down-Transistorgruppe PD2 sind eingerichtet, Eingangssignale A2-Z2 zu empfangen. Jede von Pull-up-Konfiguration 100A und Pull-down-Konfiguration 100B weist einen Ausgangsanschluss AUS auf, der zwischen Pull-up-Transistorgruppen PU1/PU2 und Pull-down-Transistorgruppen PD1/PD2 gekoppelt und eingerichtet ist, ein Ausgangssignal ZN zu führen, das auf Eingangssignalen A1-Z1 und A2-Z2 und der entsprechenden Konfiguration von Pull-up-Transistorgruppen PU1/PU2 und Pull-down-Transistorgruppen PD1/PD2 basiert.
  • Pull-up-Konfiguration 100A weist zwei Exemplare von jeder von Pull-up-Transistorgruppen PU1 und PU2 auf, die eingerichtet sind, das Ausgangssignal ZN selektiv an Stromversorgungsspannung VDD zu koppeln, und ein einziges Exemplar von jeder von Pull-down-Transistorgruppe PD1 und PD2, das eingerichtet ist, das Ausgangssignal ZN selektiv an Stromversorgungsreferenzspannung VSS zu koppeln.
  • Pull-down-Konfiguration 100B weist ein einzelnes Exemplar von jeder von Pull-up-Transistorgruppe PU1 und PU2 auf, das eingerichtet ist, Ausgangsanschluss AUS selektiv an Stromversorgungsspannung VDD zu koppeln, und zwei Exemplare von jeder von Pull-down-Transistorgruppe PD1 und PD2, die eingerichtet sind, Ausgangsanschluss AUS selektiv an Stromversorgungsreferenzspannung VSS zu koppeln.
  • Bauteil/Layoutdiagramm 100C enthält Stromschienen PR1-PR3, die sich in der X-Richtung erstrecken, eine Reihe R1, die sich in der X-Richtung zwischen Stromschienen PR1 und PR2 erstreckt, und eine Reihe R2, die sich in der X-Richtung zwischen Stromschienen PR2 und PR3 erstreckt.
  • Stromschienen PR1-PR3 entsprechen Metallgebieten/-segmenten. Ein Metallgebiet/- segment ist ein Gebiet in einem IC-Layoutdiagramm, das in dem Herstellungsprozess als Teil eines Definierens einer Metallsegmentstruktur enthalten ist, die ein oder mehrere leitfähige Materialien, z.B. Polysilizium, Kupfer (Cu), Aluminium (Al), Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ein oder mehrere andere Metalle oder andere geeignete Materialien, in einer bestimmten Metallschicht des Herstellungsprozesses enthält. In verschiedenen Ausführungsformen entsprechen eine oder mehrere Stromschienen PR1-PR3 einer ersten Metallschicht (in manchen Ausführungsformen auch als eine Metall-Nullschicht bezeichnet), einer zweiten oder höherstufigen Metallschicht, einer vergrabenen Metallschicht oder einer rückseitigen Metallschicht des Herstellungsprozesses.
  • In manchen Ausführungsformen sind entweder Stromschienen PR1 und PR3 eingerichtet, die Stromversorgungsspannung VDD zu führen, und Stromschiene PR2 ist eingerichtet, die Stromversorgungsreferenzspannung VSS zu führen, oder Stromschienen PR1 und PR3 sind eingerichtet, die Stromversorgungsreferenzspannung VSS zu führen, und Stromschiene PR2 ist eingerichtet, die Stromversorgungsspannung VDD zu führen.
  • Reihen R1 und R2 sind gemeinsam durch eine Grenze PRb begrenzt, die auch als eine Zellengrenze oder Platzierungs- und Weiterleitungsgrenze PRb in manchen Ausführungsformen bezeichnet wird. Grenze PRb weist Segmente (nicht markiert) auf, die sich entlang der X-Richtung erstrecken und mit Stromschienen PR1 und PR3 in einer Z-Richtung (nicht gezeigt) senkrecht zu der X- und Y-Richtung ausgerichtet sind, und Segmente (nicht markiert), die sich entlang der Y-Richtung erstrecken und in der Z-Richtung mit Gate-Gebieten/Strukturen (in 1C nicht gezeigt) ausgerichtet sind, z.B. Gate-Gebiet/Struktur G1 und eine(s) von Gate-Gebieten/Strukturen G10, G12 oder G14, die unten in Bezug auf 2B-2E und 3B-13B besprochen sind.
  • Jede von Reihen R1 und R2 hat eine Höhe CH in der Y-Richtung. In manchen Ausführungsformen entspricht Höhe CH einer Teilung von Stromschienen PR1-PR3. In manchen Ausführungsformen wird Höhe CH als Zellenhöhe CH bezeichnet und Bauteil/Layoutdiagramm 100C wird als eine Zelle doppelter Höhe bezeichnet.
  • Wie in 1C gezeigt, ist jede von Pull-up-Konfiguration 100A und Pull-down-Konfiguration 100B als Bauteil/Layoutdiagramm 100C implementiert, das Pull-up-Transistorgruppe(n) PU1 und Pull-down-Transistorgruppe(n) PD1, die in Reihe R1 positioniert sind, die eingerichtet sind, Eingangssignale A1-Z1 zu empfangen, und Pull-up-Transistorgruppe(n) PU2 und Pull-down-Transistorgruppe(n) PD2, die in Reihe R2 positioniert sind, die eingerichtet sind, Eingangssignale A2-Z2 zu empfangen, aufweist.
  • Wie weiter unten in Bezug auf 2B-2E und 3B-13B besprochen ist, weist Bauteil/Layoutdiagramm 100C auch zwei oder mehr leitfähige Gebiete/Segmente (in 1C nicht gezeigt) auf, die sich in der Y-Richtung von Reihe R1 zu Reihe R2 und somit über Stromschiene PR2 erstrecken. Jedes der zwei oder mehr leitfähigen Gebiete/Segmente ist elektrisch mit einer S/D-Struktur, die in einem oder mehreren Transistoren der Pull-up-Transistorgruppe(n) PU1 oder Pull-down-Transistorgruppe(n) PD1 in Reihe R1 enthalten ist, und mit einer S/D-Struktur, die in einem oder mehreren Transistoren der Pull-up-Transistorgruppe(n) PU2 oder Pull-down-Transistorgruppe(n) PD2 in Reihe R2 enthalten ist, verbunden. Es wird angenommen, dass sich die zwei oder mehr leitfähigen Gebiete über Stromschiene PR2 erstrecken, indem sie Stromschiene PR2 in dem Layoutdiagramm überlappen, und es wird angenommen, dass sich die zwei oder mehr leitfähigen Segmente über Stromschiene PR2 erstrecken, indem sie eine X-Z-Ebene (nicht gezeigt) schneiden, in der sich Stromschiene PR2 befindet.
  • Indem die zwei oder mehr leitfähigen Gebiete/Segmente in einer von Pull-up-Konfiguration 100A oder Pull-down-Konfiguration 100B aufgenommen werden, weist Bauteil/Layoutdiagramm 100C leitfähige Strukturelemente mit Längen auf, die kürzer als jene von Methoden sind, in welchen entsprechende Logikbauteile anders eingerichtet sind, z.B. auf insgesamt zwei Stromschienen basieren, wodurch Geschwindigkeitsverlust und Zuverlässigkeitsrisiken, die auf Elektromigration basieren, verringert werden.
  • Die Transistorgruppenkonfigurationen, die in 1A-1C gezeigt sind, sind nicht einschränkende Beispiele, die zum Zweck der Veranschaulichung bereitgestellt sind. In manchen Ausführungsformen ist Bauteil/Layoutdiagramm 100C anders eingerichtet, um zwei oder mehr leitfähige Gebiete/Segmente aufzuweisen, die sich über Stromschiene PR2 erstrecken. In manchen Ausführungsformen weist Pull-up-Konfiguration 100A, die als Bauteil/Layoutdiagramm 100C implementiert ist, mehr als zwei Exemplare einer oder beider Pull-up-Transistorgruppen PU1 oder PU2 in einer entsprechenden Reihe R1 oder R2, eine oder mehrere Pull-up-Transistorgruppen zusätzlich zu Pull-up-Transistorgruppen PU1 und PU2 in einer bestimmten von Reihen R1 oder R2 und/oder Pull-up-Transistorgruppen, die eingerichtet sind, ungleiche Anzahlen von Eingangssignalen zu empfangen, z.B. Eingangssignale A1-Z1 und A2-Z2, auf. In manchen Ausführungsformen weist Pull-down-Konfiguration 100B, die als Bauteil/Layoutdiagramm 100C implementiert ist, mehr als zwei Exemplare einer oder beider Pull-down-Transistorgruppen PD1 oder PD2, eine oder mehrere Pull-down-Transistorgruppen zusätzlich zu Pull-down-Transistorgruppe PD1 und PD2 in einer entsprechenden Reihe R1 oder R2 und/oder Pull-down-Transistorgruppen, die eingerichtet sind, ungleiche Anzahlen von Eingangssignalen in einer bestimmten von Reihen R1 oder R2 zu empfangen, auf.
  • 2A-13A sind schematische Diagramme entsprechender IC-Logikbauteile 200-1300 gemäß manchen Ausführungsformen. Jedes von IC-Logikbauteilen 200-1300 ist ein nicht einschränkendes Beispiel einer von Pull-up-Konfiguration 100A oder Pull-down-Konfiguration 100B, die als Bauteil/Layoutdiagramm 100C implementiert ist, wobei die Bauteile/Diagramme in manchen Ausführungsformen auch als Zellen 200-1, 200-2 und 300-1300 bezeichnet werden. Jede von 2A-13A und entsprechenden 2B-2E und 3B-13B zeigt ein Exemplar von Pull-up- und Pull-down-Transistoren, z.B. Pull-up-Transistoren PU1 und PU2 und/oder Pull-down-Transistoren PD1 und PD2, in welchen Transistoren der Klarheit wegen nicht einzeln oder gemeinsam markiert sind.
  • In jedem von Bauteilen 200-1300, die in 2A-13A gezeigt sind, weisen Pull-up-Transistoren PMOS-Transistoren auf, die zwischen Stromversorgungsspannung VDD und Ausgangsanschluss AUS gekoppelt und eingerichtet sind, Eingangssignale zu empfangen, und Pull-down-Transistoren weisen NMOS-Transistoren auf, die zwischen Ausgangsanschluss AUS und Stromversorgungsreferenzspannung VSS gekoppelt und eingerichtet sind, die Eingangssignale zu empfangen. Erste Teilsätze jedes der Pull-up- und Pull-down-Transistoren sind in Reihe R1 positioniert und zweite Teilsätze jedes der Pull-up- und Pull-down-Transistoren sind in Reihe R2 positioniert, wie unten besprochen und in entsprechenden 2B-2E und 3B-13B veranschaulicht.
  • Bauteil 200, das in 2A gezeigt ist, ist ein nicht einschränkendes Beispiel einer Pull-up-Konfiguration 100A, in der die Pull-up-Transistoren insgesamt acht PMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und insgesamt acht PMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, aufweisen und die Pull-down-Transistoren insgesamt acht NMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und insgesamt acht NMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, aufweisen. Bauteil 200 weist leitfähige Pfade 210-240 auf, die eingerichtet sind, gemeinsame S/D-Anschlüsse von Pull-up-Transistoren in Reihe R1 mit gemeinsamen S/D-Anschlüssen von Pull-up-Transistoren in Reihe R2 elektrisch zu verbinden, wie unten in Bezug auf 2B-2E besprochen, und ist dadurch als ein AOI-Bauteil eingerichtet, das imstande ist, Ausgangssignal ZN in Reaktion auf Eingangssignale A1, A2, B1 und B2 zu erzeugen. In manchen Ausführungsformen wird Bauteil 200 als ein AOI22D4-Bauteil bezeichnet.
  • Bauteil 300, das in 3A gezeigt ist, ist ein nicht einschränkendes Beispiel einer Pull-down-Konfiguration 100B, in der die Pull-up-Transistoren insgesamt zwei PMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale A3 und A4 zu empfangen, und insgesamt zwei PMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, aufweisen und die Pull-down-Transistoren insgesamt acht NMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale A3 und A4 zu empfangen, und insgesamt acht NMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, aufweisen. Bauteil 300 weist leitfähige Pfade 310 und 320 auf, die eingerichtet sind, gemeinsame S/D-Anschlüsse von Pull-down-Transistoren in Reihe R1 mit gemeinsamen S/D-Anschlüssen von Pull-down-Transistoren in Reihe R2 elektrisch zu verbinden, wie unten in Bezug auf 3B besprochen, und ist dadurch als ein Vier-Eingänge-NAND-Bauteil eingerichtet, das imstande ist, Ausgangssignal ZN in Reaktion auf Eingangssignale A1, A2, A3 und A4 zu erzeugen. In manchen Ausführungsformen wird Bauteil 300 als ein ND4D4-Bauteil bezeichnet.
  • Bauteil 400, das in 4A gezeigt ist, ist ein nicht einschränkendes Beispiel einer Pull-up-Konfiguration 100A, in der die Pull-up-Transistoren insgesamt acht PMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und insgesamt acht PMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, aufweisen und die Pull-down-Transistoren insgesamt sechs NMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und insgesamt sechs NMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, aufweisen. Bauteil 400 weist leitfähige Pfade 410-440 auf, die eingerichtet sind, gemeinsame S/D-Anschlüsse von Pull-up-Transistoren in Reihe R1 mit gemeinsamen S/D-Anschlüssen von Pull-up-Transistoren in Reihe R2 elektrisch zu verbinden, wie unten in Bezug auf 4B besprochen, und somit als ein Versatzzellen-AOI-Bauteil eingerichtet ist, das imstande ist, Ausgangssignal ZN in Reaktion auf Eingangssignale A1, A2, B1 und B2 zu erzeugen. In manchen Ausführungsformen wird Bauteil 400 als ein AOI22SKRD4-Bauteil bezeichnet.
  • Bauteil 500, das in 5A gezeigt ist, ist ein nicht einschränkendes Beispiel einer Pull-down-Konfiguration 100B, in der die Pull-up-Transistoren insgesamt sechs PMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und insgesamt sechs PMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, aufweisen und die Pull-down-Transistoren insgesamt acht NMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und insgesamt acht NMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, aufweisen. Bauteil 500 weist leitfähige Pfade 510-540 auf, die eingerichtet sind, gemeinsame S/D-Anschlüsse von Pull-down-Transistoren in Reihe R1 mit gemeinsamen S/D-Anschlüssen von Pull-down-Transistoren in Reihe R2 elektrisch zu verbinden, wie unten in Bezug auf 5B besprochen, und dadurch als ein Versatzzellen-OAI-Bauteil eingerichtet ist, das imstande ist, Ausgangssignal ZN in Reaktion auf Eingangssignale A1, A2, B1 und B2 zu erzeugen. In manchen Ausführungsformen wird Bauteil 500 als ein OAI22SKFD4-Bauteil bezeichnet.
  • Bauteil 600, das in 6A gezeigt ist, ist ein nicht einschränkendes Beispiel einer Pull-up-Konfiguration 100A, in der die Pull-up-Transistoren insgesamt vier PMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und insgesamt vier PMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, aufweisen und die Pull-down-Transistoren insgesamt vier NMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und insgesamt acht NMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, aufweisen. Bauteil 600 weist leitfähige Pfade 610 und 620 auf, die eingerichtet sind, gemeinsame S/D-Anschlüsse von Pull-up-Transistoren in Reihe R1 mit gemeinsamen S/D-Anschlüssen von Pull-up-Transistoren in Reihe R2 elektrisch zu verbinden, wie unten in Bezug auf 6B besprochen, und ist dadurch als ein AOI-Bauteil eingerichtet, das imstande ist, Ausgangssignal ZN in Reaktion auf Eingangssignale A1, A2, B1 und B2 zu erzeugen. In manchen Ausführungsformen wird Bauteil 600 als ein AOI22OPTPAD4-Bauteil bezeichnet.
  • Bauteil 700, das in 7A gezeigt ist, ist ein nicht einschränkendes Beispiel einer Pull-down-Konfiguration 100B, in der die Pull-up-Transistoren insgesamt vier PMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und insgesamt acht PMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, aufweisen und die Pull-down-Transistoren insgesamt vier NMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und insgesamt vier NMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, aufweisen. Bauteil 700 weist leitfähige Pfade 710 und 720 auf, die eingerichtet sind, gemeinsame S/D-Anschlüsse von Pull-down-Transistoren in Reihe R1 mit gemeinsamen S/D-Anschlüssen von Pull-down-Transistoren in Reihe R2 elektrisch zu verbinden, wie unten in Bezug auf 7B besprochen, und ist dadurch als ein OAI-Bauteil eingerichtet, das imstande ist, Ausgangssignal ZN in Reaktion auf Eingangssignale A1, A2, B1 und B2 zu erzeugen. In manchen Ausführungsformen wird Bauteil 700 als ein OAI22OPTPAD4-Bauteil bezeichnet.
  • Bauteil 800, das in 8A gezeigt ist, ist ein nicht einschränkendes Beispiel einer Pull-up-Konfiguration 100A, in der die Pull-up-Transistoren insgesamt zehn PMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1, B2 und C zu empfangen, und insgesamt zehn PMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1, A2 und C zu empfangen, aufweisen und die Pull-down-Transistoren insgesamt neun NMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1, B2 und C zu empfangen, und insgesamt neun NMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1, A2 und C zu empfangen, aufweisen. Bauteil 800 weist leitfähige Pfade 810-870 auf, von welchen Pfade 810-840 eingerichtet sind, gemeinsame S/D-Anschlüsse von Pull-up-Transistoren in Reihe R1 mit gemeinsamen S/D-Anschlüssen von Pull-up-Transistoren in Reihe R2 elektrisch zu verbinden, wie unten in Bezug auf 8B besprochen, und ist dadurch als ein AOI-Bauteil eingerichtet, das imstande ist, Ausgangssignal ZN in Reaktion auf Eingangssignale A1, A2, B1, B2 und C zu erzeugen. In manchen Ausführungsformen wird Bauteil 800 als ein AOI221D4-Bauteil bezeichnet.
  • Bauteil 900, das in 9A gezeigt ist, ist ein nicht einschränkendes Beispiel einer Pull-up-Konfiguration 100A, in der die Pull-up-Transistoren insgesamt acht PMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale A1-A3 und B zu empfangen, und insgesamt acht PMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1-A3 und B zu empfangen, aufweisen und die Pull-down-Transistoren insgesamt sieben NMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale A1-A3 und B zu empfangen, und insgesamt sieben NMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1-A3 und B zu empfangen, aufweisen. Bauteil 900 weist leitfähige Pfade 910-930 auf, die eingerichtet sind, gemeinsame S/D-Anschlüsse von Pull-up-Transistoren in Reihe R1 mit gemeinsamen S/D-Anschlüssen von Pull-up-Transistoren in Reihe R2 elektrisch zu verbinden, wie unten in Bezug auf 9B besprochen, und ist dadurch als ein AOI-Bauteil eingerichtet, das imstande ist, Ausgangssignal ZN in Reaktion auf Eingangssignale A1-A3 und B zu erzeugen. In manchen Ausführungsformen wird Bauteil 900 als ein AOI31D4-Bauteil bezeichnet.
  • Bauteil 1000, das in 10A gezeigt ist, ist ein nicht einschränkendes Beispiel einer Pull-up-Konfiguration 100A, in der die Pull-up-Transistoren insgesamt zehn PMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale A1-A3, B und C zu empfangen, und insgesamt zehn PMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1-A3, B und C zu empfangen, aufweisen und die Pull-down-Transistoren insgesamt acht NMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale A1-A3, B und C zu empfangen, und insgesamt acht NMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1-A3, B und C zu empfangen, aufweisen. Bauteil 1000 weist leitfähige Pfade 1010-1030 auf, die eingerichtet sind, gemeinsame S/D-Anschlüsse von Pull-up-Transistoren in Reihe R1 mit gemeinsamen S/D-Anschlüssen von Pull-up-Transistoren in Reihe R2 elektrisch zu verbinden, wie unten in Bezug auf 10B besprochen, und ist dadurch als ein AOI-Bauteil eingerichtet, das imstande ist, Ausgangssignal ZN in Reaktion auf Eingangssignale A1-A3, B und C zu erzeugen. In manchen Ausführungsformen wird Bauteil 1000 als ein AOI311D4-Bauteil bezeichnet.
  • Bauteil 1100,das in 11A gezeigt ist, ist ein nicht einschränkendes Beispiel einer Pull-down-Konfiguration 100B, in der die Pull-up-Transistoren insgesamt neun PMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1, B2 und C zu empfangen, und insgesamt neun PMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1, A2 und C zu empfangen, aufweisen und die Pull-down-Transistoren insgesamt zehn NMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale B1, B2 und C zu empfangen, und insgesamt zehn NMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1, A2 und C zu empfangen, aufweisen. Bauteil 1100 weist leitfähige Pfade 1110-1170 auf, von welchen Pfade 1110-1140 eingerichtet sind, gemeinsame S/D-Anschlüsse von Pull-down-Transistoren in Reihe R1 mit gemeinsamen S/D-Anschlüssen von Pull-down-Transistoren in Reihe R2 elektrisch zu verbinden, wie unten in Bezug auf 11B besprochen, und ist dadurch als ein OAI-Bauteil eingerichtet, das imstande ist, Ausgangssignal ZN in Reaktion auf Eingangssignale A1, A2, B1, B2 und C zu erzeugen. In manchen Ausführungsformen wird Bauteil 1100 als ein OAI221D4-Bauteil bezeichnet.
  • Bauteil 1200, das in 12A gezeigt ist, ist ein nicht einschränkendes Beispiel einer Pull-down-Konfiguration 100B, in der die Pull-up-Transistoren insgesamt sieben PMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale A1-A3 und B zu empfangen, und insgesamt sieben PMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1-A3 und B zu empfangen, aufweisen und die Pull-down-Transistoren insgesamt acht NMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale A1-A3 und B zu empfangen, und insgesamt acht NMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1-A3 und B zu empfangen, aufweisen. Bauteil 1200 weist leitfähige Pfade 1210-1230 auf, die eingerichtet sind, gemeinsame S/D-Anschlüsse von Pull-down-Transistoren in Reihe R1 mit gemeinsamen S/D-Anschlüssen von Pull-down-Transistoren in Reihe R2 elektrisch zu verbinden, wie unten in Bezug auf 12B besprochen, und ist dadurch als ein OAI-Bauteil eingerichtet, das imstande ist, Ausgangssignal ZN in Reaktion auf Eingangssignale A1-A3 und B zu erzeugen. In manchen Ausführungsformen wird Bauteil 1200 als ein OAI31D4-Bauteil bezeichnet.
  • Bauteil 1300, das in 13A gezeigt ist, ist ein nicht einschränkendes Beispiel einer Pull-down-Konfiguration 100B, in der die Pull-up-Transistoren insgesamt acht PMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale A1-A3, B und C zu empfangen, und insgesamt acht PMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1-A3, B und C zu empfangen, aufweisen und die Pull-down-Transistoren insgesamt zehn NMOS-Transistoren in Reihe R1, die eingerichtet sind, Eingangssignale A1-A3, B und C zu empfangen, und insgesamt zehn NMOS-Transistoren in Reihe R2, die eingerichtet sind, Eingangssignale A1-A3, B und C zu empfangen, aufweisen. Bauteil 1300 weist leitfähige Pfade 1310-1330 auf, die eingerichtet sind, gemeinsame S/D-Anschlüsse von Pull-down-Transistoren in Reihe R1 mit gemeinsamen S/D-Anschlüssen von Pull-down-Transistoren in Reihe R2 elektrisch zu verbinden, wie unten in Bezug auf 13B besprochen, und ist dadurch als ein AOI-Bauteil eingerichtet, das imstande ist, Ausgangssignal ZN in Reaktion auf Eingangssignale A1-A3, B und C zu erzeugen. In manchen Ausführungsformen wird Bauteil 1300 als ein OAI311D4-Bauteil bezeichnet.
  • 2B, 2C und 3B-13B sind Draufsichten entsprechender IC-Layoutdiagramme/Bauteile 200-1, 200-2 und 300-1300 (enthaltend die X- und Y-Richtungen) entsprechend den schematischen Diagrammen, die in 2A-13A gezeigt sind, gemäß manchen Ausführungsformen. 2D ist eine Querschnittsansicht eines IC-Layoutdiagramms/Bauteils 200-1 in einer Y-Z-Ebene, die durch eine Linie A-A' angegeben ist, die in 2B gezeigt ist, und 2E ist eine Querschnittsansicht eines IC-Layoutdiagramms/Bauteils 200-2 in einer Y-Z-Ebene, die durch eine Linie B-B' angegeben ist, die in 2C gezeigt ist, die in 2D und 2E gezeigten Querschnitte sind nicht einschränkende Beispiele, die bereitgestellt sind, um ein leitfähiges Segment zu veranschaulichen, das sich über eine mittlere Stromschiene erstreckt.
  • Wie in 2B-2E und 3B-13B gezeigt, weist jedes Diagramm/Bauteil 200-1, 200-2 und 300-1300 aktive Gebiete/Bereiche AA1-AA4, die sich in der X-Richtung in einem Halbleitersubstrat SUB (nur in 2D und 2E markiert) erstrecken, einen Teil oder die Gesamtheit mehrerer metallartiger definierter (MD) Gebiete/Segmente MD1-MD13, die sich in der Y-Richtung erstrecken, einen Teil oder die Gesamtheit mehrerer Gate-Gebiete/Strukturen G1-G14, die sich in der Y-Richtung erstrecken, und Stromschienen PR1-PR3 auf. Aktive Gebiete/Bereiche AA1 und AA2 sind zwischen Stromschienen PR1 und PR2 in Reihe R1 positioniert und aktive Gebiete/Bereiche AA3 und AA4 sind zwischen Stromschienen PR2 und PR3 in Reihe R2 positioniert. Die MD-Gebiete/Segmente jeder der mehreren MD-Gebiete/Segmente MD1-MD13 und die Gate-Gebiete/Strukturen jeder der mehreren Gate-Gebiete/Strukturen G1-G14 sind entlang derY-Richtung ausgerichtet.
  • Stellen, an welchen MD-Gebiete/Segmente mehrerer MD-Gebiete/Segmente MD1-MD13 aktive Gebiete/Bereiche AA1-AA4 überlappen/über diesen liegen, entsprechen S/D-Strukturen eines oder mehrerer Transistoren, die angrenzende Abschnitte der Gate-Gebiete/Strukturen mehrerer Gate-Gebiete/Strukturen G1-G14 aufweisen. Die Stellen und Transistoren sind in 2B-2E und 3B-13B der Klarheit wegen nicht einzeln markiert.
  • Jedes Diagramm/Bauteil 200-1, 200-2 und 300-1300 weist auch Exemplare von Metallgebieten/-segmenten MS auf, die sich in der X- und Y-Richtung erstrecken, und Exemplare von Durchkontaktierungen VD, VG und Vo, wobei jeweils eines der Klarheit wegen markiert ist. Die Anordnungen der angegebenen Strukturelemente gemäß den verschiedenen Ausführungsformen sind unten in Bezug auf 2B-2E und 3B-13B besprochen.
  • Ein aktives Gebiet/aktiver Bereich, z.B. aktives Gebiet/aktiver Bereich AA1-AA4, ist ein Gebiet in dem IC-Layoutdiagramm, das in dem Herstellungsprozess als Teil zum Definieren eines aktiven Bereichs, auch als eine Oxiddiffusion oder -definition (OD) bezeichnet, in dem Halbleitersubstrat, entweder direkt oder in einem n-Wannen- oder p-Wannen-Gebiet/Bereich enthalten ist (der Klarheit wegen nicht gezeigt), in dem ein oder mehrere IC-Bauteilstrukturelemente, z.B. eine S/D-Struktur, gebildet ist. In manchen Ausführungsformen ist ein aktiver Bereich ein aktiver n- oder p-Bereich eines planaren Transistors, eines Finnen-Feldeffekttransistors (FinFET) oder eines Gate-All-Around-Transistors (GAA-Transistor). In verschiedenen Ausführungsformen weist ein aktiver Bereich (eine aktive Struktur) eines oder mehrere von einem Halbleitermaterial, z.B. Silizium (Si), Silizium-Germanium (SiGe), SiliziumCarbid (SiC) oder dergleichen, ein Dotiermaterial, z.B. Bor (B), Phosphor (P), Arsen (As), Gallium (Ga), oder ein anderes geeignetes Material auf.
  • In manchen Ausführungsformen ist ein aktiver Bereich ein Gebiet in einem IC-Layoutdiagramm, das in dem Herstellungsprozess als Teil zum Definieren einer Nanoblattstruktur enthalten ist, z.B. ein kontinuierliches Volumen einer oder mehrerer Schichten aus einem oder mehreren Halbleitermaterialien mit entweder n- oder p-Dotierung. In verschiedenen Ausführungsformen weisen einzelne Nanoblattschichten eine einzelne Monoschicht oder mehrere Monoschichten eines bestimmen Halbleitermaterials auf.
  • In den Ausführungsformen, die in 2B-2E und 3B-13B gezeigt sind, sind entweder aktive Gebiete/Bereiche AA1 und AA4 aktive n-Gebiete/Bereiche neben Stromschiene PR1 bzw. PR3, die eingerichtet sind Stromversorgungsreferenzspannung VSS zu führen, und aktive Gebiete/Bereiche AA2 und AA3 sind aktive p-Gebiete/Bereiche neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsspannung VDD zu führen, oder aktive Gebiete/Bereiche AA1 und AA4 sind aktive p-Gebiete/Bereiche neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsspannung VDD zu führen, und aktive Gebiete/Bereiche AA2 und AA3 sind aktive n-Gebiete/Bereiche neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsreferenzspannung VSS zu führen.
  • Ein MD-Gebiet/Segment, z.B. ein Gebiet/Segment eines mehrerer MD-Gebiete/Segmente MD1-MD13, ist ein leitfähiges Gebiet in dem IC-Layoutdiagramm, das in dem Herstellungsprozess als Teil zum Definieren eines MD-Segments, das auch als ein leitfähiges Segment oder eine leitfähige MD-Linie oder -Bahn bezeichnet wird, in und/oder auf dem Halbleitersubstrat enthalten ist. In manchen Ausführungsformen weist ein MD-Segment einen Teil von mindestens einer Metallschicht auf, z.B. eine Kontaktschicht, die über dem Substrat liegt und mit diesem in Kontakt ist und eine ausreichend geringe Dicke aufweist, um Bildung einer Isolierschicht zwischen dem MD-Segment und einer darüberliegenden Metallschicht, z.B. der ersten Metallschicht, zu ermöglichen. In verschiedenen Ausführungsformen weist ein MD-Segment eines oder mehrere von Kupfer (Cu), Silber (Ag), Wolfram (W), Titan (Ti), Nickel (Ni), Zinn (Sn), Aluminium (Al) oder einem anderen Metall oder Material auf, das geeignet ist, eine elektrische Verbindung geringen Widerstands zwischen IC-Strukturelementen bereitzustellen, d.h. ein Widerstandswert unter einer vorbestimmten Schwelle, entsprechend einer oder mehreren Toleranzstufen einer auf Widerstand basierenden Wirkung auf Schaltungsleistung.
  • In verschiedenen Ausführungsformen weist ein MD-Segment einen Abschnitt des Halbleitersubstrats und/oder einer Epitaxieschicht mit einem Dotierungswert, der z.B. auf einem Implantationsprozess basiert, auf, der ausreichend ist, um dem Segment den geringen Widerstandswert zu verleihen. In verschiedenen Ausführungsformen weist ein dotiertes MD-Segment ein oder mehrere Dotiermaterialien mit Dotierkonzentrationen von etwa 1*1016 pro Kubikzentimeter (cm-3) oder mehr auf.
  • In manchen Ausführungsformen umfasst ein Herstellungsprozess zwei MD-Schichten und die MD-Gebiete/Segmente mehrerer MD-Gebiete/Segmente MD1-MD13 beziehen sich auf eine der zwei MD-Schichten in dem Herstellungsprozess.
  • In den Ausführungsformen, die in 2B-2E und 3B-13B gezeigt sind, überlappt jedes MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD1-MD13 eines/einen oder mehrere von aktiven Gebieten/Bereichen AA1-AA4. In verschiedenen Ausführungsformen liegen ein oder mehrere MD-Segmente, z.B. ein Teil oder die Gesamtheit von mehreren MD-Segmenten MD1-MD13, an einem Teil oder der Gesamtheit einer oder mehrerer S/D-Strukturen in dem entsprechenden einen oder den mehreren aktiven Bereichen an oder enthalten diese.
  • Die MD-Gebiete/Segmente mehrerer MD-Gebiete/Segmente MD1-MD13 haben Konfigurationen entlang der Y-Richtung in Übereinstimmung mit Schnitt-MD-Gebieten (der Klarheit wegen nicht gezeigt), die in manchen Ausführungsformen auch als Schnitt-Metall-Gebiete bezeichnet werden. Ein Schnitt-MD-Gebiet ist ein Gebiet in dem IC-Layoutdiagramm, das in dem Herstellungsprozess als Teil zum Definieren einer Diskontinuität in einem bestimmten MD-Segment enthalten ist, wodurch die entsprechenden angrenzenden MD-Segmente elektrisch voneinander getrennt werden.
  • Ein(e) Gate-Gebiet/Struktur, z.B. ein(e) Gate-Gebiet/Struktur mehrerer Gate-Gebiete/Strukturen G1-G14, ist ein Gebiet in dem IC-Layoutdiagramm, das in dem Herstellungsprozess als Teil zum Definieren einer Gate-Struktur enthalten ist. Eine Gate-Struktur ist ein Volumen, das ein oder mehrere leitfähige Segmente aufweist, z.B. eine Gate-Elektrode, enthaltend ein oder mehrere leitfähige Materialien, z.B. Polysilizium, Kupfer (Cu), Aluminium (Al), Wolfram (W), Kobalt (Co), Ruthenium (Ru) oder ein oder mehrere andere Metalle oder andere geeignete Materialien, im Wesentlichen umgeben von einem oder mehreren Isoliermaterialien, wodurch das eine oder die mehreren leitfähigen Segmente eingerichtet sind, eine Spannung zu steuern, die einer angrenzenden Gate-Dielektrikumschicht bereitgestellt wird.
  • Eine Dielektrikumschicht, z.B. eine Gate-Dielektrikumschicht, ist ein Volumen, das ein oder mehrere Isoliermaterialien, z.B. Siliziumdioxid, Siliziumnitrid (Si3N4), und/oder ein oder mehrere andere geeignete Materialien enthält, wie ein Low-k-Material mit einem k-Wert kleiner als 3,8 oder ein High-k-Material mit einem k-Wert größer als 3,8 oder 7,0 wie Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Tantalpentoxid (Ta2O5) oder Titanoxid (TiO2), die geeignet sind, einen hohen elektrischen Widerstand zwischen IC-Strukturelementen bereitzustellen, d.h. einen Widerstandswert über einer vorbestimmten Schwelle, entsprechend einer oder mehreren Toleranzstufen einer auf Widerstand basierenden Wirkung auf Schaltungsleistung.
  • Mehrere von Gate-Gebieten/Strukturen G1-G14 weisen Konfigurationen entlang der Y-Richtung in Übereinstimmung mit Schnitt-Gate-Gebieten auf (der Klarheit wegen nicht gezeigt), die in manchen Ausführungsformen auch als Schnitt-Polygebiete bezeichnet werden. Ein Schnitt-Gate-Gebiet ist ein Gebiet in dem IC-Layoutdiagramm, das in dem Herstellungsprozess als Teil zum Definieren einer Diskontinuität in der Gate-Elektrode einer bestimmten Gate-Struktur enthalten ist, wodurch die entsprechenden angrenzenden Teile der Gate-Elektrode elektrisch voneinander isoliert werden.
  • In den Ausführungsformen, die in 2B-2E und 3B-13B gezeigt sind, weist jede(s) von mehreren Gate-Gebieten/Strukturen G1 und das/die am höchsten nummerierte mehrerer Gate-Gebiete/Strukturen G1-G14, z.B. mehrere Gate-Gebiete/Strukturen G10, G12 oder G14, ein(e) erste(s) Gate-Gebiet/Struktur mit Endpunkten auf, die Stromschienen PR1 und PR2 überlappen/unter diesen liegen, und ein(e) zweite(s) Gate-Gebiet/Struktur mit Endpunkten, die Stromschienen PR2 und PR3 überlappen/unter diesen liegen. Die entsprechenden Gate-Gebiete/Strukturen, in manchen Ausführungsformen auch als Dummy-Gate-Gebiete/Strukturen bezeichnet, sind in aktiven Schaltungen nicht enthalten und legen Grenzen von Diagrammen/Bauteilen 200-1, 200-2 und 300-1300 entlang der Y-Richtung fest.
  • In manchen Ausführungsformen sind eine oder beide mehrerer Gate-Gebiete/Strukturen G1 und der am höchsten nummerierten mehreren Gate-Gebiete/Strukturen G1-G14 andernfalls so eingerichtet, dass sie Grenzen von Diagrammen/Bauteilen 200-1, 200-2 und 300-1300 entlang der Y-Richtung festlegen, z.B. indem ein einzelnes Gebiet/Segment mit Endpunkten enthalten ist, das Stromschienen PR1 und PR3 überlappt/unter diesen liegt, oder indem mehr als zwei Gebiete/Segmente enthalten sind, die sich zwischen Stromschienen PR1 und PR3 erstrecken.
  • Metallgebiete/-segmente MS sind Exemplare von Gebieten in dem IC-Layoutdiagramm, die in dem Herstellungsprozess als Teil zum Definieren von Metallsegmenten enthalten sind, die sich in der X- oder Y-Richtung in einer bestimmten Metallschicht des Herstellungsprozesses erstrecken. In den Ausführungsformen, die in 2B-2E und 3B-13B gezeigt sind, erstrecken sich Metallgebiete/-segmente MS in der X-Richtung in der ersten Metallschicht und Metallgebiete/-segmente MS erstrecken sich in der Y-Richtung in der zweiten Metallschicht, in manchen Ausführungsformen auch als eine Metall-Eins-Schicht bezeichnet. In manchen Ausführungsformen erstrecken sich Metallgebiete/-segmente MS andernfalls in der X- und Y-Richtung in den Metallschichten, z.B. indem sie sich in der ersten Metallschicht in der Y-Richtung erstrecken und sich in der zweiten Metallschicht in der X-Richtung erstrecken.
  • Ein(e) Durchkontaktierungsgebiet/-struktur, z.B. ein(e) Durchkontaktierungsgebiet/- struktur VD, VG oder Vo, ist ein Gebiet in dem IC-Layoutdiagramm, das in dem Herstellungsprozess als Teil zum Definieren einer Durchkontaktierungsstruktur enthalten ist, die ein oder mehrere leitfähige Materialien aufweist, die eingerichtet sind, eine elektrische Verbindung zwischen einer darüberliegenden leitfähigen Struktur, z.B. eine Stromschiene PR1-PR3 oder ein Metallsegment MS, und einer darunterliegenden leitfähigen Struktur bereitzustellen. Die darunterliegende leitfähige Struktur entspricht einem MD-Segment oder einer S/D-Struktur im Fall eines/einer Durchkontaktierungsgebiets/-struktur VD, einer Gate-Elektrode im Fall eines/einer Durchkontaktierungsgebiets/-struktur VG und einem ersten Metallschichtgebiet/-segment, z.B. Metallgebiet/-segment MS, im Fall eines/einer Durchkontaktierungsgebiets/-struktur Vo.
  • Wie in 2B-2E und 3B-13B gezeigt, weist jedes Diagramm/Bauteil 200-1, 200-2 und 300-1300 Exemplare von MD-Gebieten/Segmenten mehrerer MD-Gebiete/Segmente MD-1-MD13 auf, die eines/einen von aktiven Gebieten/Bereichen AA1, AA2 oder AA4 überlappen/über diesen liegen und eine entsprechende von Stromschienen PR1-PR3 an einer Stelle, die einem Exemplar von Durchkontaktierungsgebietj -struktur VD entspricht, überlappen/unter diesen liegen. Jede solche Stelle zeigt somit eine elektrische Verbindung zwischen einer S/D-Struktur in dem entsprechenden aktiven Bereich AA1, AA2 oder AA4 und der angrenzenden Stromschiene PR1-PR3.
  • Jedes Diagramm/Bauteil 200-1, 200-2 und 300-1300 weist weiter Exemplare von Metallgebieten/-segmenten MS auf, die sich in der ersten Metallschicht in jeder von Reihen R1 und R2 in der X-Richtung erstrecken und ein oder mehrere MD-Gebiete/Segmente mehrerer MD-Gebiete/Segmente MD-1-MD13 an Stellen überlappen/über diesen liegen, die Exemplaren von Durchkontaktierungsgebiet/-struktur VD entsprechen, wobei jede solche Stelle somit eine elektrische Verbindung zwischen einer S/D-Struktur in dem entsprechenden aktiven Bereich AA1-AA4 und dem darüberliegenden Exemplar von Metallgebiet/-segment MS zeigt.
  • Jedes Diagramm/Bauteil 200-1, 200-2 und 300-1300 weist weiter Exemplare von Metallgebieten/-segmenten MS auf, die sich in der ersten Metallschicht in jeder von Reihen R1 und R2 in der X-Richtung erstrecken und ein oder mehrere Gate-Gebiete/Strukturen mehrerer Gate-Gebiete/Strukturen G1-G14 an Stellen überlappen/über diesen liegen, die Exemplaren von Durchkontaktierungsgebiet/-struktur VG entsprechen, wobei jede solche Stelle somit eine elektrische Verbindung zwischen der entsprechenden Gate-Struktur und dem darüberliegenden Exemplar von Metallgebiet/-segment MS zeigt.
  • Jedes Diagramm/Bauteil 200-1, 200-2 und 300-1300 weist weiter Exemplare von Metallgebieten/-segmenten MS auf, die sich in der zweiten Metallschicht in der Y-Richtung erstrecken und eines oder mehrere der Exemplare von Metallgebieten/-segmenten MS in der ersten Metallschicht an Stellen überlappen/über diesen liegen, die Exemplaren von Durchkontaktierungsgebiet/-struktur Vo entsprechen, wobei jede solche Stelle somit eine elektrische Verbindung zwischen den entsprechenden Exemplaren von Metallgebiet/-segment MS in der ersten und zweiten Metallschicht zeigt. Wie in jeder von 2B, 2C und 3B-13B gezeigt, entspricht mindestens ein solches Exemplar von Metallgebiet/-segment MS in der zweiten Metallschicht dem Ausgangsanschluss AUS.
  • Aktive Bereiche AA1-AA4, mehrere MD-Gebiete/Segmente MD1-MD13 und Gate-Gebiete/Strukturen G1-G14 und die Exemplare von Metallgebieten/-segmenten MS und Durchkontaktierungsgebieten/Strukturen VD, VG und Vo sind somit als mehrere Pull-up- und Pull-down-Transistoren in Übereinstimmung mit den schematischen Diagrammen eingerichtet, die in 2A-13A gezeigt sind, und weiter in Übereinstimmung mit jedem entsprechenden Diagramm/Bauteil, das in 2B-2E und 3B-13B gezeigt ist, wie unten besprochen.
  • Jedes von Diagramm/Bauteil 200-1, das in 2B und 2D gezeigt ist, und Diagramm/Bauteil 200-2, das in 2C und 2E gezeigt ist, weist aktive n-Gebiete/Bereiche AA1 und AA4 neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsreferenzspannung VSS zu führen, aktive p-Gebiete/Bereiche AA2 und AA3 neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsspannung VDD zu führen, mehrere Gate-Gebiete/Strukturen G1-G10 und mehrere MD-Gebiete/Strukturen MD1-MD9 auf. Die Exemplare von Metallgebieten/-segmenten MS, die sich in der Y-Richtung erstrecken und mehrere MD-Gebiete/Segmente MD3 und MD7 überlappen/über diesen liegen, sind als Ausgangsanschluss AUS eingerichtet.
  • In Diagramm/Bauteil 200-1 weisen mehrere MD-Gebiete/Segmente MD2, MD4, MD6 und MD8 entsprechende MD-Gebiete/Segmente 210-1 bis 240-1, die Stromschiene PR2 überlappen/unter dieser liegen und aktive Gebiete/Bereiche AA2 und AA3 überlappen/über diesen liegen, auf, wodurch elektrische Verbindungen zwischen entsprechenden S/D-Strukturen von aktiven Bereichen AA2 und AA3 durch MD-Gebiete/Segmente 210-1 bis 240-1, in manchen Ausführungsformen auch als leitfähige Pfade 210-1 bis 240-1 bezeichnet, gezeigt werden. Die Strukturelemente, die leitfähigem Pfad 210-1 entsprechen, sind in der beispielhaften Querschnittsansicht von 2D gezeigt.
  • In Diagramm/Bauteil 200-2 überlappen Exemplare von Metallgebieten/-segmenten MS-Metallgebieten/-segmenten 210-2 bis 240-2 die Stromschiene PR2 und jedes/jeden von aktiven Gebieten/Bereichen AA2 und AA3 und liegen über diesen an Stellen, die Exemplaren von Durchkontaktierungsgebieten/-strukturen VD und Vo und Metallgebieten/-segmenten MS entsprechen, die sich in der X-Richtung erstrecken, wodurch elektrische Verbindungen zwischen entsprechenden S/D-Strukturen von aktiven Bereichen AA2 und AA3 durch Metallgebiete/-segmente 210-2 bis 240-2, die in manchen Ausführungsformen auch als leitfähige Pfade 210-2 bis 240-2 bezeichnet werden, gezeigt werden. Die Strukturelemente, die dem leitfähigen Pfad 210-2 entsprechen, sind in der beispielhaften Querschnittsansicht von 2E gezeigt.
  • Die Teile von aktivem Gebiet/Bereich AA2 und mehreren Gate-Gebieten G2-G9, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als PMOS-Pull-up-Transistoren in Reihe R1 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und die Teile von aktivem Gebiet/Bereich AA3 und mehreren Gate-Gebieten G2-G9, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als PMOS-Pull-up-Transistoren in Reihe R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, wie oben in Bezug auf 2A besprochen. Teile von aktiven Gebieten/Bereichen AA1 und AA4 und angrenzenden mehreren Gate-Gebieten G2-G9 sind als NMOS-Pull-down-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale B1/B2 bzw. A1/A2 zu empfangen. MD-Gebiete/Segmente 210-1 bis 240-1 und Metallgebiete/-segmente MS 210-2 bis 240-2 sind somit als leitfähige Gebiete/Segmente entsprechender AOI-Bauteile 200-1 und 200-2, die sich in der Y-Richtung, zwischen Reihe R1 und R2 und über Stromschiene PR2 erstrecken, in Übereinstimmung mit schematischem Diagramm 200, das in 2A gezeigt ist, eingerichtet, wodurch die oben besprochenen Vorteile erhalten werden können.
  • Diagramm/Bauteil 300, das in 3B gezeigt ist, weist aktive p-Gebiete/Bereiche AA1 und AA4 neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsspannung VDD zu führen, aktive n-Gebiete/Bereiche AA2 und AA3 neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsreferenzspannung VSS zu führen, mehrere Gate-Gebiete/Strukturen G1-G10 und mehrere MD-Gebiete/Strukturen MD1-MD9 auf. Ein Exemplar von Metallgebieten/-segmenten MS, die sich in der Y-Richtung erstrecken und mehrere Gate-Gebiete/Strukturen G7 und MD-Gebiete/Segmente MD7 überlappen/über diesen liegen, ist als Ausgangsanschluss AUS eingerichtet.
  • Mehrere MD-Gebiete/Segmente MD3 und MD7 weisen entsprechende MD-Gebiete/Segmente 310 und 320, die Stromschiene PR2 überlappen/unter dieser liegen und aktive Gebiete/Bereiche AA2 und AA3 überlappen/über diesen liegen, auf, wodurch elektrische Verbindungen zwischen entsprechenden S/D-Strukturen von aktiven Bereichen AA2 und AA3 durch MD-Gebiete/Segmente 310 und 320 gezeigt sind, die in manchen Ausführungsformen auch als leitfähige Pfade 310 und 320 bezeichnet werden.
  • Die Teile von aktivem Gebiet/Bereich AA2 und mehreren Gate-Gebieten G3, G4, G7 und G8, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als NMOS-Pull-down-Transistoren in Reihe R1 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignal A3 zu empfangen, und die Teile von aktivem Gebiet/Bereich AA3 und mehreren Gate-Gebieten G3, G4, G7 und G8, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als NMOS-Pull-down-Transistoren in Reihe R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignal A2 zu empfangen, wie oben in Bezug auf 3A besprochen. Teile von aktiven Bereichen AA2 und AA3 und angrenzenden mehreren Gate-Gebieten/Strukturen G2, G5, G6 und G9 sind als NMOS-Pull-down-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, entsprechende Eingangssignale A4 und A1 zu empfangen. Teile von aktiven Gebieten/Bereichen AA1 und AA4 und angrenzenden mehreren Gate-Gebieten G2-G9 sind als PMOS-Pull-up-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale A3/A4 bzw. A1/A2 zu empfangen. MD-Gebiete/Segmente 310 und 320 sind somit als leitfähige Gebiete/Segmente von NAND-Bauteil 300, das sich in der Y-Richtung, zwischen Reihe R1 und R2 und über Stromschiene PR2 erstreckt, in Übereinstimmung mit dem schematischen Diagramm, das in 3A gezeigt ist, eingerichtet, wodurch die oben besprochenen Vorteile erhalten werden können.
  • Diagramm/Bauteil 400, das in 4B gezeigt ist, weist aktive n-Gebiete/Bereiche AA1 und AA4 neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsreferenzspannung VSS zu führen, aktive p-Gebiete/Bereiche AA2 und AA3 neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsspannung VDD zu führen, mehrere Gate-Gebiete/Strukturen G1-G10 und mehrere MD-Gebiete/Strukturen MD1-MD9 auf. Exemplare von Metallgebieten/-segmenten MS, die sich in der Y-Richtung erstrecken und mehrere MD-Gebiete/Segmente MD2 und MD8 überlappen/über diesen liegen, sind als Ausgangsanschluss AUS eingerichtet.
  • Mehrere MD-Gebiete/Segmente MD2, MD4, MD6 und MD8 weisen entsprechende MD-Gebiete/Segmente 410-440, die Stromschiene PR2 überlappen/unter dieser liegen und aktive Gebiete/Bereiche AA2 und AA3 überlappen/über diesen liegen, auf, wodurch elektrische Verbindungen zwischen entsprechenden S/D-Strukturen von aktiven Bereichen AA2 und AA3 durch MD-Gebiete/Segmente 410-440, die in manchen Ausführungsformen auch als leitfähige Pfade 410-440 bezeichnet werden, gezeigt sind.
  • Die Teile von aktivem Gebiet/Bereich AA2 und mehreren Gate-Gebieten G2-G9, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als PMOS-Pull-up-Transistoren in Reihe R1 eingerichtet, in welcher die Gate-Strukturen eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und die Teile von aktivem Gebiet/Bereich AA3 und mehreren Gate-Gebieten G2-G9, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als PMOS-Pull-up-Transistoren in Reihe R2 eingerichtet, in welcher die Gate-Strukturen eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, wie oben in Bezug auf 4A besprochen. Teile von aktiven Gebieten/Bereichen AA1 und AA4 und angrenzenden mehreren Gate-Gebieten G2-G9 sind als NMOS-Pull-down-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale B1/B2 bzw. A1/A2 zu empfangen. MD-Gebiete/Segmente 410-440 sind somit als leitfähige Gebiete/Segmente von AOI-Bauteil 400, das sich in der Y-Richtung, zwischen Reihe R1 und R2 und über Stromschiene PR2 erstreckt, in Übereinstimmung mit dem schematischen Diagramm, das in 4A gezeigt ist, eingerichtet, wodurch die oben besprochenen Vorteile erhalten werden können.
  • Diagramm/Bauteil 500, das in 5B gezeigt ist, weist aktive p-Gebiete/Bereiche AA1 und AA4 neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsspannung VDD zu führen, aktive n-Gebiete/Bereiche AA2 und AA3 neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsreferenzspannung VSS zu führen, mehrere Gate-Gebiete/Strukturen G1-G10 und mehrere MD-Gebiete/Strukturen MD1-MD9 auf. Exemplare von Metallgebieten/-segmenten MS, die sich in der Y-Richtung erstrecken und mehrere MD-Gebiete/Segmente MD2 und MD8 überlappen/über diesen liegen, sind als Ausgangsanschluss AUS eingerichtet.
  • Mehrere MD-Gebiete/Segmente MD2, MD4, MD6 und MD8 weisen entsprechende MD-Gebiete/Segmente 510-540, die Stromschiene PR2 überlappen/unter dieser liegen und aktive Gebiete/Bereiche AA2 und AA3 überlappen/über diesen liegen, auf, wodurch elektrische Verbindungen zwischen entsprechenden S/D-Strukturen von aktiven Bereichen AA2 und AA3 durch MD-Gebiete/Segmente 510-540, die in manchen Ausführungsformen auch als leitfähige Pfade 510-540 bezeichnet werden, gezeigt werden.
  • Die Teile von aktivem Gebiet/Bereich AA2 und mehreren Gate-Gebieten G2-G9, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als NMOS-Pull-down-Transistoren in Reihe R1 eingerichtet, in welcher die Gate-Strukturen eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und die Teile von aktivem Gebiet/Bereich AA3 und mehreren Gate-Gebieten G2-G9, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als NMOS-Pull-down-Transistoren in Reihe R2 eingerichtet, in welcher die Gate-Strukturen eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, wie oben in Bezug auf 5A besprochen. Teile von aktiven Gebieten/Bereichen AA1 und AA4 und angrenzenden mehreren Gate-Gebieten G2-G9 sind als PMOS-Pull-up-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale B1/B2 bzw. A1/A2 zu empfangen. MD-Gebiete/Segmente 510-540 sind somit als leitfähige Gebiete/Segmente von OAI-Bauteil 500, das sich in der Y-Richtung, zwischen Reihe R1 und R2 und über Stromschiene PR2 erstreckt, in Übereinstimmung mit dem schematischen Diagramm, das in 5A gezeigt ist, eingerichtet, wodurch die oben besprochenen Vorteile erhalten werden können.
  • Diagramm/Bauteil 600, das in 6B gezeigt ist, weist aktive n-Gebiete/Bereiche AA1 und AA4 neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsreferenzspannung VSS zu führen, aktive p-Gebiete/Bereiche AA2 und AA3 neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsspannung VDD zu führen, mehrere Gate-Gebiete/Strukturen G1-G14 und mehrere MD-Gebiete/Strukturen MD1-MD13 auf. Exemplare von Metallgebieten/-segmenten MS, die sich in der Y-Richtung erstrecken und mehrere MD-Gebiete/Segmente MD3 und MD11 überlappen/über diesen liegen, sind als Ausgangsanschluss AUS eingerichtet.
  • Mehrere MD-Gebiete/Segmente MD2, MD6, MD8 und MD12 weisen entsprechende MD-Gebiete/Segmente auf, die Stromschiene PR2 überlappen/unter dieser liegen und aktive Gebiete/Bereiche AA2 und AA3 überlappen/über diesen liegen. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem der überlappenden/darüberliegenden MD-Gebiete/Segmente mehrerer MD-Gebiete/Segmente MD2 und MD6 und einem MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD4 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 610 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet sind. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem der überlappenden/darüberliegenden MD-Gebiete/Segmente mehrerer MD-Gebiete/Segmente MD8 und MD12 und an MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD12 durch Exemplare von Durchkontaktierungsgebiet/ -struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 620 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet sind.
  • Die Teile von aktivem Gebiet/Bereich AA2 und mehreren Gate-Gebieten G2-G13, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als PMOS-Pull-up-Transistoren in Reihe R1 eingerichtet, in welcher die Gate-Strukturen eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und die Teile von aktivem Gebiet/Bereich AA3 und mehreren Gate-Gebieten G2-G13, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als PMOS-Pull-up-Transistoren in Reihe R2 eingerichtet, in welcher die Gate-Strukturen eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, wie oben in Bezug auf 6A besprochen. Teile von aktiven Gebieten/Bereichen AA1 und AA4 und angrenzenden mehreren Gate-Gebieten G2-G13 sind als NMOS-Pull-down-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale B1/B2 bzw. A1/A2 zu empfangen. Leitfähige Pfade 610 und 620 von AOI-Bauteil 600 sind somit eingerichtet, MD-Gebiete/Segmente, die sich in der Y-Richtung zwischen Reihe R1 und R2 und über Stromschiene PR2 erstrecken, in Übereinstimmung mit dem schematischen Diagramm, das in 6A gezeigt ist, aufzuweisen, wodurch die oben besprochenen Vorteile erhalten werden können.
  • Diagramm/Bauteil 700, das in 7B gezeigt ist, weist aktive p-Gebiete/Bereiche AA1 und AA4 neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsspannung VDD zu führen, aktive n-Gebiete/Bereiche AA2 und AA3 neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsreferenzspannung VSS zu führen, mehrere Gate-Gebiete/Strukturen G1-G14 und mehrere MD-Gebiete/Strukturen MD1-MD13 auf. Exemplare von Metallgebieten/-segmenten MS, die sich in der Y-Richtung erstrecken und mehrere MD-Gebiete/Segmente MD3 und MD11 überlappen/über diesen liegen, sind als Ausgangsanschluss AUS eingerichtet.
  • Mehrere MD-Gebiete/Segmente MD2, MD6, MD8 und MD12 weisen entsprechende MD-Gebiete/Segmente auf, die Stromschiene PR2 überlappen/unter dieser liegen und aktive Gebiete/Bereiche AA2 und AA3 überlappen/über diesen liegen. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem der überlappenden/darüberliegenden MD-Gebiete/Segmente mehrerer MD-Gebiete/Segmente MD2 und MD6 und an MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD4 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 710 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet sind. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem der überlappenden/darüberliegenden MD-Gebiete/Segmente mehrerer MD-Gebiete/Segmente MD8 und MD12 und einem MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD12 durch Exemplare von Durchkontaktierungsgebiet/ -struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 720 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet sind.
  • Die Teile von aktivem Gebiet/Bereich AA2 und mehreren Gate-Gebieten G2-G13, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als NMOS-Pull-down-Transistoren in Reihe R1 eingerichtet, in welcher die Gate-Strukturen eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und die Teile von aktivem Gebiet/Bereich AA3 und mehreren Gate-Gebieten G2-G13, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als NMOS-Pull-down-Transistoren in Reihe R2 eingerichtet, in welcher die Gate-Strukturen eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, wie oben in Bezug auf 7A besprochen. Teile von aktiven Gebieten/Bereichen AA1 und AA4 und angrenzenden mehreren Gate-Gebieten G2-G14 sind als PMOS-Pull-up-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale B1/B2 bzw. A1/A2 zu empfangen. Leitfähige Pfade 710 und 720 von OAI-Bauteil 700 sind somit eingerichtet, MD-Gebiete/Segmente, die sich in der Y-Richtung zwischen Reihe R1 und R2 und über Stromschiene PR2 erstrecken, in Übereinstimmung mit dem schematischen Diagramm, das in 7A gezeigt ist, aufzuweisen, wodurch die oben besprochenen Vorteile erhalten werden können.
  • Diagramm/Bauteil 800, das in 8B gezeigt ist, weist aktive n-Gebiete/Bereiche AA1 und AA4 neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsreferenzspannung VSS zu führen, aktive p-Gebiete/Bereiche AA2 und AA3 neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsspannung VDD zu führen, mehrere Gate-Gebiete/Strukturen G1-G12 und mehrere MD-Gebiete/Strukturen MD1-MD11 auf. Ein Exemplar von Metallgebiet/-segment MS, das sich in der Y-Richtung erstreckt und mehrere MD-Gebiete/Segmente MD6 überlappt/über diesen liegt, ist als Ausgangsanschluss AUS eingerichtet.
  • Mehrere MD-Gebiete/Segmente MD2, MD5, MD7 und MD10 weisen entsprechende MD-Gebiete/Segmente auf, die Stromschiene PR2 überlappen/unter dieser liegen und aktive Gebiete/Bereiche AA2 und AA3 überlappen/über diesen liegen, wodurch elektrische Verbindungen zwischen entsprechenden S/D-Strukturen von aktiven Bereichen AA2 und AA3 durch MD-Gebiete/Segmente 810-840, in manchen Ausführungsformen auch als leitfähige Pfade 810-840 bezeichnet, gezeigt werden.
  • Die Teile von aktivem Gebiet/Bereich AA2 und mehreren Gate-Gebieten G2, G3, G5-G8, G10 und G11, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als PMOS-Pull-up-Transistoren in Reihe R1 eingerichtet, in welcher die Gate-Strukturen eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und die Teile von aktivem Gebiet/Bereich AA3 und mehreren Gate-Gebieten G2, G3, G5-G8, G10 und G11, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als PMOS-Pull-up-Transistoren in Reihe R2 eingerichtet, in welcher die Gate-Strukturen eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, wie oben in Bezug auf 8A besprochen. Teile von aktiven Gebieten/Bereichen AA1 und AA4 und angrenzenden mehreren Gate-Gebieten G2-G11 sind als NMOS-Pull-down-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale C, B1/B2 bzw. A1/A2 zu empfangen. MD-Gebiete/Segmente 810-840 sind somit als leitfähige Gebiete/Segmente von AOI-Bauteil 800, das sich in der Y-Richtung, zwischen Reihe R1 und R2 und über Stromschiene PR2 erstreckt, in Übereinstimmung mit dem schematischen Diagramm, das in 8A gezeigt ist, eingerichtet, wodurch die oben besprochenen Vorteile erhalten werden können.
  • Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt ein/liegt über und ist elektrisch mit einem MD-Gebiet/Segment jedes mehrerer MD-Gebiete/Segmente MD1 und MD3 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 850 zwischen entsprechenden S/D-Strukturen in aktivem Gebiet/Bereich AA3 eingerichtet werden. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt ein/liegt über und ist elektrisch mit einem MD-Gebiet/Segment jedes mehrerer MD-Gebiete/Segmente MD4, MD6 und MD8 durch Exemplare von Durchkontaktierungsgebiet/- struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 860 zwischen entsprechenden S/D-Strukturen in aktivem Gebiet/Bereich AA2 eingerichtet werden. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt ein/liegt über und ist elektrisch mit einem MD-Gebiet/Segment jedes mehrerer MD-Gebiete/Segmente MD9 und MD11 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 870 zwischen entsprechenden S/D-Strukturen in aktivem Gebiet/Bereich AA3 eingerichtet werden.
  • Die Teile von aktiven Gebieten/Bereichen AA2 und AA3 und mehreren Gate-Gebieten G2-G11, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als PMOS-Pull-up-Transistoren in Reihen R1 und R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale C, B1/ B2 und A1/A2 zu empfangen, wie oben in Bezug auf 8A besprochen. Leitfähige Pfade 850-870 von AOI-Bauteil 800 sind somit eingerichtet, Exemplare von Metallgebieten/-segmenten MS aufzuweisen, die sich in der X-Richtung über Längen kleiner einem Fünffachen einer Gate-Teilung von Gate-Gebieten/Strukturen G1-G12 erstrecken, wodurch Segmentlängen, Geschwindigkeitsverlust und Zuverlässigkeitsrisiken, die auf Elektromigration basieren, verglichen mit manchen Methoden verringert werden, in welchen Segmentlängen größer als das Fünffache einer Gate-Teilung sind.
  • Diagramm/Bauteil 900, das in 9B gezeigt ist, weist aktive n-Gebiete/Bereiche AA1 und AA4 neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsreferenzspannung VSS zu führen, aktive p-Gebiete/Bereiche AA2 und AA3 neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsspannung VDD zu führen, mehrere Gate-Gebiete/Strukturen G1-G10 und mehrere MD-Gebiete/Strukturen MD1-MD9 auf. Ein Exemplar von Metallgebiet/-segment MS, das sich in der Y-Richtung erstreckt und mehrere MD-Gebiete/Segmente MD4 überlappt/über diesen liegt, ist als Ausgangsanschluss AUS eingerichtet.
  • Mehrere MD-Gebiete/Segmente MD1, MD5 und MD9 weisen entsprechende MD-Gebiete/Segmente auf, die Stromschiene PR2 überlappen/unter dieser liegen und aktive Gebiete/Bereiche AA2 und AA3 überlappen/über diesen liegen. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem überlappenden/darüberliegenden MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD1 und einem MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD3 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 910 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet sind. Ein Exemplar von Metallgebiet/- segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem überlappenden/darüberliegenden MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD5 und MD-Gebieten/Segmenten mehrerer MD-Gebiete/Segmente MD3 und MD7 durch Exemplare von Durchkontaktierungsgebiet/ -struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 920 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet sind. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem überlappenden/darüberliegenden MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD9 und ein MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD7 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 930 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet werden.
  • Die Teile von aktiven Gebieten/Bereichen AA2 und AA3 und mehreren Gate-Gebieten G2-G9, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als PMOS-Pull-up-Transistoren in Reihen R1 und R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale B und A1-A3 zu empfangen, wie oben in Bezug auf 9A besprochen. Teile von aktiven Gebieten/Bereichen AA1 und AA4 und angrenzenden mehreren Gate-Gebieten G2-G9 sind als NMOS-Pull-down-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale B und A1-A3 zu empfangen. Leitfähige Pfade 910-930 von AOI-Bauteil 900 sind somit eingerichtet, MD-Gebiete/Segmente, die sich in der Y-Richtung zwischen Reihe R1 und R2 und über Stromschiene PR2 erstrecken, in Übereinstimmung mit dem schematischen Diagramm, das in 9A gezeigt ist, aufzuweisen, wodurch die oben besprochenen Vorteile erhalten werden können.
  • Diagramm/Bauteil 1000, das in 10B gezeigt ist, weist aktive n-Gebiete/Bereiche AA1 und AA4 neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsreferenzspannung VSS zu führen, aktive p-Gebiete/Bereiche AA2 und AA3 neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsspannung VDD zu führen, mehrere Gate-Gebiete/Strukturen G1-G12 und mehrere MD-Gebiete/Strukturen MD1-MD11 auf. Ein Exemplar von Metallgebiet/-segment MS, das sich in der Y-Richtung erstreckt und mehrere MD-Gebiete/Segmente MD6 überlappt/über diesen liegt, ist als Ausgangsanschluss AUS eingerichtet.
  • Mehrere MD-Gebiete/Segmente MD1, MD6 und MD10 weisen entsprechende MD-Gebiete/Segmente auf, die Stromschiene PR2 überlappen/unter dieser liegen und aktive Gebiete/Bereiche AA2 und AA3 überlappen/über diesen liegen. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem überlappenden/darüberliegenden MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD1 und einem MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD3 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 1010 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet werden. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem überlappenden/darüberliegenden MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD6 und MD-Gebieten/Segmenten mehrerer MD-Gebiete/Segmente MD4 und MD8 durch Exemplare von Durchkontaktierungsgebiet/ -struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 1020 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet werden. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem überlappenden/darüberliegenden MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD11 und einem MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD9 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 1030 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet werden.
  • Die Teile von aktiven Gebieten/Bereichen AA2 und AA3 und mehreren Gate-Gebieten G2-G11, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als PMOS-Pull-up-Transistoren in Reihen R1 und R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale C, B und A1-A3 zu empfangen, wie oben in Bezug auf 10A besprochen. Teile von aktiven Gebieten/Bereichen AA1 und AA4 und angrenzenden mehreren Gate-Gebieten G2-G9 sind als NMOS-Pull-down-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale C, B und A1-A3 zu empfangen. Leitfähige Pfade 1010-1030 von AOI-Bauteil 1000 sind somit eingerichtet, MD-Gebiete/Segmente, die sich in der Y-Richtung zwischen Reihe R1 und R2 und über Stromschiene PR2 erstrecken, in Übereinstimmung mit dem schematischen Diagramm, das in 10A gezeigt ist, aufzuweisen, wodurch die oben besprochenen Vorteile erhalten werden können.
  • Diagramm/Bauteil 1100, das in 11B gezeigt ist, weist aktive p-Gebiete/Bereiche AA1 und AA4 neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsspannung VDD zu führen, aktive n-Gebiete/Bereiche AA2 und AA3 neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsreferenzspannung VSS zu führen, mehrere Gate-Gebiete/Strukturen G1-G12 und mehrere MD-Gebiete/Strukturen MD1-MD11 auf. Ein Exemplar von Metallgebiet/-segment MS, das sich in der Y-Richtung erstreckt und mehrere MD-Gebiete/Segmente MD6 überlappt/über diesen liegt, ist als Ausgangsanschluss AUS eingerichtet.
  • Mehrere MD-Gebiete/Segmente MD2, MD5, MD7 und MD10 weisen entsprechende MD-Gebiete/Segmente auf, die Stromschiene PR2 überlappen/unter dieser liegen und aktive Gebiete/Bereiche AA2 und AA3 überlappen/über diesen liegen, wodurch elektrische Verbindungen zwischen entsprechenden S/D-Strukturen von aktiven Bereichen AA2 und AA3 durch MD-Gebiete/Segmente 1110-1140 gezeigt werden, die in manchen Ausführungsformen auch als leitfähige Pfade 1110-1140 bezeichnet werden.
  • Die Teile von aktivem Gebiet/Bereich AA2 und mehreren Gate-Gebieten G2, G3, G5-G8, G10 und G11, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als NMOS-Pull-down-Transistoren in Reihe R1 eingerichtet, in welcher die Gate-Strukturen eingerichtet sind, Eingangssignale B1 und B2 zu empfangen, und die Teile von aktivem Gebiet/Bereich AA3 und mehreren Gate-Gebieten G2, G3, G5-G8, G10 und G11, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als NMOS-Pull-down-Transistoren in Reihe R2 eingerichtet, in welcher die Gate-Strukturen eingerichtet sind, Eingangssignale A1 und A2 zu empfangen, wie oben in Bezug auf 11A besprochen. Teile von aktiven Gebieten/Bereichen AA1 und AA4 und angrenzenden mehreren Gate-Gebieten G2-G11 sind als PMOS-Pull-up-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale C, B1/B2 bzw. A1/A2 zu empfangen. MD-Gebiete/Segmente 1110-1140 sind somit als leitfähige Gebiete/Segmente von OAI-Bauteil 1100, das sich in der Y-Richtung, zwischen Reihe R1 und R2 und über Stromschiene PR2 erstreckt, in Übereinstimmung mit dem schematischen Diagramm, das in 11A gezeigt ist, eingerichtet, wodurch die oben besprochenen Vorteile erhalten werden können.
  • Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt ein/liegt über und ist elektrisch mit einem MD-Gebiet/Segment jedes mehrerer MD-Gebiete/Segmente MD1 und MD3 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 1150 zwischen entsprechenden S/D-Strukturen in aktivem Gebiet/Bereich AA3 eingerichtet werden. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt ein/liegt über und ist elektrisch mit einem MD-Gebiet/Segment jedes mehrerer MD-Gebiete/Segmente MD4, MD6 und MD8 durch Exemplare von Durchkontaktierungsgebiet/- struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 1160 zwischen entsprechenden S/D-Strukturen in aktivem Gebiet/Bereich AA2 eingerichtet werden. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt ein/liegt über und ist elektrisch mit einem MD-Gebiet/Segment jedes mehrerer MD-Gebiete/Segmente MD9 und MD11 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 1170 zwischen entsprechenden S/D-Strukturen in aktivem Gebiet/Bereich AA3 eingerichtet werden.
  • Die Teile von aktiven Gebieten/Bereichen AA2 und AA3 und mehreren Gate-Gebieten G2-G11, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als NMOS-Pull-down-Transistoren in Reihen R1 und R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale C, B1/ B2 und A1/A2 zu empfangen, wie oben in Bezug auf 11A besprochen. Leitfähige Pfade 1150-1170 von OAI-Bauteil 1100 sind somit eingerichtet, Exemplare von Metallgebieten/-segmenten MS aufzuweisen, die sich in der X-Richtung über Längen, die kleiner als das Fünffache einer Gate-Teilung von Gate-Gebieten/Strukturen G1-G12 sind, erstrecken, wodurch Segmentlängen, Geschwindigkeitsverlust und Zuverlässigkeitsrisiken, die auf Elektromigration basieren, verglichen mit manchen Methoden verringert werden, in welchen Segmentlängen größer als das Fünffache einer Gate-Teilung sind.
  • Diagramm/Bauteil 1200, das in 12B gezeigt ist, weist aktive p-Gebiete/Bereiche AA1 und AA4 neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsspannung VDD zu führen, aktive n-Gebiete/Bereiche AA2 und AA3 neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsreferenzspannung VSS zu führen, mehrere Gate-Gebiete/Strukturen G1-G10 und mehrere MD-Gebiete/Strukturen MD1-MD9 auf. Ein Exemplar von Metallgebiet/-segment MS, das sich in der Y-Richtung erstreckt und mehrere MD-Gebiete/Segmente MD4 überlappt/über diesen liegt, ist als Ausgangsanschluss AUS eingerichtet.
  • Mehrere MD-Gebiete/Segmente MD1, MD5 und MD9 weisen entsprechende MD-Gebiete/Segmente auf, die Stromschiene PR2 überlappen/unter dieser liegen und aktive Gebiete/Bereiche AA2 und AA3 überlappen/über diesen liegen. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem überlappenden/darüberliegenden MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD1 und einem MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD3 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 1210 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet werden. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem überlappenden/darüberliegenden MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD5 und MD-Gebieten/Segmenten mehrerer MD-Gebiete/Segmente MD3 und MD7 durch Exemplare von Durchkontaktierungsgebiet/ -struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 1220 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet werden. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem überlappenden/darüberliegenden MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD9 und einem MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD7 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 1230 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet werden.
  • Die Teile von aktiven Gebieten/Bereichen AA2 und AA3 und mehreren Gate-Gebieten G2-G9, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als NMOS-Pull-down-Transistoren in Reihen R1 und R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale B und A1-A3 zu empfangen, wie oben in Bezug auf 12A besprochen. Teile von aktiven Gebieten/Bereichen AA1 und AA4 und angrenzenden mehreren Gate-Gebieten G2-G9 sind als PMOS-Pull-up-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale B und A1-A3 zu empfangen. Leitfähige Pfade 1210-1230 von OAI-Bauteil 1200 sind somit eingerichtet, MD-Gebiete/Segmente, die sich in der Y-Richtung zwischen Reihe R1 und R2 und über Stromschiene PR2 erstrecken, in Übereinstimmung mit dem schematischen Diagramm, das in 12A gezeigt ist, aufzuweisen, wodurch die oben besprochenen Vorteile erhalten werden können.
  • Diagramm/Bauteil 1300, das in 13B gezeigt ist, weist aktive p-Gebiete/Bereiche AA1 und AA4 neben Stromschiene PR1 bzw. PR3, die eingerichtet sind, Stromversorgungsspannung VDD zu führen, aktive n-Gebiete/Bereiche AA2 und AA3 neben Stromschiene PR2, die eingerichtet ist, Stromversorgungsreferenzspannung VSS zu führen, mehrere Gate-Gebiete/Strukturen G1-G12 und mehrere MD-Gebiete/Strukturen MD1-MD11 auf. Ein Exemplar von Metallgebiet/-segment MS, das sich in der Y-Richtung erstreckt und mehrere MD-Gebiete/Segmente MD6 überlappt/über diesen liegt, ist als Ausgangsanschluss AUS eingerichtet.
  • Mehrere MD-Gebiete/Segmente MD1, MD6 und MD10 weisen entsprechende MD-Gebiete/Segmente auf, die Stromschiene PR2 überlappen/unter dieser liegen und aktive Gebiete/Bereiche AA2 und AA3 überlappen/über diesen liegen. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem überlappenden/darüberliegenden MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD1 und einem MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD3 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 1310 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet sind. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem überlappenden/darüberliegenden MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD6 und MD-Gebieten/Segmenten mehrerer MD-Gebiete/Segmente MD4 und MD8 durch Exemplare von Durchkontaktierungsgebiet/ -struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 1320 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet werden. Ein Exemplar von Metallgebiet/-segment MS, das sich in der X-Richtung erstreckt, überlappt jedes/liegt über und ist elektrisch mit jedem überlappenden/darüberliegenden MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD11 und einem MD-Gebiet/Segment mehrerer MD-Gebiete/Segmente MD9 durch Exemplare von Durchkontaktierungsgebiet/-struktur VD verbunden, wodurch die Strukturelemente gemeinsam als leitfähiger Pfad 1330 zwischen entsprechenden S/D-Strukturen in aktiven Gebieten/Bereichen AA2 und AA3 eingerichtet werden.
  • Die Teile von aktiven Gebieten/Bereichen AA2 und AA3 und mehreren Gate-Gebieten G2-G11, die in und neben den entsprechenden S/D-Strukturen enthalten sind, sind als NMOS-Pull-down-Transistoren in Reihen R1 und R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale C, B und A1-A3 zu empfangen, wie oben in Bezug auf 13A besprochen. Teile von aktiven Gebieten/Bereichen AA1 und AA4 und angrenzenden mehreren Gate-Gebieten G2-G9 sind als PMOS-Pull-up-Transistoren in Reihe R1 bzw. R2 eingerichtet, in welchen die Gate-Strukturen eingerichtet sind, Eingangssignale C, B und A1-A3 zu empfangen. Leitfähige Pfade 1310-1330 von OAI-Bauteil 1300 sind somit eingerichtet, MD-Gebiete/Segmente, die sich in der Y-Richtung zwischen Reihe R1 und R2 und über Stromschiene PR2 erstrecken, in Übereinstimmung mit dem schematischen Diagramm, das in 13A gezeigt ist, aufzuweisen, wodurch die oben besprochenen Vorteile erhalten werden können.
  • 14 ist ein Ablaufdiagramm eines Verfahrens 1400 zum Betreiben eines Logikbauteils gemäß einer oder mehreren Ausführungsformen. Verfahren 1400 ist mit einem Logikbauteil, z.B. Logikbauteil 100C, 200-1, 200-2 oder 300-1300, verwendbar, die oben in Bezug auf 1A-13B besprochen sind.
  • Der Ablauf, in dem die Vorgänge von Verfahren 1400 in 14 gezeigt sind, dient nur der Veranschaulichung; die Vorgänge von Verfahren 1400 können in Abfolgen ausgeführt werden, die sich von jener unterscheiden, die in 14 gezeigt ist. In manchen Ausführungsformen werden Vorgänge zusätzlich zu jenen, die in 14 gezeigt sind, vor, zwischen, während und/oder nach dem Vorgängen durchgeführt, die in 14 gezeigt sind. In manchen Ausführungsformen sind die Vorgänge von Verfahren 1400 ein Teilsatz von Vorgängen eines Verfahrens zum Betreiben einer IC.
  • In Vorgang 1410 werden mehrere Eingangssignale bei dem Logikbauteil empfangen. In manchen Ausführungsformen umfasst Empfangen der mehreren Eingangssignale Empfangen eines Teilsatzes von Eingangssignalen A1-A4, B1, B2, B oder C bei Logikbauteil 100C, 200-1, 200-2 oder 300-1300 gemäß den Ausführungsformen, die oben in Bezug auf 1A-13B beschrieben sind.
  • Empfangen der mehreren Signale umfasst Empfangen jedes Signals mit entweder einem logisch hohen Spannungspegel, z.B. einem Spannungspegel innerhalb eines vorbestimmten Schwellenwerts eines Spannungspegels von Stromversorgungsspannung VDD oder einem logisch niederen Spannungspegel, z.B. einem Spannungspegel innerhalb eines vorbestimmten Schwellenwerts eines Spannungspegels von Stromversorgungsreferenzspannung VSS.
  • In Vorgang 1420 wird ein Ausgangssignal basierend auf den mehreren Eingangssignalen und einer Konfiguration des Logikbauteils erzeugt. Erzeugen des Ausgangssignals basierend auf den mehreren Eingangssignalen umfasst Durchführen einer AOI, OAI oder Vier-Eingangs-NAND-Operation an den mehreren Eingangssignalen.
  • Erzeugen des Ausgangssignals basierend auf der Konfiguration des Logikbauteils umfasst, dass das Logikbauteil eine erste und zweite Stromschiene, die sich in eine erste Richtung erstrecken, wobei jede der ersten und zweiten Stromschiene eingerichtet ist, eine der Stromversorgungsspannung oder der Stromversorgungsreferenzspannung zu führen, eine dritte Stromschiene, die sich in der ersten Richtung zwischen der ersten und zweiten Stromschiene erstreckt und eingerichtet ist, die andere der Stromversorgungsspannung oder der Stromversorgungsreferenzspannung zu führen, und mehrere Transistoren aufweist. Die mehreren Transistoren weisen erste bis vierte aktive Bereiche, die sich in der ersten Richtung zwischen der ersten und zweiten Stromschiene erstrecken, wobei sich jeder von dem zweiten und dritten aktiven Bereich neben der dritten Stromschiene befindet, mehrere Gate-Strukturen, die sich in einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken, und ein erstes und zweites leitfähiges Segment, die sich in der zweiten Richtung über die dritte Stromschiene erstrecken, wobei jedes von dem ersten und zweiten leitfähigen Segment elektrisch mit S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs verbunden ist, auf.
  • In manchen Ausführungsformen umfasst Erzeugen des Ausgangssignals basierend auf der Konfiguration des Logikbauteils Erzeugen des Ausgangssignals basierend auf der Konfiguration von Logikbauteilen 100C, 200-1, 200-2 oder 300-1300, die oben in Bezug auf 1A-13B besprochen sind.
  • Durch Ausführen der Vorgänge von Verfahren 1400 wird eine AOI, OAI oder NAND-Operation unter Verwendung einer Zelle doppelter Höhe durchgeführt, die wie oben besprochen eingerichtet ist, wodurch die Vorteile erhalten werden, die oben in Bezug auf Logikbauteile 100C, 200-1, 200-2 und 300-1300 besprochen sind.
  • 15 ist ein Ablaufdiagramm eines Verfahrens 1500 zum Herstellen eines IC-Bauteils gemäß manchen Ausführungsformen. Verfahren 1500 ist funktionsfähig, um eines oder mehrere von IC Bauteilen 100C, 200-1, 200-2 oder 300-1300, die oben in Bezug auf 1A-13B besprochen sind, zu bilden.
  • In manchen Ausführungsformen werden die Vorgänge von Verfahren 1500 in der Reihenfolge durchgeführt, die in 15 gezeigt ist. In manchen Ausführungsformen werden die Vorgänge von Verfahren 1500 in einer anderen Reihenfolge durchgeführt als der Reihenfolge, die in 15 gezeigt ist. In manchen Ausführungsformen werden ein zusätzlicher Vorgang oder mehrere zusätzliche Vorgänge vor, während und/oder nach den Vorgängen von Verfahren 1500 durchgeführt. In manchen Ausführungsformen umfasst Durchführen eines Teils oder der Gesamtheit der Vorgänge von Verfahren 1500 Durchführen eines Vorgangs oder mehrerer Vorgänge wie unten in Bezug auf IC-Herstellungssystem 1800 und 18 beschrieben.
  • In Vorgang 1510 werden in manchen Ausführungsformen ein erster und zweiter aktiver Bereich in einer ersten Reihe gebildet, die sich in einer ersten Richtung erstreckt, und ein dritter und vierter aktiver Bereich werden in einer zweiten Reihe neben der ersten Reihe gebildet, wobei jeder aktive Bereich mehrere S/D-Strukturen aufweist. Bilden des dritten und vierten aktiven Bereichs in der zweiten Reihe neben der ersten Reihe umfasst Bilden des dritten aktiven Bereichs neben dem zweiten aktiven Bereich. In manchen Ausführungsformen umfasst Bilden der ersten bis vierten aktiven Bereiche Bilden aktive Bereiche AA1-AA4, die oben in Bezug auf 2B-2E und 3B-13B besprochen sind.
  • In verschiedenen Ausführungsformen umfasst jedes Bilden des ersten und vierten aktiven Bereichs Bilden eines aktiven n-Bereichs und jedes Bilden des zweiten und dritten aktiven Bereichs umfasst Bilden eines aktiven p-Bereichs oder jedes Bilden des ersten und vierten aktiven Bereichs umfasst Bilden eines aktiven p-Bereichs und jedes Bilden des zweiten und dritten aktiven Bereichs umfasst Bilden eines aktiven n-Bereichs. In manchen Ausführungsformen umfasst Bilden der mehreren ersten bis vierten aktiven Bereiche Bilden der ersten und vierten oder zweiten und dritten aktiven Bereiche in einer oder mehreren n-Wannen.
  • In verschiedenen Ausführungsformen umfasst Bilden der mehreren ersten bis vierten aktiven Bereiche Durchführen eines oder mehrerer Implantationsprozesse in Bereichen eines Halbleitersubstrats entsprechenden den mehreren ersten bis vierten aktiven Bereichen, wodurch vorgegebene Dotierkonzentrationen und -arten für ein oder mehrere gegebene Dotierstoffe erreicht werden, wie oben in Bezug auf 2B-2E und 3B-13B besprochen.
  • In manchen Ausführungsformen umfasst Bilden der ersten bis vierten aktiven Bereiche Bilden der entsprechenden mehreren S/D-Strukturen in und/oder auf Teilen der ersten bis vierten aktiven Bereiche, z.B. durch Durchführen eines oder mehrerer Implantationsprozesse, Ätzprozesse und/oder Abscheidungsprozesse.
  • In Vorgang 1520 werden ein erstes und zweites leitfähiges Segment konstruiert, die sich in einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken, wobei jedes von dem ersten und zweiten leitfähigen Segment über S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs liegt und elektrisch mit diesen verbunden ist. In manchen Ausführungsformen umfasst Konstruieren des ersten und zweiten leitfähigen Segments Konstruieren von zwei oder mehr MD-Segmenten, z.B. MD-Segmente von mehreren MD-Segmenten MD1-MD13, die oben in Bezug auf 2B, 2D und 3B-13B besprochen sind. In manchen Ausführungsformen umfasst Konstruieren des ersten und zweiten leitfähigen Segments Konstruieren von zwei oder mehr Metallsegmenten, z.B. zwei von Metallsegmenten 210-2 bis 240-2, die oben in Bezug auf 2C und 2E besprochen sind.
  • In manchen Ausführungsformen umfasst Konstruieren des ersten und zweiten leitfähigen Segments Konstruieren eines dritten und vierten leitfähigen Segments, die sich in der zweiten Richtung erstrecken, wobei jedes von dem dritten und vierten leitfähigen Segment über S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs liegt und elektrisch mit diesen verbunden ist. In manchen Ausführungsformen umfasst Konstruieren des dritten und vierten leitfähigen Segments Konstruieren von zwei oder mehr zusätzlichen MD-Segmenten von mehreren MD-Segmenten MD1-MD13 wie oben in Bezug auf 2B, 2D, 4B-8B und 11B besprochen.
  • In verschiedenen Ausführungsformen umfasst Konstruieren des ersten und zweiten leitfähigen Segments Durchführen von mehreren Herstellungsvorgängen, z.B. eines oder mehrerer von Lithographie, Diffusion, Abscheiden, Ätzen, Planarisieren oder eines anderen Vorgangs, der zum Konstruieren eines oder mehrerer leitfähiger Materialien geeignet ist, die eingerichtet sind, eine fortlaufende Struktur geringen Widerstands zu bilden, wie oben in Bezug auf 2B-2E und 3B-13B besprochen.
  • In Vorgang 1530 werden zusätzliche leitfähige Segmente, mehrere Gate-Strukturen und mehrere Durchkontaktierungsstrukturen konstruiert, wodurch eines von einem AOI, OAI oder Vier-Eingänge-NAND-Bauteil gebildet wird, das ein erstes und zweites leitfähiges Segment und Pull-up- und Pull-down-Transistoren in jede der ersten und zweiten Reihe aufweist.
  • In manchen Ausführungsformen umfasst Konstruieren der zusätzlichen leitfähigen Segmente, mehreren Gate-Strukturen und mehreren Durchkontaktierungsstrukturen Konstruieren von Exemplaren von Metallsegmenten MS, eines Teils oder der Gesamtheit von Gate-Strukturen G1-G14 und Exemplaren von Durchkontaktierungsstrukturen VD, VG und Vo, die jeweils oben in Bezug auf 2B-2E und 3B-13B besprochen sind.
  • In verschiedenen Ausführungsformen umfasst Konstruieren der zusätzlichen leitfähigen Segmente, mehreren Gate-Strukturen und mehreren Durchkontaktierungsstrukturen Durchführen mehrerer Herstellungsvorgänge, z.B. einer oder mehrerer von einem Lithografie-, Diffusions-, Abscheidungs-,Ätz-, Planarisierungs- oder eines anderen Vorgangs, der zum Konstruieren der verschiedenen Strukturelemente geeignet ist, in Übereinstimmung mit den Konfigurationen, die oben in Bezug auf 2B-2E und 3B-13B besprochen sind.
  • In manchen Ausführungsformen umfasst Bilden des einen von dem AOI, OAI oder Vier-Eingänge-NAND-Bauteils, das das erste und zweite leitfähige Segment und Pull-up- und Pull-down-Transistoren in jeder der ersten und zweiten Reihe enthält, Bilden des einen von dem AOI, OAI oder Vier-Eingänge-NAND-Bauteil in Übereinstimmung mit einem schematischen Diagramm 200-1300, das oben in Bezug auf 2A-13A besprochen ist.
  • In Vorgang 1540 werden in manchen Ausführungsformen erste bis dritte Stromschienen, die sich in der ersten Richtung erstrecken, konstruiert, wobei die erste und zweite Stromschiene mit der ersten Reihe ausgerichtet sind, die zweite und dritte Stromschiene mit der zweiten Reihe ausgerichtet sind und jedes von dem ersten und zweiten leitfähigen Segment eine Ebene schneidet, die senkrecht zu dem ersten und zweiten leitfähigen Segment ist und die zweite Stromschiene aufweist.
  • In manchen Ausführungsformen umfasst Konstruieren der ersten bis dritten Stromschienen, die sich in der ersten Richtung erstrecken, Konstruieren von Stromschienen PR1-PR3, die sich in der X-Richtung erstrecken, wie oben in Bezug auf 1C, 2B-2E und 3B-13B besprochen.
  • In manchen Ausführungsformen weist jedes von dem ersten und zweiten leitfähigen Segment, das die Ebene schneidet, die senkrecht zu dem ersten und zweiten leitfähigen Segment ist und die zweite Stromschiene aufweist, ein oder mehrere zusätzliche leitfähige Segmente auf, die die Ebene schneiden, z.B. wie oben in Bezug auf 2B-2E und 4B-13B besprochen.
  • In verschiedenen Ausführungsformen umfasst Konstruieren der ersten bis dritten Stromschienen Durchführen mehrerer Herstellungsvorgänge, z.B. eines oder mehrerer von einem Lithografie-, Diffusions-, Abscheidungs-,Ätz-, Planarisierungs- oder anderen Vorgang, der zum Konstruieren von Metallsegmenten geeignet ist, die auf einem Halbleitersubstrat liegen, darin vergraben sind und/oder sich an seiner Rückseite befinden, wie oben in Bezug auf 2B-2E und 3B-13B besprochen.
  • Durch Durchführen eines Teils oder der Gesamtheit der Vorgänge von Verfahren 1500 wird ein AOI, OAI oder Vier-Eingänge-NAND IC-Bauteil hergestellt, in dem das erste und zweite leitfähige Segment eine Ebene schneiden, die eine zweite Stromschiene enthält, wodurch die Vorteile erhalten werden, die oben in Bezug auf IC Bauteile 100C, 200-1, 200-2 und 300-1300 und 1A-13B besprochen sind.
  • 16 ist ein Ablaufdiagramm eines Verfahrens 1600 zum Erstellen eines IC-Layoutdiagramms gemäß manchen Ausführungsformen, z.B. eines IC-Layoutdiagramms 100C, 200-1, 200-2 und/oder 300-1300, das oben in Bezug auf 1A-13B besprochen ist.
  • In manchen Ausführungsformen umfasst Erstellen des IC-Layoutdiagramms Erstellen des IC-Layoutdiagramms entsprechend einem IC-Bauteil, z.B. einem IC-Bauteil 100C, 200-1, 200-2 und/oder 300-1300, das oben in Bezug auf 1A-13B besprochen ist, das basierend auf dem erstellten IC-Layoutdiagramm hergestellt wird.
  • In manchen Ausführungsformen wird ein Teil oder die Gesamtheit von Verfahren 1600 von einem Prozessor eines Computers durchgeführt, z.B. einem Prozessor 1702 eines IC-Layoutdiagramm-Erstellungssystems 1700, das unten in Bezug auf 17 besprochen ist.
  • Einige oder alle der Vorgänge von Verfahren 1600 können als Teil einer Designprozedur durchgeführt werden, die in einem Designhaus durchgeführt wird, z.B. einem Designhaus 1820, das unten in Bezug auf 18 besprochen ist.
  • In manchen Ausführungsformen werden die Vorgänge von Verfahren 1600 in der Reihenfolge durchgeführt, die in 16 gezeigt ist. In manchen Ausführungsformen werden die Vorgänge von Verfahren 1600 gleichzeitig und/oder in einer anderen Reihenfolge als der Reihenfolge durchgeführt, die in 16 gezeigt ist. In manchen Ausführungsformen werden ein Vorgang oder mehrere Vorgänge vor, zwischen, während und/oder nach Durchführen eines Vorgangs oder mehrerer Vorgänge von Verfahren 1600 durchgeführt.
  • In Vorgang 1610 werden in manchen Ausführungsformen erste bis vierte aktive Gebiete in einer IC-Zelle, in manchen Ausführungsformen auch als eine Zelle doppelter Höhe bezeichnet, angeordnet. Anordnen der ersten bis vierten aktiven Gebiete in der IC-Zelle umfasst Anordnen des ersten und zweiten aktiven Gebiets in einer ersten Reihe und Anordnen des dritten und vierten aktiven Gebiets in einer zweiten Reihe, z.B. Reihen R1 und R2, die oben in Bezug auf 1C, 2B-2E und 3B-13B besprochen sind.
  • In manchen Ausführungsformen umfasst Anordnen der ersten bis vierten aktiven Gebiete in der IC-Zelle Anordnen der ersten bis vierten aktiven Gebiete gemäß Zellendimensionen basierend auf Bahnen, die den ersten bis dritten Stromschienen entsprechen, z.B. Stromschienen PR1-PR3, die oben in Bezug auf 1C, 2B-2EC und 3B-13B besprochen sind.
  • In Vorgang 1620 werden mehrere MD-Gebiete, Gate-Gebiete, Durchkontaktierungsgebiete und Metallgebiete der Zelle als eines von einem AOI, OAI oder Vier-Eingänge-NAND-Bauteil, das ein erstes und zweites leitfähiges Gebiet enthält, die sich über eine Bahn erstrecken, die einer Stromschiene entspricht, und jedes von dem zweiten und dritten aktiven Gebiet überlappen, angeordnet.
  • Anordnen der mehreren MD-Gebiete, Gate-Gebiete, Durchkontaktierungsgebiete und Metallgebiete der Zelle als eines von dem AOI, OAI oder Vier-Eingänge-NAND-Bauteil umfasst eingerichtete Pull-up- und Pull-down-Transistoren in jeder der ersten und zweiten Reihe.
  • In manchen Ausführungsformen umfasst Anordnen der mehreren MD-Gebiete, Gate-Gebiete, Durchkontaktierungsgebiete und Metallgebiete der Zelle als eines von dem AOI, OAI oder Vier-Eingänge-NAND-Bauteil Anordnen eines Teils oder der Gesamtheit mehrerer MD-Gebiete MD1-MD13, Gate-Gebiete G1-14, Exemplare von Durchkontaktierungsgebieten VD, VG und Vo und Exemplare von Metallgebieten MS in Übereinstimmung mit einem schematischen Diagramm 200-1300, das oben in Bezug auf 2A-13A besprochen ist.
  • In manchen Ausführungsformen weisen das erste und zweite leitfähige Gebiet, die sich über die Bahn, die der Stromschiene entspricht, erstrecken, ein erstes und zweites MD-Gebiet, z.B. MD-Gebiete mehrerer MD-Gebiete MD1-MD13, auf, die oben in Bezug auf 2B, 2D und 3B-13B besprochen sind. In manchen Ausführungsformen weisen das erste und zweite leitfähige Gebiet, die sich über die Bahn, die der Stromschiene entspricht, erstrecken, ein erstes und zweites Metallgebiet, z.B. zwei von Metallgebieten 210-2 bis 240-2, auf, die oben in Bezug auf 2C und 2E besprochen sind.
  • In manchen Ausführungsformen umfasst Anordnen der mehreren MD-Gebiete, Gate-Gebiete, Durchkontaktierungsgebiete und Metallgebiete der Zelle als eines von dem AOI, OAI oder Vier-Eingänge-NAND-Bauteil, das das erste und zweite leitfähige Gebiet aufweist, die sich über die Bahn, die der Stromschiene entspricht, erstrecken, Anordnen des einen von dem AOI, OAI oder Vier-Eingänge-NAND-Bauteil, das ein oder mehrere zusätzliche leitfähige Gebiete aufweist, die sich über die Bahn, die der Stromschiene entspricht, erstrecken, z.B. wie oben in Bezug auf 2B, 2D, 4B-8B und 11B besprochen.
  • In manchen Ausführungsformen weist das erste und zweite leitfähige Gebiet, die sich über die Bahn, die der Stromschiene entspricht, erstrecken, das erste, zweite und ein beliebiges zusätzliches leitfähiges Gebiet auf, die sich über die Bahn, die der Stromschiene PR2 entspricht, erstrecken, wie oben in Bezug auf 1C, 2B-2E und 3B-13B besprochen.
  • In manchen Ausführungsformen umfasst Anordnen der mehreren MD-Gebiete, Gate-Gebiete, Durchkontaktierungsgebiete und Metallgebiete der Zelle als eines von dem AOI, OAI oder Vier-Eingänge-NAND-Bauteil, das das erste und zweite leitfähige Gebiet aufweist, das jedes von dem zweiten und dritten aktiven Gebiet überlappt, dass das erste, zweite und ein beliebiges zusätzliches leitfähiges Gebiet jedes von dem zweiten und dritten aktiven Gebiet an Stellen entsprechend S/D-Gebieten überlappt, wie oben in Bezug auf 2B-2E und 3B-13B.
  • In Vorgang 1630 wird in manchen Ausführungsformen ein IC-Layoutdiagramm, das die Zelle aufweist, in einem Datenspeicherbauteil gespeichert. In manchen Ausführungsformen umfasst Speichern des IC-Layoutdiagramms, das die Zelle aufweist, in dem Datenspeicherbauteil Speichern der Zelle in einer Zellbibliothek, z.B. Zellbibliothek 1707 des IC-Layoutdiagramm-Erstellungssystems 1700, das unten in Bezug auf 17 besprochen ist.
  • In verschiedenen Ausführungsformen umfasst Speichern des IC-Layoutdiagramms in dem Datenspeicherbauteil Speichern des IC-Layoutdiagramms in einem nicht flüchtigen, computerlesbaren Speicher und/oder umfasst Speichern des IC-Layoutdiagramms über ein Netzwerk, z.B. Netzwerk 1714 des IC-Layoutdiagramm-Erstellungssystems 1700, das unten in Bezug auf 17 besprochen ist.
  • In Vorgang 1640 werden in manchen Ausführungsformen ein Vorgang oder mehrere Herstellungsvorgänge basierend auf dem IC-Layoutdiagramm durchgeführt. In manchen Ausführungsformen umfasst Durchführen eines oder mehrerer Herstellungsvorgänge Durchführen einer oder mehrerer lithographischer Belichtungen basierend auf dem IC-Layoutdiagramm. Durchführen eines oder mehrerer Herstellungsvorgänge, z.B. einer oder mehrerer lithographischer Belichtungen basierend auf dem IC-Layoutdiagramm ist oben in Bezug auf 15 und unten in Bezug auf 18 besprochen.
  • Durch Ausführen eines Teils oder der Gesamtheit der Vorgänge von Verfahren 1600 wird ein IC-Layoutdiagramm entsprechend einem IC-Bauteil erstellt, in dem ein AOI, OAI oder Vier-Eingänge-NAND IC-Bauteil ein erstes und zweites leitfähiges Segment aufweist, die eine Ebene schneiden, die eine zweite Stromschiene enthält, wodurch die Vorteile erhalten werden, die oben in Bezug auf IC Bauteile 100C, 200-1, 200-2 und 300-1300 und 1A-13B besprochen sind.
  • 17 ist ein Blockdiagramm des IC-Layoutdiagramm-Erstellungssystems 1700 gemäß manchen Ausführungsformen. Verfahren, die hier zum Entwerfen von IC-Layoutdiagrammen gemäß einer oder mehreren Ausführungsformen beschrieben sind, sind zum Beispiel unter Verwendung des IC-Layoutdiagramm-Erstellungssystems 1700 gemäß manchen Ausführungsformen implementierbar.
  • In manchen Ausführungsformen ist IC-Layoutdiagramm-Erstellungssystem 1700 ein Allzweck-Berechnungsbauteil, das einen Hardware-Prozessor 1702 und ein nicht transitorisches, computerlesbares Datenspeichermedium 1704 aufweist. Datenspeichermedium 1704 ist, unter anderen, mit, Computerprogrammcode 17017, d.h. einem Satz von ausführbaren Anweisungen, codiert, d.h. speichert diesen. Ausführung von Anweisungen 1706 durch Hardware-Prozessor 1702 stellt (mindestens teilweise) ein EDA-Werkzeug dar, das einen Teil oder die Gesamtheit eines Verfahrens, z.B. Verfahren 500 zum Erstellen eines IC-Layoutdiagramms, das oben in Bezug auf 5 besprochen ist, und/oder Verfahren 700 zum Erstellen eines IC-Layoutdiagramms, das oben in Bezug auf 7 besprochen ist (in der Folge die genannten Prozesse und/oder Verfahren), implementiert.
  • Prozessor 1702 ist elektrisch an computerlesbares Datenspeichermedium 1704 über einen Bus 1708 gekoppelt. Prozessor 1702 ist auch durch Bus 1708 elektrisch an eine I/O-Schnittstelle 1710 gekoppelt. Eine Netzwerkschnittstelle 1712 ist auch elektrisch mit Prozessor 1702 über Bus 1708 verbunden. Netzwerkschnittstelle 1712 ist mit einem Netzwerk 1714 verbunden, sodass Prozessor 1702 und computerlesbares Datenspeichermedium 1704 mit externen Elementen über Netzwerk 1714 verbunden werden können. Prozessor 1702 ist eingerichtet, Computerprogrammcode 1706 auszuführen, der im computerlesbaren Datenspeichermedium 1704 codiert ist, um das IC-Layoutdiagramm-Erstellungssystem 1700 zum Durchführen eines Teils oder der Gesamtheit der genannten Prozesse und/oder Verfahren geeignet zu machen. In einer oder mehreren Ausführungsformen ist Prozessor 1702 eine zentrale Verarbeitungseinheit (CPU), ein Multi-Prozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einer oder mehreren Ausführungsformen ist computerlesbares Datenspeichermedium 1704 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder ein Halbleitersystem (oder eine Vorrichtung oder ein Bauteil). Zum Beispiel weist das computerlesbare Datenspeichermedium 1704 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Nur-Lese-Speicher (ROM), eine Festmagnetplatte und/oder eine optische Platte auf. In einer oder mehreren Ausführungsformen, die optische Platten verwenden, weist computerlesbares Datenspeichermedium 1704 einen Compact Disk-Nur-Lese-Speicher (CD-ROM), eine Compact Disk-Lese/Schreib (CD-R/W) und/oder eine Digital Video Disc (DVD) auf.
  • In einer oder mehreren Ausführungsformen speichert computerlesbares Datenspeichermedium 1704 Computerprogrammcode 1706, der konfiguriert ist, das IC-Layoutdiagramm-Erstellungssystem 1700 (wo eine solche Ausführung (mindestens teilweise) das EDA-Werkzeug darstellt) zum Durchführen eines Teils oder der Gesamtheit der genannten Prozesse und/oder Verfahren brauchbar zu machen. In einer oder mehreren Ausführungsformen speichert das computerlesbare Datenspeichermedium 1704 auch Informationen, die Durchführen eines Teils oder der Gesamtheit der genannten Prozesse und/oder Verfahren erleichtern. In einer oder mehreren Ausführungsformen speichert computerlesbares Datenspeichermedium 1704 die Zellbibliothek 1707 von Zellen, die solche Zellen wie hier offenbart aufweist, z.B. Zellen 100C, 200-1, 200-1 und 300-1300, die oben in Bezug auf 1A-13B besprochen sind.
  • IC-Layoutdiagramm-Erstellungssystem 1700 weist I/O-Schnittstelle 1710 auf. I/O-Schnittstelle 1710 ist an die externe Schaltung gekoppelt. In einer oder mehreren Ausführungsformen weist I/O-Schnittstelle 1710 eine Tastatur, ein Tastenfeld, eine Maus, einen Trackball, ein Trackpad, einen Berührungsbildschirm und/oder Cursor-Richtungstasten zum Übermitteln von Informationen und Befehlen an Prozessor 1702 auf.
  • IC-Layoutdiagramm-Erstellungssystem 1700 weist auch Netzwerkschnittstelle 1712 auf, die an Prozessor 1702 gekoppelt ist. Netzwerkschnittstelle 1712 ermöglicht dem System 1700, mit Netzwerk 1714 zu kommunizieren, mit dem ein oder mehrere andere Computersysteme verbunden sind. Netzwerkschnittstelle 1712 weist drahtlose Netzwerkschnittstellen wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder verdrahtete Netzwerkschnittstellen wie ETHERNET, USB oder IEEE-1364 auf. In einer oder mehreren Ausführungsformen wird ein Teil oder die Gesamtheit genannter Prozesse und/oder Verfahren in zwei oder mehr IC-Layoutdiagramm-Erstellungssystemen 1700 implementiert.
  • IC-Layoutdiagramm-Erstellungssystem 1700 ist eingerichtet, Informationen durch I/O-Schnittstelle 1710 zu empfangen. Die Informationen, die durch I/O-Schnittstelle 1710 empfangen werden, enthalten eine oder mehrere von Anweisungen, Daten, Designregeln, Bibliotheken von Standardzellen und/oder anderen Parametern zur Verarbeitung durch Prozessor 1702. Die Informationen werden über Bus 1708 an Prozessor 1702 übertragen. IC-Layoutdiagramm-Erstellungssystem 1700 ist eingerichtet, Informationen, die sich auf eine UI beziehen, durch I/O-Schnittstelle 1710 zu empfangen. Die Informationen werden im computerlesbaren Medium 1704 als Benutzerschnittstelle (UI) 1742 gespeichert.
  • In manchen Ausführungsformen wird ein Teils oder die Gesamtheit der genannten Prozesse und/oder Verfahren als alleinstehende Softwareanwendung zur Ausführung durch einen Prozessor implementiert. In manchen Ausführungsformen wird ein Teil oder die Gesamtheit der genannten Prozesse und/oder Verfahren als eine Softwareanwendung implementiert, die Teil einer zusätzlichen Softwareanwendung ist. In manchen Ausführungsformen wird ein Teil oder die Gesamtheit der genannten Prozesse und/oder Verfahren als ein Plug-in für eine Softwareanwendung implementiert. In manchen Ausführungsformen wird mindestens einer/eines der genannten Prozesse und/oder Verfahren als eine Softwareanwendung implementiert, die ein Teil eines EDA-Werkzeugs ist. In manchen Ausführungsformen wird ein Teil oder die Gesamtheit der genannten Prozesse und/oder Verfahren als eine Softwareanwendung implementiert, die von dem IC-Layoutdiagramm-Erstellungssystem 1700 verwendet wird. In manchen Ausführungsformen wird ein Layoutdiagramm, das Standardzellen aufweist, unter Verwendung eines Werkzeugs wie VIRTUOSO®, das von CADENCE DESIGN SYSTEMS, Inc. erhältlich ist, oder eines anderen geeigneten Layouterstellungswerkzeugs erstellt.
  • In manchen Ausführungsformen werden die Prozesse als Funktionen eines Programms umgesetzt, das in einem nicht transitorischen computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele für ein nicht transitorisches, computerlesbares Aufzeichnungsmedium enthalten, ohne aber darauf beschränkt zu sein, externe/entfernbare und/oder interne/eingebaute Daten- oder Arbeitsspeichereinheit, z.B. eine oder mehrere von einer optischen Platte, wie einer DVD, einer Magnetplatte, wie einer Festplatte, einem Halbleiterspeicher, wie ein ROM, einem RAM, einer Speicherkarte und dergleichen.
  • 18 ist ein Blockdiagramm von IC-Herstellungssystem 1800 und einem damit in Zusammenhang stehenden IC-Herstellungsablauf gemäß manchen Ausführungsformen. In manchen Ausführungsformen wird, basierend auf einem IC-Layoutdiagramm, mindestens eine von (A) einer oder mehreren Halbleitermasken oder (B) mindestens einer Komponente in einer Schicht einer integrierten Halbleiterschaltung unter Verwendung von Herstellungssystem 1800 gefertigt.
  • In 18 weist IC-Herstellungssystem 1800 Einheiten, wie ein Designhaus 1820, ein Maskenhaus 1830 und einen IC-Hersteller/Fertiger („Fab“) 1850 auf, die in den Design-, Entwicklungs- und Herstellungszyklen und/oder -diensten miteinander interagieren, die mit Herstellung eines IC-Bauteils 1860 in Zusammenhang stehen. Die Einheiten in System 1800 sind durch ein Kommunikationsnetzwerk miteinander verbunden. In manchen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In manchen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielfalt unterschiedlicher Netzwerke, wie ein Intranet und das Internet. Das Kommunikationsnetzwerk weist verdrahtete und/oder drahtlose Kommunikationskanäle auf. Jede Einheit interagiert mit einer oder mehreren der anderen Einheiten und stellt Dienste für eine oder mehrere der anderen Einheiten bereit und/oder empfängt Dienste von diesen. In manchen Ausführungsformen besitzt eine einzige größere Firma zwei oder mehr von Designhaus 1820, Maskenhaus 1830 und IC-Fab 1850. In manchen Ausführungsformen sind zwei oder mehr von Designhaus 1820, Maskenhaus 1830 und IC-Fab 1850 gemeinsam in einer gemeinsamen Einrichtung vorhanden und verwenden gemeinsame Ressourcen.
  • Designhaus (oder Designteam) 1820 erstellt ein IC-Designlayoutdiagramm 1822. IC-Designlayoutdiagramm 1822 weist verschiedene geometrische Strukturen auf, z.B. eine Zelle 100C, 200-1, 200-2 oder 300-1300, die oben in Bezug auf 1A-13B besprochen ist. Die geometrischen Strukturen entsprechen Strukturen aus Metall-, Oxid- oder Halbleiterschichten, die die verschiedenen Komponenten des zu fertigenden IC-Bauteils 1860 bilden. Die verschiedenen Schichten werden kombiniert, um verschiedene IC-Strukturelemente zu bilden. Zum Beispiel weist ein Teil von IC-Designlayoutdiagramm 1822 verschiedene IC-Strukturelemente, wie ein aktives Gebiet, Gate-Elektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschichtverbindung und Öffnungen für Bonding Pads, die in einem Halbleitersubstrat (wie einem Siliziumwafer) zu bilden sind, und verschiedene Materialschichten, die auf dem Halbleitersubstrat angeordnet werden, auf. Designhaus 1820 implementiert eine passende Designprozedur, um das IC-Designlayoutdiagramm 1822 zu bilden. Die Designprozedur umfasst eines oder mehrere von logischem Design, physischem Design oder Platzieren und Routen. IC-Designlayoutdiagramm 1822 ist in einer oder mehreren Datendateien mit Informationen über die geometrischen Strukturen präsentiert. Zum Beispiel kann IC-Designlayoutdiagramm 1822 in einem GDSII Dateiformat oder DFII Dateiformat angegeben sein.
  • Maskenhaus 1830 umfasst Datenaufbereitung 1832 und Maskenfertigung 1844. Maskenhaus 1830 verwendet IC-Designlayoutdiagramm 1822 zur Herstellung einer oder mehrerer Masken 1845, die zur Fertigung der verschiedenen Schichten von IC-Bauteil 1860 gemäß dem IC-Designlayoutdiagramm 1822 verwendet werden. Maskenhaus 1830 führt Maskendatenaufbereitung 1832 durch, wo das IC-Designlayoutdiagramm 1822 in eine repräsentative Datendatei (RDF) übersetzt wird. Maskendatenaufbereitung 1832 stellt die RDF der Maskenfertigung 1844 bereit. Maskenfertigung 1844 umfasst einen Maskenschreiber. Ein Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat, wie eine Maske (Fadenkreuz) 1845 oder einen Halbleiterwafer 1853, um. Das Designlayoutdiagramm 1822 wird von der Maskendatenaufbereitung 1832 manipuliert, um bestimmten Eigenschaften des Maskenschreibers und/oder Anforderungen von IC-Fab 1850 zu entsprechen. In 18 sind Maskendatenaufbereitung 1832 und Maskenfertigung 1844 als separate Elemente veranschaulicht. In manchen Ausführungsformen können Maskendatenaufbereitung 1832 und Maskenfertigung 1844 gemeinsam als Maskendatenaufbereitung bezeichnet werden.
  • In manchen Ausführungsformen umfasst Maskendatenaufbereitung 1832 optische Naheffektkorrektur (OPC), die Lithografieverstärkungstechniken verwendet, um Bildfehler zu kompensieren, wie jene, die durch Beugung, Interferenz, andere Prozesseffekte und dergleichen entstehen können. OPC passt IC-Designlayoutdiagramm 1822 an. In manchen Ausführungsformen umfasst Maskendatenaufbereitung 1832 weiter Auflösungsverstärkungstechniken (RET), wie außeraxiale Beleuchtung, Sub-Auflösungshilfsstrukturelemente, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In manchen Ausführungsformen wird auch inverse Lithografietechnologie (ILT) verwendet, die OPC als ein inverses Bildgebungsproblem behandelt.
  • In manchen Ausführungsformen umfasst Maskendatenaufbereitung 1832 einen Maskenregelprüfer (MRC), der das IC-Designlayoutdiagramm 1822, das den Prozessen in OPC unterzogen wurde, mit einem Satz von Maskenerstellungsregeln prüft, die gewisse geometrische und/oder Konnektivitätsbeschränkungen beinhalten, um ausreichende Spielräume sicherzustellen, um Variabilität in Halbleiterherstellungsprozessen und dergleichen gerecht zu werden. In manchen Ausführungsformen modifiziert der MRC das IC-Designlayoutdiagramm 1822, um Einschränkungen während der Maskenfertigung 1844 zu kompensieren, die Teil der Modifizierungen rückgängig machen können, die von dem OPC durchgeführt werden, um Maskenerstellungsregeln zu erfüllen.
  • In manchen Ausführungsformen umfasst Maskendatenaufbereitung 1832 Lithografieprozessprüfung (LPC), die Verarbeitung simuliert, die von IC-Fab 1850 implementiert wird, um IC-Bauteil 1860 zu fertigen. LPC simuliert diese Verarbeitung basierend auf IC-Designlayoutdiagramm 1822, um ein simuliertes hergestelltes Bauteil, wie IC-Bauteil 1860, zu schaffen. Die Verarbeitungsparameter in LPC-Simulation können Parameter, die mit verschiedenen Prozessen des IC-Herstellungszyklus in Zusammenhang stehen, Parameter, die mit Werkzeugen, die zur Herstellung der IC verwendet werden, in Zusammenhang stehen, und/oder andere Aspekte des Herstellungsprozesses enthalten. LPC berücksichtigt verschiedene Faktoren, wie Luftbildkontrast, Tiefenschärfe (Depth of Focus, „DOF“), Maskenfehlerverstärkungsfaktor (Mask Error Enhancement Factor, „MEEF“), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In manchen Ausführungsformen, wenn, nachdem ein simuliertes hergestelltes Bauteil durch LPC geschaffen wurde, das simulierte Bauteil in seiner Form nicht annähernd entspricht, um Designregeln zu erfüllen, werden OPC und/oder MRC wiederholt, um das IC-Designlayoutdiagramm 1822 weiter zu verfeinern.
  • Es sollte klar sein, dass die vorangehende Beschreibung einer Maskendatenaufbereitung 1832 der Klarheit wegen vereinfacht wurde. In manchen Ausführungsformen umfasst Datenaufbereitung 1832 zusätzliche Strukturelemente wie einen Logikbetrieb (LOP), um das IC-Designlayoutdiagramm 1822 gemäß Herstellungsregeln zu modifizieren. Zusätzlich können die Prozesse, die an dem IC-Designlayoutdiagramm 1822 während Datenaufbereitung 1832 angewendet werden, in einer Vielzahl unterschiedlicher Reihenfolgen ausgeführt werden.
  • Nach Maskendatenaufbereitung 1832 und während Maskenfertigung 1844 werden eine Maske 1845 oder eine Gruppe von Masken 1845 basierend auf dem modifizierten IC-Designlayoutdiagramm 1822 gefertigt. In manchen Ausführungsformen umfasst Maskenfertigung 1844 Durchführen einer oder mehrerer lithografischer Belichtungen basierend auf IC-Designlayoutdiagramm 1822. In manchen Ausführungsformen wird ein Elektronenstrahl (e-Strahl) oder ein Mechanismus mehrerer e-Strahlen verwendet, um eine Struktur auf einer Maske (Fotomaske oder Fadenkreuz) 1845 basierend auf dem modifizierten IC-Designlayoutdiagramm 1822 zu bilden. Maske 1845 kann in verschiedenen Technologien gebildet werden. In manchen Ausführungsformen wird Maske 1845 unter Verwendung binärer Technologie gebildet. In manchen Ausführungsformen weist eine Maskenstruktur undurchlässige Gebiete und transparente Gebiete auf. Ein Bestrahlungsstrahl wie ein Ultraviolett- (UV) oder EUV-Strahl, der zum Belichten der bildempfindlichen Materialschicht (z.B. Fotolack) verwendet wird, die auf einen Wafer aufgetragen wurde, wird von dem undurchlässigen Gebiet blockiert und durch die transparenten Gebiete durchgelassen. In einem Beispiel weist eine binäre Maskenversion von Maske 1845 ein transparentes Substrat (z.B. Quarzglas) und ein undurchlässiges Material (z.B. Chrom) auf, das in den undurchlässigen Gebieten der binären Maske aufgetragen wurde. In einem anderen Beispiel wird Maske 1845 unter Verwendung einer Phasenverschiebungstechnologie gebildet. In einer Phasenverschiebungsmaske-Version (PSM-Version) von Maske 1845 werden verschiedene Strukturelemente in der Struktur eingerichtet, die auf der Phasenverschiebungsmaske gebildet wurde, um die richtige Phasendifferenz zu haben, um die Auflösung und Bildgebungsqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske abgeschwächte PSM oder alternierende PSM sein. Die Maske(n), die durch Maskenfertigung 1844 erzeugt wird (werden), wird (werden) in einer Vielfalt von Prozessen verwendet. Zum Beispiel wird (werden) eine solche Maske(n) in einem Ionenimplantationsprozess, um verschiedene dotierte Gebiete in Halbleiterwafer 1853 zu bilden, in einem Ätzprozess, um verschiedene Ätzgebiete in Halbleiterwafer 1853 zu bilden, und/oder in anderen geeigneten Prozessen verwendet.
  • IC-Fab 1850 ist ein IC-Fertigungswerk, das ein oder mehrere Herstellungseinrichtungen für die Fertigung einer Vielfalt verschiedener IC-Produkte umfasst. In manchen Ausführungsformen ist IC-Fab 1850 ein Halbleiterwerk. Zum Beispiel kann es eine Herstellungseinrichtung für die Frontend-Fertigung mehrerer IC-Produkte (Front-End-of-Line-Fertigung (FEOL-Fertigung)) geben, während eine zweite Herstellungseinrichtung die Backend-Fertigung für die Verbindung und Verpackung der IC-Produkte bereitstellen kann (Back-Endof-Line-Fertigung (BEOL-Fertigung)) und eine dritte Herstellungseinrichtung andere Dienste für den Werksbetrieb bereitstellen kann.
  • IC-Fab 1850 weist Waferfertigungswerkzeuge 1852 auf, die eingerichtet sind, verschiedene Herstellungsvorgänge an Halbleiterwafer 1853 auszuführen, sodass IC-Bauteil 1860 in Übereinstimmung mit der (den) Maske(n) gefertigt wird, z.B. Maske 1845. In verschiedenen Ausführungsformen weisen Fertigungswerkzeuge 1852 eines oder mehrere von eine Waferstepper, einer Ionenimplantationseinrichtung, einer Fotolackauftragsvorrichtung, einer Prozesskammer, z.B. eine CVD-Kammer oder ein LPCVD-Ofen, eines CMP-Systems, eines Plasmaätzsystems, eines Waferreinigungssystems oder anderer Herstellungsausrüstung auf, die imstande ist, einen oder mehrere geeignete Herstellungsprozesse wie hier besprochen durchzuführen.
  • IC-Fab 1850 verwendet Maske(n) 1845, die im Maskenhaus 1830 hergestellt wird (werden), um IC-Bauteil 1860 zu fertigen. Somit verwendet IC-Fab 1850 mindestens indirekt das IC-Designlayoutdiagramm 1822, um IC-Bauteil 1860 zu fertigen. In manchen Ausführungsformen wird Halbleiterwafer 1853 vom IC-Fab 1850 unter Verwendung von Maske(n) 1845 gefertigt, um IC-Bauteil 1860 zu bilden. In manchen Ausführungsformen umfasst die IC-Fertigung Durchführen einer oder mehrerer lithografischer Belichtungen, die mindestens indirekt auf dem IC-Designlayoutdiagramm 1822 basieren. Halbleiterwafer 1853 weist ein Siliziumsubstrat oder ein anderes passendes Substrat mit darauf gebildeten Materialschichten auf. Halbleiterwafer 1853 weist weiter eines oder mehrere von verschiedenen dotierten Gebieten, dielektrischen Strukturelementen, mehrstufigen Interconnects und dergleichen auf (die in folgenden Herstellungsschritten gebildet werden).
  • In manchen Ausführungsformen weist ein IC-Bauteil eine erste und zweite Stromschiene, die sich in einer ersten Richtung erstrecken, wobei jede der ersten und zweiten Stromschiene eingerichtet ist, eine von einer Stromversorgungsspannung oder einer Stromversorgungsreferenzspannung zu führen, eine dritte Stromschiene, die sich in der ersten Richtung zwischen der ersten und zweiten Stromschiene erstreckt, wobei die dritte Stromschiene eingerichtet ist, die andere der Stromversorgungsspannung oder der Stromversorgungsreferenzspannung zu führen, und mehrere Transistoren, die erste bis vierte aktive Bereiche aufweisen, die sich in der ersten Richtung zwischen der ersten und zweiten Stromschiene erstrecken, wobei sich jeder des zweiten und dritten aktiven Bereichs neben der dritten Stromschiene befindet, mehrere Gate-Strukturen, die sich in einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken, und ein erstes und zweites leitfähiges Segment, die sich in der zweiten Richtung über die dritte Stromschiene erstrecken, auf. Jedes von dem ersten und zweiten leitfähigen Segment ist mit S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs elektrisch verbunden, und die mehreren Transistoren sind als eines von einem AOI, einem OAI oder einem Vier-Eingänge-NAND-Gate eingerichtet. In manchen Ausführungsformen weisen das erste und zweite leitfähige Segment ein erstes bzw. zweites MD-Segment auf, die unter der dritten Stromschiene und über den entsprechenden S/D-Strukturen in dem zweiten und dritten aktiven Bereich liegen. In manchen Ausführungsformen weist das IC-Bauteil ein drittes und viertes MD-Segment auf, die unter der dritten Stromschiene und über entsprechenden S/D-Strukturen in dem zweiten und dritten aktiven Bereich liegen. In manchen Ausführungsformen weist das IC-Bauteil erste bis dritte Metallsegmente auf, die sich in der ersten Richtung erstrecken, wobei das erste Metallsegment über dem ersten und zweiten MD-Segment liegt und über den fünften bis siebenten MD-Segmenten liegt und elektrisch mit diesen verbunden ist, die über entsprechenden S/D-Strukturen in dem zweiten aktiven Bereich liegen, das zweite Metallsegment über dem dritten MD-Segment liegt und über einem achten und neunten MD-Segment liegt und elektrisch mit diesen verbunden ist, die über entsprechenden S/D-Strukturen in dem dritten aktiven Bereich liegen, und das dritte Metallsegment über dem vierten MD-Segment liegt und über einem zehnten und elften MD-Segment liegt und elektrisch mit diesen verbunden ist, die über entsprechenden S/D-Strukturen in dem dritten aktiven Bereich liegen. In manchen Ausführungsformen weist das IC-Bauteil einen ersten leitfähigen Pfad, der das erste MD-Segment und ein erstes Metallsegment aufweist, das sich in der ersten Richtung erstreckt und elektrisch mit jedem von dem ersten MD-Segment und einem dritten MD-Segment verbunden ist, das über einer entsprechenden S/D-Struktur in dem zweiten aktiven Bereich liegt, und einen zweiten leitfähigen Pfad, der das zweite MD-Segment und ein zweites Metallsegment aufweist, das sich in der ersten Richtung erstreckt und elektrisch mit jedem von dem zweiten MD-Segment und einem vierten MD-Segment verbunden ist, das über einer entsprechenden S/D-Struktur in dem zweiten aktiven Bereich liegt. In manchen Ausführungsformen weist der erste leitfähige Pfad ein fünftes MD-Segment auf, das sich in der zweiten Richtung über die dritte Stromschiene erstreckt und elektrisch mit dem ersten Metallsegment und entsprechenden S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs verbunden ist, und der zweite leitfähige Pfad weist ein sechstes MD-Segment auf, das sich in der zweiten Richtung über die dritte Stromschiene erstreckt und elektrisch mit dem zweiten Metallsegment und entsprechenden S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs verbunden ist. In manchen Ausführungsformen weist das IC-Bauteil einen dritten leitfähigen Pfad auf, der ein fünftes MD-Segment, das sich in der zweiten Richtung über die dritte Stromschiene erstreckt und elektrisch mit entsprechenden S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs verbunden ist, und ein drittes Metallsegment, das sich in der ersten Richtung erstreckt und elektrisch mit jedem von dem fünften MD-Segment und sechsten und siebenten MD-Segment verbunden ist, die über entsprechenden S/D-Strukturen in dem dritten aktiven Bereich liegen, auf. In manchen Ausführungsformen weist jedes von dem ersten und zweiten leitfähigen Segment ein Metallsegment auf, das über jeder von der dritten Stromschiene und den entsprechenden S/D-Strukturen in dem zweiten und dritten aktiven Bereich liegt. In manchen Ausführungsformen ist jede der ersten und zweiten Stromschiene eingerichtet, die Stromversorgungsspannung zu führen, die dritte Stromschiene ist eingerichtet, die Stromversorgungsreferenzspannung zu führen, jeder von dem ersten und vierten aktiven Bereich ist ein aktiver p-Bereich und jeder von dem zweiten und dritten aktiven Bereich ist ein aktiver n-Bereich. In manchen Ausführungsformen ist jede der ersten und zweiten Stromschiene eingerichtet, die Stromversorgungsreferenzspannung zu führen, die dritte Stromschiene ist eingerichtet, die Stromversorgungsspannung zu führen, jeder von dem ersten und vierten aktiven Bereich ist ein aktiver n-Bereich und jeder von dem zweiten und dritten aktiven Bereich ist ein aktiver p-Bereich.
  • In manchen Ausführungsformen weist ein IC-Bauteil eine erste Reihe von Transistoren, die einen ersten und zweiten aktiven Bereich, die sich in einer ersten Richtung neben einer ersten bzw. zweiten Stromschiene erstrecken, wobei jeder von dem ersten und zweiten aktiven Bereich mehrere S/D-Strukturen aufweist, und erste mehrere Gate-Strukturen, die sich zwischen der ersten und zweiten Stromschiene in einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken, aufweisen, wobei die erste Reihe von Transistoren eingerichtet ist, einen ersten Teilsatz mehrerer Eingangssignale zu empfangen, eine zweite Reihe von Transistoren, die einen dritten und vierten aktiven Bereich, die sich in der ersten Richtung neben der zweiten Stromschiene bzw. einer dritten Stromschiene erstrecken, wobei jeder von dem dritten und vierten aktiven Bereich mehrere S/D-Strukturen aufweist, und zweite mehrere Gate-Strukturen, die sich zwischen der zweiten und dritten Stromschiene in der zweiten Richtung erstrecken, aufweisen, wobei die zweite Reihe von Transistoren eingerichtet ist, einen zweiten Teilsatz der mehreren Eingangssignale zu empfangen, und ein erstes und zweites leitfähiges Segment, das sich in der zweiten Richtung über die zweite Stromschiene erstreckt, auf. Jedes von dem ersten und zweiten leitfähigen Segment ist elektrisch mit einer S/D-Struktur der mehreren S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs verbunden und die erste und zweite Reihe von Transistoren und das erste und zweite leitfähige Segment sind als eines von einem AOI, einem OAI oder einem Vier-Eingänge-NAND-Gate eingerichtet. In manchen Ausführungsformen weist die erste Reihe von Transistoren Pull-up-Transistoren, die den ersten aktiven Bereich aufweisen und eingerichtet sind, den ersten Teilsatz der mehreren Eingangssignale zu empfangen, und Pull-down-Transistoren, die den zweiten aktiven Bereich aufweisen und eingerichtet sind, den ersten Teilsatz der mehreren Eingangssignale zu empfangen, auf und die zweite Reihe von Transistoren weist Pull-down-Transistoren, die den dritten aktiven Bereich aufweisen und eingerichtet sind, den zweiten Teilsatz der mehreren Eingangssignale zu empfangen, und Pull-up-Transistoren, die den vierten aktiven Bereich aufweisen und eingerichtet sind, den zweiten Teilsatz der mehreren Eingangssignale zu empfangen, auf. In manchen Ausführungsformen weist die erste Reihe von Transistoren Pull-down-Transistoren, die den ersten aktiven Bereich aufweisen und eingerichtet sind, den ersten Teilsatz der mehreren Eingangssignale zu empfangen, und Pull-up-Transistoren, die den zweiten aktiven Bereich aufweisen und eingerichtet sind, den ersten Teilsatz der mehreren Eingangssignale zu empfangen, auf und die zweite Reihe von Transistoren weist Pull-up-Transistoren, die den dritten aktiven Bereich aufweisen und eingerichtet sind, den zweiten Teilsatz der mehreren Eingangssignale zu empfangen, und Pull-down-Transistoren, die den vierten aktiven Bereich aufweisen und eingerichtet sind, den zweiten Teilsatz der mehreren Eingangssignale zu empfangen, auf. In manchen Ausführungsformen ist jede von der ersten und zweiten Reihe von Transistoren eingerichtet, den ersten bzw. zweiten Teilsatz der mehreren Eingangssignale zu empfangen, die insgesamt zwei Eingangssignale enthalten. In manchen Ausführungsformen ist jede von der ersten und zweiten Reihe von Transistoren eingerichtet, ein Eingangssignal der mehreren Eingangssignale zusätzlich zu dem ersten und zweiten Teilsatz der mehreren Eingangssignale zu empfangen. In manchen Ausführungsformenweist das IC-Bauteil ein Metallsegment auf, das sich in der zweiten Richtung über die zweite Stromschiene erstreckt und eingerichtet ist, ein Ausgangssignal zu führen.
  • In manchen Ausführungsformen umfasst ein Verfahren zum Herstellen eines IC-Bauteils, in einem Halbleitersubstrat, Bilden eines ersten und zweiten aktiven Bereichs in einer ersten Reihe, die sich in einer ersten Richtung erstreckt, und eines dritten und vierten aktiven Bereichs in einer zweiten Reihe neben der ersten Reihe, wobei jeder aktive Bereich mehrere S/D-Strukturen aufweist, Konstruieren eines ersten und zweiten leitfähigen Segments, die sich in einer zweiten Richtung erstrecken, wobei jedes von dem ersten und zweiten leitfähigen Segment über S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs liegt und elektrisch mit diesen verbunden ist, Konstruieren zusätzlicher leitfähiger Segmente, mehrerer Gate-Strukturen und mehrerer Durchkontaktierungsstrukturen, wodurch eines von einem AOI, einem OAI oder einem Vier-Eingänge-NAND-Bauteil gebildet wird, das das erste und zweite leitfähige Segment und Pull-up- und Pull-down-Transistoren in jeder von der ersten und zweiten Reihe aufweist, und Konstruieren erster bis dritter Stromschienen, die sich in der ersten Richtung erstrecken. Die erste und zweite Stromschiene sind mit der ersten Reihe ausgerichtet, die zweite und dritte Stromschiene sind mit der zweiten Reihe ausgerichtet und jedes von dem ersten und zweiten leitfähigen Segment schneidet eine Ebene, die senkrecht zu dem ersten und zweiten leitfähigen Segment ist und die zweite Stromschiene aufweist. In manchen Ausführungsformen umfasst Konstruieren des ersten und zweiten leitfähigen Segments Konstruieren von MD-Segmenten. In manchen Ausführungsformen umfasst Konstruieren des ersten und zweiten leitfähigen Segments Konstruieren eines dritten und vierten leitfähigen Segments, die sich in der zweiten Richtung erstrecken, wobei jedes von dem dritten und vierten leitfähigen Segment über S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs liegt und elektrisch mit diesen verbunden ist. In manchen Ausführungsformen umfasst jedes Bilden des ersten und vierten aktiven Bereichs Bilden eines aktiven n-Bereichs und jedes Bilden des zweiten und dritten aktiven Bereichs umfasst Bilden eines aktiven p-Bereichs oder jedes Bilden des ersten und vierten aktiven Bereichs umfasst Bilden eines aktiven p-Bereichs und jedes Bilden des zweiten und dritten aktiven Bereichs umfasst Bilden eines aktiven n-Bereichs.
  • Für einen Durchschnittsfachmann ist leicht erkennbar, dass eine oder mehrere der offenbarten Ausführungsformen einen oder mehrere der oben angeführten Vorteile erzielen. Nach Lesen der vorangehenden Beschreibung wird ein Durchschnittsfachmann imstande sein, verschiedene Änderungen, Ersetzungen von Äquivalenten und verschiedene andere Ausführungsformen, wie weitreichend hier offenbart, umzusetzen. Es ist daher beabsichtigt, dass der Schutz, der hierfür gewährt wird, nur durch die Definition beschränkt ist, die in den beiliegenden Ansprüchen und Äquivalenten davon enthalten ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/310478 [0001]

Claims (20)

  1. Integrierte Schaltungsvorrichtung (IC-Bauteil) aufweisend: eine erste und zweite Stromschiene, die sich in einer ersten Richtung erstrecken, wobei jede der ersten und zweiten Stromschiene eingerichtet ist, eine von einer Stromversorgungsspannung oder einer Stromversorgungsreferenzspannung zu führen; eine dritte Stromschiene, die sich in der ersten Richtung zwischen der ersten und zweiten Stromschiene erstreckt, wobei die dritte Stromschiene eingerichtet ist, die andere der Stromversorgungsspannung oder der Stromversorgungsreferenzspannung zu führen; und mehrere Transistoren, aufweisend: erste bis vierte aktive Bereiche, die sich in der ersten Richtung zwischen der ersten und zweiten Stromschiene erstrecken, wobei sich jeder des zweiten und dritten aktiven Bereichs neben der dritten Stromschiene befindet; mehrere Gate-Strukturen, die sich in einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken; und ein erstes und zweites leitfähiges Segment, die sich in der zweiten Richtung über die dritte Stromschiene erstrecken, wobei jedes von dem ersten und zweiten leitfähigen Segment elektrisch mit Source/Drain-Strukturen (S/D-Strukturen) in jedem des zweiten und dritten aktiven Bereichs verbunden ist, wobei die mehreren Transistoren als eines von einem Und-Oder-Wechselrichter (AOI), einem Oder-Und-Wechselrichter (OAI) oder einem Vier-Eingänge-NAND-Gate eingerichtet sind.
  2. IC-Bauteil nach Anspruch 1, wobei das erste und zweite leitfähige Segment ein entsprechendes erstes und zweites metallartiges definiertes (MD) Segment aufweisen, die unter der dritten Stromschiene und über den entsprechenden S/D-Strukturen in dem zweiten und dritten aktiven Bereich liegen.
  3. IC-Bauteil nach Anspruch 2, weiter aufweisend ein drittes und viertes MD-Segment, die unter der dritten Stromschiene und über entsprechenden S/D-Strukturen in dem zweiten und dritten aktiven Bereich liegen.
  4. IC-Bauteil nach Anspruch 3, weiter aufweisend erste bis dritte Metallsegmente die sich in der ersten Richtung erstrecken, wobei das erste Metallsegment über dem ersten und zweiten MD-Segment liegt und über den fünften bis siebenten MD-Segmenten liegt und elektrisch mit diesen verbunden ist, die über entsprechenden S/D-Strukturen in dem zweiten aktiven Bereich liegen, das zweite Metallsegment über dem dritten MD-Segment liegt und über dem achten und neunten MD-Segment liegt und elektrisch mit diesen verbunden ist, die über entsprechenden S/D-Strukturen in dem dritten aktiven Bereich liegen, und das dritte Metallsegment über dem vierten MD-Segment liegt und über dem zehnten und elften MD-Segment liegt und elektrisch mit diesen verbunden ist, die über entsprechenden S/D-Strukturen in dem dritten aktiven Bereich liegen.
  5. IC-Bauteil nach Anspruch 2, weiter aufweisend: einen ersten leitfähigen Pfad, der das erste MD-Segment und ein erstes Metallsegment aufweist, das sich in der ersten Richtung erstreckt und elektrisch mit jedem von dem ersten MD-Segment und einen dritten MD-Segment, das über einer entsprechenden S/D-Struktur in dem zweiten aktiven Bereich liegt, verbunden ist; und einen zweiten leitfähigen Pfad, der das zweite MD-Segment und ein zweites Metallsegment aufweist, das sich in der ersten Richtung erstreckt und elektrisch mit jedem von dem zweiten MD-Segment und einem vierten MD-Segment verbunden ist, das über einer entsprechenden S/D-Struktur in dem zweiten aktiven Bereich liegt.
  6. IC-Bauteil nach Anspruch 5, wobei der erste leitfähige Pfad weiter ein fünftes MD-Segment aufweist, das sich in der zweiten Richtung über die dritte Stromschiene erstreckt und elektrisch mit dem ersten Metallsegment und entsprechenden S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs verbunden ist, und der zweite leitfähige Pfad weiter ein sechstes MD-Segment aufweist, das sich in der zweiten Richtung über die dritte Stromschiene erstreckt und elektrisch mit dem zweiten Metallsegment und entsprechenden S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs verbunden ist.
  7. The IC-Bauteil nach Anspruch 5, weiter aufweisend einen dritten leitfähigen Pfad, aufweisend: ein fünftes MD-Segment, das sich in der zweiten Richtung über die dritte Stromschiene erstreckt und elektrisch mit entsprechenden S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs verbunden ist; und ein drittes Metallsegment, das sich in der ersten Richtung erstreckt und elektrisch mit jedem von dem fünften MD-Segment und sechsten und siebenten MD-Segment verbunden ist, die über entsprechenden S/D-Strukturen in dem dritten aktiven Bereich liegen.
  8. IC-Bauteil nach einem der vorstehenden Ansprüche, wobei jedes von dem ersten und zweiten leitfähigen Segment ein Metallsegment aufweist, das über jedem von der dritten Stromschiene und den entsprechenden S/D-Strukturen in dem zweiten und dritten aktiven Bereich liegt.
  9. IC-Bauteil nach einem der vorstehenden Ansprüche, wobei jede der ersten und zweiten Stromschiene eingerichtet ist, die Stromversorgungsspannung zu führen, die dritte Stromschiene eingerichtet ist, die Stromversorgungsreferenzspannung zu führen, jeder von dem ersten und vierten aktiven Bereich einen aktiven p-Bereich aufweist und jeder von dem zweiten und dritten aktiven Bereich einen aktiven n-Bereich aufweist.
  10. IC-Bauteil nach einem der vorstehenden Ansprüche 1 bis 8, wobei jede der ersten und zweiten Stromschiene eingerichtet ist, die Stromversorgungsreferenzspannung zu führen, die dritte Stromschiene eingerichtet ist, die Stromversorgungsspannung zu führen, jeder von dem ersten und vierten aktiven Bereich einen aktiven n-Bereich aufweist und jeder von dem zweiten und dritten aktiven Bereich einen aktiven p-Bereich aufweist.
  11. Integriertes Schaltungsbauteil (IC-Bauteil), aufweisend: eine erste Reihe von Transistoren, aufweisend: einen ersten und zweiten aktiven Bereich, die sich in einer ersten Richtung neben einer ersten bzw. zweiten Stromschiene erstrecken, wobei jeder von dem ersten und zweiten aktiven Bereich mehrere Source/Drain (S/D) Strukturen aufweist; und erste mehrere Gate-Strukturen, die sich zwischen der ersten und zweiten Stromschiene in einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken, wobei die erste Reihe von Transistoren eingerichtet ist, einen ersten Teilsatz mehrerer Eingangssignale zu empfangen; eine zweite Reihe von Transistoren, aufweisend: einen dritten und vierten aktiven Bereich, die sich in der ersten Richtung neben der zweiten Stromschiene bzw. einer dritten Stromschiene erstrecken, wobei jeder von dem dritten und vierten aktiven Bereich mehrere S/D-Strukturen aufweist; und zweite mehrere Gate-Strukturen, die sich zwischen der zweiten und dritten Stromschiene in der zweiten Richtung erstrecken, wobei die zweite Reihe von Transistoren eingerichtet ist, einen zweiten Teilsatz der mehreren Eingangssignale zu empfangen; und ein erstes und zweites leitfähiges Segment, die sich in der zweiten Richtung über die zweite Stromschiene erstrecken, wobei jedes von dem ersten und zweiten leitfähigen Segment elektrisch mit einer S/D-Struktur der mehreren S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs verbunden ist und die erste und zweite Reihe von Transistoren und das erste und zweite leitfähige Segment als eines von einem Und-Oder-Wechselrichter (AOI), einem Oder-Und-Wechselrichter (OAI) oder einem Vier-Eingänge-NAND-Gate eingerichtet sind.
  12. IC-Bauteil nach Anspruch 11, wobei die erste Reihe von Transistoren aufweist: Pull-up-Transistoren, die den ersten aktiven Bereich aufweisen und eingerichtet sind, den ersten Teilsatz der mehreren Eingangssignale zu empfangen; und Pull-down-Transistoren, die den zweiten aktiven Bereich aufweisen und eingerichtet sind, den ersten Teilsatz der mehreren Eingangssignale zu empfangen und die zweite Reihe von Transistoren aufweist: Pull-down-Transistoren, die den dritten aktiven Bereich aufweisen und eingerichtet sind, den zweiten Teilsatz der mehreren Eingangssignale zu empfangen; und Pull-up-Transistoren, die den vierten aktiven Bereich aufweisen und eingerichtet sind, den zweiten Teilsatz der mehreren Eingangssignale zu empfangen.
  13. IC-Bauteil nach Anspruch 11, wobei die erste Reihe von Transistoren aufweist: Pull-down-Transistoren, die den ersten aktiven Bereich aufweisen und eingerichtet sind, den ersten Teilsatz der mehreren Eingangssignale zu empfangen; und Pull-up-Transistoren, die den zweiten aktiven Bereich aufweisen und eingerichtet sind, den ersten Teilsatz der mehreren Eingangssignale zu empfangen und die zweite Reihe von Transistoren aufweist: Pull-up-Transistoren, die den dritten aktiven Bereich aufweisen und eingerichtet sind, den zweiten Teilsatz der mehreren Eingangssignale zu empfangen; und Pull-down-Transistoren, die den vierten aktiven Bereich aufweisen und eingerichtet sind, den zweiten Teilsatz der mehreren Eingangssignale zu empfangen.
  14. IC-Bauteil nach einem der vorstehenden Ansprüche 11 bis 13, wobei jede von der ersten und zweiten Reihe von Transistoren eingerichtet ist, den ersten bzw. zweiten Teilsatz der mehreren Eingangssignale zu empfangen, die insgesamt zwei Eingangssignale enthalten.
  15. IC-Bauteil nach Anspruch 14, wobei jede von der ersten und zweiten Reihe von Transistoren eingerichtet ist, ein Eingangssignal der mehreren Eingangssignale zusätzlich zu dem ersten und zweiten Teilsatz der mehreren Eingangssignale zu empfangen.
  16. IC-Bauteil nach einem der vorstehenden Ansprüche 11 bis 15, weiter aufweisend: ein Metallsegment, das sich in der zweiten Richtung über die zweite Stromschiene erstreckt und eingerichtet ist, ein Ausgangssignal zu führen.
  17. Verfahren zum Herstellen eines integrierten Schaltungsbauteils (IC-Bauteil), wobei das Verfahren umfasst: in einen Halbleitersubstrat, Bilden eines ersten und zweiten aktiven Bereichs in einer ersten Reihe, die sich in einer ersten Richtung erstreckt, und eines dritten und vierten aktiven Bereichs in einer zweiten Reihe neben der ersten Reihe, wobei jeder aktive Bereich mehrere Source/Drain (S/D) Strukturen aufweist; Konstruieren eines ersten und zweiten leitfähigen Segments, die sich in einer zweiten Richtung erstrecken, wobei jedes von dem ersten und zweiten leitfähigen Segment über S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs liegt und elektrisch mit diesen verbunden ist; Konstruieren zusätzlicher leitfähiger Segmente, mehrerer Gate-Strukturen und mehrerer Durchkontaktierungsstrukturen, wodurch eines von einem Und-Oder-Wechselrichter (AOI), einem Oder-Und-Wechselrichter (OAI) oder einer Vier-Eingänge-NAND-Vorrichtung gebildet wird, das das erste und zweite leitfähige Segment und Pull-up- und Pull-down-Transistoren in jeder von der ersten und zweiten Reihe aufweist; und Konstruieren erster bis dritter Stromschienen, die sich in der ersten Richtung erstrecken, wobei die erste und zweite Stromschiene mit der ersten Reihe ausgerichtet sind, die zweite und dritte Stromschienen mit der zweiten Reihe ausgerichtet sind und jedes von dem ersten und zweiten leitfähigen Segment eine Ebene schneidet, die senkrecht zu dem ersten und zweiten leitfähigen Segment ist und die zweite Stromschiene aufweist.
  18. Verfahren nach Anspruch 17, wobei das Konstruieren des ersten und zweiten leitfähigen Segments Konstruieren metallartiger definierter (MD) Segmente umfasst.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Konstruieren des ersten und zweiten leitfähigen Segments weiter umfasst: Konstruieren eines dritten und vierten leitfähigen Segments, die sich in der zweiten Richtung erstrecken, wobei jedes von dem dritten und vierten leitfähigen Segment über S/D-Strukturen in jedem des zweiten und dritten aktiven Bereichs liegt und elektrisch mit diesen verbunden ist.
  20. Verfahren nach einem der vorstehenden Ansprüche 17 bis 19, wobei jedes von dem Bilden des ersten und vierten aktiven Bereichs Bilden eines aktiven n-Bereichs umfasst und jedes von dem Bilden des zweiten und dritten aktiven Bereichs Bilden eines aktiven p-Bereichs umfasst oder jedes von dem Bilden des ersten und vierten aktiven Bereichs Bilden eines aktiven p-Bereichs umfasst und jedes von dem Bilden des zweiten und dritten aktiven Bereichs Bilden eines aktiven n-Bereichs umfasst.
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