DE102019121157A1 - Transfer-gate-struktur, layout, verfahren und system - Google Patents

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Abstract

Eine Transfer-Gate-Struktur umfasst einen ersten und einen zweiten PMOS-Transistor in einem ersten aktiven Bereich und einen ersten und einen zweiten NMOS-Transistor in einem zweiten aktiven Bereich. Der erste und der zweite PMOS-Transistor umfassen eine erste Gate-Struktur und eine zweite Gate-Struktur, der erste NMOS-Transistor umfasst eine dritte Gate-Struktur, die mit der zweiten Gate-Struktur verbunden ist, und der zweite NMOS-Transistor umfasst eine vierte Gate-Struktur, die mit der ersten Gate-Struktur verbunden ist. Ein erstes Metall-Null-Segment liegt über dem ersten aktiven Bereich, ein zweites Metall-Null-Segment ist um einen Offsetvzu dem ersten Metall-Null-Segment versetzt, ein drittes Metall-Null-Segment ist um den Offsetvzu dem zweiten Metall-Null-Segment versetzt und ein viertes Metall-Null-Segment ist um den Offsetvzu dem dritten Metall-Null-Segment versetzt und liegt über dem zweiten aktiven Bereich.

Description

  • PRIORITÄT
  • Für die vorliegende Anmeldung wird die Priorität der Vorläufigen US-Patentanmeldung Nr. 62/727,903 beansprucht, eingereicht am 6. September 2018, welche durch Verweis in ihrer Gesamtheit hierin einbezogen wird.
  • HINTERGRUND
  • Integrierte Schaltungen (Integrated Circuits, ICs) umfassen manchmal Transfer-Gates, entweder als selbständige Einheiten oder kombiniert mit weiteren Schaltungskomponenten, um hochentwickelte Funktionen zu ermöglichen. In Transfer-Gates arbeiten Metall-Oxid-Halbleiter-Transistoren des p-Typs (PMOS-Transistoren) gleichzeitig mit Metall-Oxid-Halbleiter-Transistoren des n-Typs (NMOS-Transistoren), um den Stromfluss zu steuern.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten zu verstehen aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Figuren. Es sei angemerkt, dass gemäß der üblichen Praxis in der Technik verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Verdeutlichung der Beschreibung beliebig vergrößert oder verkleinert sein.
    • 1 ist ein schematisches Diagramm eines Transfer-Gate gemäß einigen Ausführungsformen.
    • 2 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 3 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 4 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 5 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 6 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 7 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 8 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 9 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 10 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 11 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 12 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 13 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 14 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 15 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 16 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 17 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 18 ist ein Diagramm eines IC-Layout-Diagramms und einer IC-Struktur gemäß einigen Ausführungsformen.
    • 19 ist ein Ablaufplan eines Verfahrens zur Herstellung einer IC-Struktur gemäß einigen Ausführungsformen.
    • 20 ist ein Ablaufplan eines Verfahrens zum Betreiben eines IC-Herstellungssystems gemäß einigen Ausführungsformen.
    • 21 ist ein Blockdiagramm eines Systems einer elektronischen Design-Automation (EDA) gemäß einigen Ausführungsformen.
    • 22 ist ein Blockdiagramm eines IC-Herstellungssystems und eines damit verbundenen IC-Herstellungsablaufs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Offenbarung werden viele verschiedene Ausführungsformen oder Beispiele für die Realisierung verschiedener Merkmale des Gegenstands der vorliegenden Erfindung vorgestellt. Nachstehend werden spezielle Beispiele für Komponenten, Werte, Operationen, Materialien, Anordnungen oder dergleichen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Es sind andere Komponenten, Werte, Operationen, Materialien, Anordnungen oder dergleichen vorgesehen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, bei welchen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale gebildet werden, so dass das erste und zweite Merkmal nicht in direktem Kontakt stehen. Außerdem können in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder -buchstaben wiederholt werden. Diese Wiederholung dient der Vereinfachung und Klarheit und bestimmt als solche keine Beziehung zwischen den beschriebenen verschiedenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können hierin zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „oberhalb“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der Ausrichtung, die in den Figuren abgebildet ist, andere Ausrichtungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht sein oder andere Ausrichtungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung können gleichermaßen entsprechend interpretiert werden.
  • In verschiedenen Ausführungsformen umfasst ein Transfer-Gate einen ersten und einen zweiten PMOS-Transistor, einen ersten und einen zweiten NMOS-Transistor, mindestens zwei Metall-Null-Segmente, einen Leitweg zwischen Gates des ersten PMOS- und des zweiten NMOS-Transistors, einen Leitweg zwischen Gates des zweiten PMOS- und des ersten NMOS-Transistors und einen Leitweg, der einen Source/Drain(S/D)-Anschluss jedes der Transistoren miteinander verbindet. Mindestens einer der Leitwege umfasst ein leitfähiges Segment senkrecht zu den Metall-Null-Segmenten, wodurch das Transfer-Gate unter Verwendung von Metall-Null-Segmenten eingerichtet wird, die insgesamt vier Metall-Null-Segmenten entsprechen. Verglichen mit Ansätzen auf der Grundlage von mehr als vier Metall-Null-Bahnen weisen die Transfer-Gate-Ausführungsformen niedrigere Profile auf und können in Schaltungs-Layouts auf der Basis von Zellenhöhen enthalten sein, die vier Metall-Null-Bahnen entsprechen.
  • 1 ist ein schematisches Diagramm eines Transfer-Gate 100 gemäß einigen Ausführungsformen. Das Transfer-Gate 100 umfasst PMOS-Transistoren P1 und P2, NMOS-Transistoren N1 und N2, einen Leitweg PA zwischen einem Gate A1 des Transistors P1 und einem Gate A2 des Transistors N2, einen Leitweg PB zwischen einem Gate B1 des Transistors P2 und einem Gate B2 des Transistors N1 und einen Leitweg PC, welcher einen S/D-Anschluss (nicht gekennzeichnet) jedes der Transistoren P1, P2, N1 und N2 miteinander verbindet.
  • In einigen Ausführungsformen wird das Transfer-Gate 100 durch die Ausführung einiger oder aller der Operationen des Verfahrens 1900 und/oder des Verfahrens 2000 gebildet oder basierend auf einem IC-Layout-Diagramm 200A bis 1800A konfiguriert, welches einer entsprechenden IC-Struktur 200B bis 1800B entspricht, die nachstehend in Bezug auf 2 bis 18 beschrieben werden. In einigen Ausführungsformen ist das Transfer-Gate 100 in einem IC-Bauelement 2260 enthalten, das von einem IC-Hersteller/Fabrikanten („Fab“) 2250 hergestellt wird, wie unten in Bezug auf 22 beschrieben.
  • Mindestens einer der Leitwege PA, PB oder PC umfasst ein leitfähiges Segment senkrecht zu Metall-Null-Segmenten und das Transfer-Gate 100 wird dadurch unter Verwendung von Metall-Null-Segmenten eingerichtet, die insgesamt vier Metall-Null-Segmenten entsprechen, wie nachstehend in Bezug auf 2 bis 18 beschrieben. In einigen Ausführungsformen umfasst mindestens einer der Leitwege PA, PB oder PC ein Metall-Null-Segment und ein leitfähiges Segment senkrecht zu den Metall-Null-Segmenten.
  • 2 bis 18 umfassen jeweils ein Diagramm, welches sowohl ein gegebenes der IC-Layout-Diagramme 200A bis 1800A als auch eine entsprechende der IC-Strukturen 200B bis 1800B repräsentiert, die basierend auf dem gegebenen IC-Layout-Diagramm hergestellt ist, und daher zeigen sie ein nicht-begrenzendes Beispiel für eine Ausführungsform des Transfer-Gate 100, wobei mindestens einer der Leitwege PA, PB oder PC ein leitfähiges Segment senkrecht zu Metall-Null-Segmenten umfasst.
  • Jeder der Transistoren P1, P2, N1 und N2 umfasst zusätzlich zu dem S/D-Anschluss, der mit dem Leitweg PC verbunden ist, einen zweiten S/D-Anschluss (nicht gekennzeichnet). In verschiedenen Ausführungsformen ist das Transfer-Gate 100 so konfiguriert, dass einer oder mehrere der zweiten S/D-Anschlüsse elektrisch mit einer oder mehreren Schaltungen (nicht dargestellt) extern des Transfer-Gate 100 verbunden sind.
  • In verschiedenen Ausführungsformen umfasst das Transfer-Gate 100 Leitwege, die mit den zweiten S/D-Anschlüssen der Transistoren P1, P2, N1 und N2 verbunden sind, die zur Verdeutlichung in 1 bis 18 nicht dargestellt sind. In verschiedenen Ausführungsformen umfasst das Transfer-Gate 100 die Leitwege, die die zweiten S/D-Anschlüsse der Transistoren P1 und N1 miteinander verbinden, und/oder die Leitwege, die die Zweiten S/D-Anschlüsse der Transistoren P2 und N2 miteinander verbinden.
  • Die Diagramme der 2 bis 18 sind zur Verdeutlichung vereinfacht. 2 bis 18 zeigen Ansichten entsprechender IC-Layout-Diagramme 200A bis 1800A und IC-Strukturen 200B bis 1800B, wobei verschiedene Merkmale enthalten und verschiedene Merkmale nicht enthalten sind, um die nachstehende Beschreibung zu vereinfachen. In verschiedenen Ausführungsformen umfassen ein oder mehrere IC-Layout-Diagramme 200A bis 1800A oder eine oder mehrere IC-Strukturen 200B bis 1800B ein oder mehrere Elemente, welche Metallverbindungen, Kontakten, Durchkontaktierungen, Gate-Strukturen oder anderen Transistorelementen, Wannen, Isolationsstrukturen oder dergleichen entsprechen, zusätzlich zu den Elementen, die in 2 bis 18 dargestellt sind.
  • In verschiedenen Ausführungsformen umfassen ein oder mehrere der IC-Layout-Diagramme 200A bis 1800A oder eine oder mehrere der IC-Strukturen 200B bis 1800B ein oder mehrere Elemente (nicht dargestellt), welche einem oder mehreren Leitwegen entsprechen, die so konfiguriert sind, dass sie eine oder mehrere elektrische Verbindungen mit einem oder mehreren der zweiten S/D-Anschlüsse der Transistoren P1, P2, N1 und/oder N2 bilden.
  • 2 bis 18 zeigen entsprechende IC-Layout-Diagramme 200A bis 1800A und IC-Strukturen 200B bis 1800B, welche eine angezeigte Ausrichtung in Bezug auf die X- und Y-Richtung aufweisen, wie nachstehend beschrieben. In verschiedenen Ausführungsformen weisen ein oder mehrere der IC-Layout-Diagramme 200A bis 1800A oder eine oder mehrere der IC-Strukturen 200B bis 1800B eine andere Ausrichtung in Bezug auf die X- und Y-Richtung auf als die in 2 bis 18 dargestellte Ausrichtung, z.B. in Bezug auf eine oder beide der X- und Y-Richtung gedreht oder invertiert.
  • 2 bis 18 zeigen jeweilige IC-Layout-Diagramme 200A bis 1800A und IC-Strukturen 200B bis 1800B, welche aktive Zonen AR1 und AR2 zeigen, die aktiven Bereichen AA1 und AA2 der jeweiligen IC-Strukturen 200B bis 1800B entsprechen. Eine aktive Zone, z.B. die aktive Zone AR1 oder AR2, ist eine Zone in einem IC-Layout-Diagramm, die in einem Herstellungsverfahren als Teil beim Definieren eines aktiven Bereichs, z.B. des aktiven Bereichs AA1 oder AA2, auch als eine Oxiddiffusion oder -definition (OD) bezeichnet, in einem Halbleitersubstrat eingebaut wird. In den nicht-beschränkenden Beispielen, die in 2 bis 18 dargestellt sind, weisen die aktiven Zonen AR1 und AR2 und dadurch die aktiven Bereiche AA1 und AA2 eine Ausrichtung entlang der X-Richtung auf.
  • Ein aktiver Bereich ist ein durchgängiger Abschnitt des Halbleitersubstrats mit einer Dotierung entweder des n-Typs oder des p-Typs, welcher verschiedene Halbleiterstrukturen umfasst, z.B. S/D-Strukturen. In verschiedenen Ausführungsformen ist ein aktiver Bereich ein aktiver Bereich des n-Typs oder p-Typs eines planaren Transistors oder eines Finnen-Feldeffekttransistors (FinFET) und/oder ist innerhalb einer Wanne (nicht dargestellt), d.h. entweder einer n-Wanne oder einer p-Wanne, innerhalb des Halbleitersubstrats angeordnet. In einigen Ausführungsformen ist ein aktiver Bereich AA durch eine oder mehrere Isolationsstrukturen (nicht dargestellt), z.B. eine oder mehrere Strukturen flacher Grabenisolierungen (Shallow Trench Isolations, STI) von anderen Elementen in dem Halbleitersubstrat elektrisch isoliert.
  • Eine S/D-Struktur ist eine Halbleiterstruktur innerhalb eines aktiven Bereichs und so konfiguriert, dass sie einen Dotierungstyp aufweist, der dem anderer Abschnitte des aktiven Bereichs entgegengesetzt ist. In einigen Ausführungsformen ist eine S/D-Struktur so konfiguriert, dass sie einen niedrigeren spezifischen Widerstand aufweist als andere Abschnitte des aktiven Bereichs, z.B. durch Einbau eines oder mehrerer Abschnitte mit Dotierungskonzentrationen, die höher sind als eine oder mehrere Dotierungskonzentrationen, die ansonsten überall in dem aktiven Bereich vorliegen. In verschiedenen Ausführungsformen umfassen die S/D-Strukturen epitaxiale Zonen eines Halbleitermaterials, z.B. Silizium (Si), Siliziumgermanium (SiGe) und/oder Siliziumcarbid (SiC).
  • In den nicht-beschränkenden Beispielen, die in 2 bis 18 dargestellt sind, entsprechen die S/D-Anschlüsse der Transistoren P1, P2, N1 und N2 S/D-Strukturen in Abschnitten aktiver Bereiche AA1 und AA2 in Nachbarschaft zu verschiedenen Untergruppen von Gate-Strukturen G1 bis G8, die in den Transistoren P1, P2, N1 und N2 enthalten sind, wie nachstehend beschrieben. Die S/D-Strukturen, die in den relevanten Abschnitten der aktiven Bereiche AA1 und AA2 enthalten sind, sind zur Verdeutlichung in 2 bis 18 nicht dargestellt.
  • 2 bis 18 zeigen jeweilige IC-Layout-Diagramme 200A bis 1800A, welche eine Untergruppe von metallartig definierten (MD) Zonen DR1 bis DR13 umfassen, welche MD-Segmenten MD1 bis MD13 jeweiliger IC-Strukturen 200B bis 1800B entsprechen. Eine MD-Zone, z.B. eine der MD-Zonen DR1 bis DR13, ist eine leitfähige Zone in einem IC-Layout-Diagramm, die in einem Herstellungsverfahren als Teil beim Definieren eines MD-Segments, z.B. eines der MD-Segmente MD1 bis MD13, auch als ein leitfähiges Segment oder MD-Leitung oder -Spur bezeichnet, in und/oder auf einem Halbleitersubstrat eingebaut wird. In den nicht-beschränkenden Beispielen, die in 2 bis 18 dargestellt sind, weisen die MD-Zonen DR1 bis DR13 und dadurch die MD-Segmente MD1 bis MD13, eine Ausrichtung entlang der Y-Richtung auf.
  • In einigen Ausführungsformen umfasst ein MD-Segment einen Abschnitt von mindestens einer Metallschicht, z.B. einer Kontaktschicht, welche über dem Substrat liegt und mit diesem in Kontakt steht und eine Dicke aufweist, die ausreichend gering ist, um die Bildung einer Isolationsschicht zwischen dem MD-Segment und einer darüber liegenden Metallschicht, z.B. einer Metall-Null-Schicht, zu ermöglichen. In verschiedenen Ausführungsformen umfasst ein MD-Segment eines oder mehreres aus Kupfer (Cu), Silber (Ag), Wolfram (W), Titan (Ti), Nickel (Ni), Zinn (Sn), Aluminium (Al) oder einem anderen Metall oder Material, das geeignet ist, um eine elektrische Verbindung niedrigen Widerstands zwischen IC-Strukturelementen bereitzustellen, d.h. eines Widerstandsniveaus unterhalb eines vorgegebenen Schwellenwerts, entsprechend einem oder mehreren Toleranzniveaus einer auf dem Widerstand beruhenden Auswirkung auf die Leistungsfähigkeit der Schaltung.
  • In verschiedenen Ausführungsformen umfasst ein MD-Segment einen Abschnitt des Halbleitersubstrats und/oder einer Epitaxieschicht, welcher ein Dotierungsniveau aufweist, z.B. auf einem Implantationsverfahren beruhend, welches ausreicht, um zu bewirken, dass das Segment das niedrige Widerstandsniveau aufweist. In verschiedenen Ausführungsformen umfasst ein dotiertes MD-Segment eines oder mehreres aus Silizium (Si), Siliziumgermanium (SiGe), Siliziumcarbid (SiC), Bor (B), Phosphor (P), Arsen (As), Gallium (Ga), ein Metall wie oben beschrieben oder ein anderes Material, das dafür geeignet ist, für das niedrige Widerstandsniveau zu sorgen. In einigen Ausführungsformen umfasst ein MD-Segment einen Dotierstoff mit einer Dotierungskonzentration von etwa 1 × 1016 je Kubikzentimeter (cm-3) oder höher.
  • In verschiedenen Ausführungsformen überlappen eine oder mehrere MD-Zonen, z.B. eine oder mehrere der MD-Zonen DR1 bis DR13, eine oder mehrere aktive Zonen, z.B. eine oder beide der aktiven Zonen AR1 oder AR2, und das entsprechende eine oder die entsprechenden mehreren MD-Segmente, z.B. eines oder mehrere der MD-Segmente MD1 bis MD13, umfassen zumindest einen Abschnitt innerhalb des entsprechenden einen oder der entsprechenden mehreren aktiven Bereiche, z.B. eines oder beider der aktiven Bereiche AA1 oder AA2. In verschiedenen Ausführungsformen stoßen ein oder mehrere MD-Segmente, z.B. einer oder mehrere der MD-Segmente MD1 bis MD13, an einige oder alle von einer oder mehreren S/D-Strukturen in dem entsprechenden einen oder den entsprechenden mehreren aktiven Bereichen, z.B. einem oder beiden der aktiven Bereiche AA1 oder AA2, oder sie umfassen diese.
  • 2 bis 18 zeigen die jeweiligen IC-Layout-Diagramme 200A bis 1800A, welche einige oder alle der Gate-Zonen GR1 bis GR8 umfassen, die Gate-Strukturen G1 bis G6 der jeweiligen IC-Strukturen 200B bis 1800B entsprechen. Eine Gate-Zone, z.B. eine der Gate-Zonen GR1 bis GR8, ist eine Zone, in einigen Ausführungsformen auch als eine leitfähige Zone bezeichnet, in einem IC-Layout-Diagramm, die in einem Herstellungsverfahren als Teil beim Definieren einer Gate-Struktur eingebaut wird, z.B. einer der Gate-Strukturen G1 bis G8, welche über dem Halbleitersubstrat liegen. In den nicht-beschränkenden Beispielen, die in 2 bis 18 dargestellt sind, weisen die Gate-Zonen G1 bis G8 und dadurch die Gate-Strukturen G1 bis G8, eine Ausrichtung entlang der Y-Richtung auf.
  • Wie in 2 bis 18 dargestellt, entspricht in einigen Fällen eine Stelle, an der eine Gate-Zone eine aktive Zone in einem IC-Layout-Diagramm schneidet, einem Transistor, z.B. einem der Transistoren P1, P2, N1 oder N2, in der entsprechenden IC-Struktur, welche den Abschnitt der entsprechenden Gate-Struktur, die über dem entsprechenden aktiven Bereich liegt, und Abschnitte des aktiven Bereichs unterhalb und in Nachbarschaft der Gate-Struktur umfasst.
  • In den nicht-beschränkenden Beispielen, die in 2 bis 18 dargestellt sind, umfasst das jeweilige IC-Layout-Diagramm 200A bis 1800A eine Gate-Zone GR1 und eine höchstnummerierte der Gate-Zonen GR1 bis GR8, welche die aktiven Zonen AR1 und AR2 an Stellen schneidet, die in den jeweiligen IC-Strukturen 200B bis 1800B keinen Transistoren entsprechen. Die Gate-Zone GR1 und die höchstnummerierte der Gate-Zonen GR1 bis GR8 werden dadurch verwendet, um die entsprechenden Gate-Strukturen G1 und eine höchstnummerierte der Gate-Strukturen GR1 bis GR8 als Dummy-Gate-Strukturen zu definieren. In verschiedenen Ausführungsformen umfassen eines oder mehrere der IC-Layout-Diagramme 200A bis 1800A keine Gate-Zone G1 und/oder eine höchstnummerierte der Gate-Strukturen GR1 bis GR8, welche einer Dummy-Gate-Struktur in der jeweiligen einen oder den jeweiligen mehreren der IC-Strukturen 200B bis 1800B entsprechen.
  • Eine Gate-Struktur, z.B. eine der Gate-Strukturen G1 bis G8, ist ein Volumen, welches ein oder mehrere leitfähige Segmente umfasst, die ein oder mehrere leitfähige Materialien umfassen, z.B. Polysilizium, ein oder mehrere Metalle und/oder ein oder mehrere andere geeignete Materialien, im Wesentlichen von einem oder mehreren isolierenden Materialien umgeben, z.B. Siliziumdioxid und/oder einem oder mehreren anderen geeigneten Materialien, wobei das eine oder die mehreren leitfähigen Segmente dadurch so konfiguriert sind, dass sie eine Spannung steuern, die einer darunter liegenden Dielektrikumsschicht bereitgestellt wird. In verschiedenen Ausführungsformen umfasst eine Dielektrikumsschicht eines oder mehreres aus Siliziumdioxid und/oder einem High-k-Dielektrikumsmaterial, z.B. einem Dielektrikumsmaterial mit einem k-Wert höher als 3,8 oder 7,0. In einigen Ausführungsformen umfasst ein High-k-Dielektrikumsmaterial Aluminiumoxid, Hafniumoxid, Lanthanoxid oder ein anderes geeignetes Material.
  • 2 bis 18 zeigen die jeweiligen IC-Layout-Diagramme 200A bis 1800A, welche Metall-Null-Zonen ZR1 bis ZR4 umfassen, die Metall-Null-Segmenten M01 bis M04 der jeweiligen IC-Strukturen 200B bis 1800B entsprechen. Eine Metall-Null-Zone, z.B. eine der Metall-Null-Zonen ZR1 bis ZR4, ist eine leitfähige Zone in einem IC-Layout-Diagramm, die in einem Herstellungsverfahren als Teil beim Definieren eines Segments, z.B. eines der Metall-Null-Segmente M01 bis M04, auch als ein leitfähiges Segment oder eine Leitung bezeichnet, einer Metall-Null-Schicht des Herstellungsverfahrens eingebaut wird. Metall-Null-Zonen schneiden Gate-Zonen und werden verwendet, um Metall-Null-Segmente zu definieren, welche über dem Halbleitersubstrat und einer oder mehreren Gate-Strukturen liegen. In den nicht-beschränkenden Beispielen, die in 2 bis 18 dargestellt sind, weisen die Metall-Null-Zonen ZR1 bis ZR4 und dadurch die Metall-Null-Segmente M01 bis M04 eine Ausrichtung entlang der X-Richtung auf.
  • Ein Metallsegment, z.B. ein Metall-Null-, Metall-Eins- oder Metall-Zwei-Segment, ist ein Abschnitt einer entsprechenden Metallschicht, z.B. einer Metall-Null-, Metall-Eins- oder Metall-Zwei-Schicht, welcher eines oder mehreres aus Kupfer (Cu), Silber (Ag), Wolfram (W), Titan (Ti), Nickel (Ni), Zinn (Sn), Aluminium (Al) oder einem anderen Metall oder Material umfasst, das dafür geeignet ist, eine Verbindung niedrigen Widerstands zwischen IC-Strukturelementen bereitzustellen.
  • Die Metall-Null-Zonen ZR1 bis ZR4 sind in dem jeweiligen IC-Layout-Diagramm 200A bis 1800A auf der Basis entsprechender Bahnen T1 bis T4 angeordnet, welche einen Mittenabstand ZP, auch als ein Metall-Null-Bahn-Mittenabstand bezeichnet, in Y-Richtung aufweisen. Die Bahnen T1 bis T4 sind aufeinander folgende Bahnen, derart, dass zwei beliebige aufeinander folgende Metall-Null-Zonen der Metall-Null-Zonen ZR1 bis ZR4 durch den Mittenabstand ZP getrennt sind. Der Mittenabstand ZP entspricht dem, dass jedes Metall-Null-Segment M01 bis M04 der jeweiligen IC-Strukturen 200B bis 1800B von jedem benachbarten Metall-Null-Segment der Metall-Null-Segmente M01 bis M04 in Y-Richtung um einen Offset ZD versetzt ist. Entsprechend ist das Metall-Null-Segment M02 vom Metall-Null-Segment M01 um einen Offset ZD versetzt, der auf dem Mittenabstand ZP basiert, das Metall-Null-Segment M03 ist vom Metall-Null-Segment M02 um einen Offset ZD versetzt, der auf dem Mittenabstand ZP basiert, und das Metall-Null-Segment M04 ist vom Metall-Null-Segment M03 um einen Offset ZD versetzt, der auf dem Mittenabstand ZP basiert.
  • Durch die oben beschriebene Konfiguration sind die Bahnen T1 bis T4 so angeordnet, dass sie in jedem der IC-Layout-Diagramme 200A bis 1800A eine Zone (nicht gekennzeichnet) überspannen, welche aktive Zonen AR1 und AR2 umfasst, und die Metallsegmente M01 bis M04 so konfiguriert sind so konfiguriert, dass sie in jeder der IC-Strukturen 200B bis 1800B einen Bereich (nicht gekennzeichnet) überspannen, welcher aktive Bereiche AA1 und AA2 umfasst.
  • In den nicht-beschränkenden Beispielen, die in 2 bis 8 und 12 bis 18 dargestellt sind, ist jede Metall-Null-Zone der Metall-Null-Zonen ZR1 bis ZR4 eine einzelne durchgängige Metallzone, die an einer entsprechenden der Bahnen T1 bis T4 positioniert ist, und jedes Metall-Null-Segment der Metall-Null-Segmente M01 bis M04 ist ein entsprechendes einzelnes durchgängiges Metall-Null-Segment, das sich entlang der X-Richtung erstreckt. In verschiedenen Ausführungsformen, z.B. den nicht-beschränkenden Beispielen, die in 9 bis 11 dargestellt sind, umfasst eine gegebene Metall-Null-Zone der Metall-Null-Zonen ZR1 bis ZR4 eine oder mehrere Lücken, so dass die gegebene Metall-Null-Zone mehrere Metall-Null-Zonen umfasst, die an der entsprechenden der Bahnen T1 bis T4 positioniert sind, und das entsprechende Metall-Null-Segment der Metall-Null-Segmente M01 bis M04 umfasst mehrere Metall-Null-Segmente, die sich entlang der X-Richtung erstrecken.
  • In den nicht-beschränkenden Beispielen, die in 2 bis 18 dargestellt sind, erstreckt sich jede Metall-Null-Zone der Metall-Null-Zonen ZR1 bis ZR4 (einschließlich etwaiger mehrerer Metallzonen) von der Gate-Zone GR1 bis zu einer höchstnummerierten der Gate-Zonen GR2 bis GR8, so dass jede der Metall-Null-Zonen ZR1 bis ZR4 eine gleiche Zonenlänge (nicht gekennzeichnet) aufweist. Entsprechend erstreckt sich jedes Metall-Null-Segment der Metall-Null-Segmente M01 bis M04 (einschließlich etwaiger mehrerer Metall-Null-Segmente) von der Gate-Struktur G1 bis zu der höchstnummerierten der Gate-Strukturen G2 bis G8 und weist eine gleiche Segmentlänge (nicht gelkennzeichnet) auf.
  • In verschiedenen Ausführungsformen erstrecken sich eine oder mehrere Metall-Null-Zonen der Metall-Null-Zonen ZR1 bis ZR4 von einer Position weg von der Gate-Zone GR1 in der positiven oder negativen X-Richtung und/oder zu einer Position weg von der höchstnummerierten der Gate-Zonen GR2 bis GR8 in der positiven oder negativen X-Richtung, so dass eine oder mehrere Metall-Null-Zonen der Metall-Null-Zonen ZR1 bis ZR4 eine Zonenlänge aufweisen, die sich von der Zonenlänge einer oder mehrerer anderer Metall-Null-Zonen der Metall-Null-Zonen ZR1 bis ZR4 unterscheidet. Gemäß solchen Ausführungsformen erstrecken sich ein oder mehrere Metall-Null-Segmente der Metall-Null-Segmente M01 bis M04 von einer Position weg von der Gate-Struktur G1 in der positiven oder negativen X-Richtung und/oder zu einer Position weg von der höchstnummerierten der Gate-Strukturen G2 bis G8 in der positiven oder negativen X-Richtung, so dass ein oder mehrere Metall-Null-Segmente der Metall-Null-Segmente M01 bis M04 eine Segmentlänge aufweisen, die sich von der Segmentlänge einer oder mehrerer anderer Metall-Null-Segmente der Metall-Null-Segmente M01 bis M04 unterscheidet.
  • Die Metall-Null-Zone ZR1 überlappt die aktive Zone AR1 und die Metall-Null-Zone ZR4 überlappt die aktive Zone AR2, so dass insgesamt zwei Metall-Null-Zonen, die Metall-Null-Zonen ZR2 und ZR3, zwischen den aktiven Zonen AR1 und AR2 positioniert sind. Entsprechend liegt das Metall-Null-Segment M01 über dem aktiven Bereich AA1 und das Metall-Null-Segment M04 liegt über dem aktiven Bereich AA2, so dass insgesamt zwei Metall-Null-Segmente, die Metall-Null-Segmente M02 und M03, zwischen den aktiven Bereichen AA1 und AA2 positioniert sind.
  • In den nicht-beschränkenden Beispielen, die in 2 bis 18 dargestellt sind, überlappt die Metall-Null-Zone ZR1 die aktive Zone AR1, so dass eine unterste Grenze der Metall-Null-Zone ZR1 in der Y-Richtung mit einer untersten Grenze der aktiven Zone AR1 in der Y-Richtung in Ausrichtung gebracht ist oder so dass die unterste Grenze der Metall-Null-Zone ZR1 unterhalb der untersten Grenze der aktiven Zone AR1 in der Y-Richtung liegt. Entsprechend liegt das Metall-Null-Segment M01 über dem aktiven Bereich AA1, so dass die unterste Grenze des Metall-Null-Segments M01 in der Y-Richtung mit einer untersten Grenze des aktiven Bereichs AA1 in der Y-Richtung in Ausrichtung gebracht ist oder so dass die unterste Grenze des Metall-Null-Segments M01 unterhalb der untersten Grenze des aktiven Bereichs AA1 in der Y-Richtung liegt. In einigen Ausführungsformen ist ein IC-Layout-Diagramm, z.B. eines der IC-Layout-Diagramme 200A bis 1800A, ansonsten so konfiguriert, dass die Metall-Null-Zone ZR1 die aktive Zone AR1 überlappt und das Metall-Null-Segment M01 über dem aktiven Bereich AA1 liegt.
  • In den nicht-beschränkenden Beispielen, die in 2 bis 18 dargestellt sind, überlappt die Metall-Null-Zone ZR4 die aktive Zone AR2, so dass eine oberste Grenze der Metall-Null-Zone ZR4 in der Y-Richtung mit einer obersten Grenze der aktiven Zone AR2 in der Y-Richtung in Ausrichtung gebracht ist oder so dass die oberste Grenze der Metall-Null-Zone ZR4 oberhalb der obersten Grenze der aktiven Zone AR2 in der Y-Richtung liegt. Entsprechend liegt das Metall-Null-Segment M04 über dem aktiven Bereich AA2, so dass die oberste Grenze des Metall-Null-Segments M04 in der Y-Richtung mit einer obersten Grenze des aktiven Bereichs AA2 in der Y-Richtung in Ausrichtung gebracht ist oder so dass die oberste Grenze des Metall-Null-Segments M04 oberhalb der obersten Grenze des aktiven Bereichs AA2 in der Y-Richtung liegt. In einigen Ausführungsformen ist ein IC-Layout-Diagramm, z.B. eines der IC-Layout-Diagramme 200A bis 1800A, ansonsten so konfiguriert, dass die Metall-Null-Zone ZR4 die aktive Zone AR2 überlappt und das Metall-Null-Segment M04 über dem aktiven Bereich AA2 liegt.
  • In den nicht-beschränkenden Beispielen, die in 2 bis 18 dargestellt sind, sind, basierend auf der oben beschriebenen Konfiguration, das Metall-Null-Segment M01, welches über dem aktiven Bereich AA1 liegt, und das Metall-Null-Segment M04, welches über dem aktiven Bereich AA2 liegt, voneinander um einen Abstand versetzt, die gleich dem dreifachen Offset ZD ist, der auf dem Mittenabstand ZP basiert, so dass die aktiven Bereiche AA1 und AA2 um einen Abstand (nicht gekennzeichnet) getrennt sind, der geringer als der dreifache Offset ZD ist.
  • In den nicht-beschränkenden Beispielen, die in 2 bis 18 dargestellt sind, überlappt die Metall-Null-Zone ZR1 die eine oder die mehreren der MD-Zonen DR1 bis DR7, die in der jeweiligen IC-Layout-Diagramm-Ausführungsform enthalten sind, so dass das Metall-Null-Segment M01 über dem jeweiligen des einen oder der mehreren MD-Segmente MD1 bis MD7 liegt, die in der entsprechenden IC-Struktur-Ausführungsform enthalten sind, und die Metall-Null-Zone ZR4 überlappt die eine oder die mehreren der MD-Zonen DR8 bis DR14, die in der jeweiligen IC-Layout-Diagramm-Ausführungsform enthalten sind, so dass das Metall-Null-Segment M04 über dem jeweiligen des einen oder der mehreren MD-Segmente MD8 bis MD14 liegt, die in der entsprechenden IC-Struktur-Ausführungsform enthalten sind.
  • In den nicht-beschränkenden Beispielen, die in 2 bis 18 dargestellt sind, umfasst das jeweilige IC-Layout-Diagramm 200A bis 1800A insgesamt vier Metall-Null-Zonen ZR1 bis ZR4 und die jeweilige IC-Struktur 200B bis 1800B umfasst insgesamt vier Metall-Null-Segmente M01 bis M04. In verschiedenen Ausführungsformen umfasst ein IC-Layout-Diagramm, z.B. eines der IC-Layout-Diagramme 200A bis 1800A, eine oder mehrere Metall-Null-Zonen (nicht dargestellt), z.B. eine oder mehrere Stromschienenzonen, zusätzlich zu den Metall-Null-Zonen ZR1 bis ZR4 und über der aktiven Zone AR1 in der Y-Richtung und/oder unter der aktiven Zone AR2 in der Y-Richtung positioniert. In verschiedenen Ausführungsformen umfasst eine IC-Struktur, z.B. eine der IC-Strukturen 200B bis 1800B, ein oder mehrere Metall-Null-Segmente (nicht dargestellt), z.B. eine oder mehrere Stromschienen, zusätzlich zu den Metall-Null-Segmenten M01 bis M04 und über dem aktiven Bereich AA1 in der Y-Richtung und/oder unter dem aktiven Bereich AA2 in der Y-Richtung positioniert.
  • In verschiedenen Ausführungsformen umfasst ein IC-Layout-Diagramm, z.B. eines der IC-Layout-Diagramme 200A bis 1800A, weniger als vier Metall-Null-Zonen und die entsprechende IC-Struktur, z.B. eine der IC-Strukturen 200B bis 1800B, umfasst weniger als vier Metall-Null-Segmente. In solchen Ausführungsformen ist jede der Metall-Null-Zonen mit einer von vier Metall-Null-Bahnen in Ausrichtung gebracht, z.B. mit den Bahnen T1 bis T4, welche die Zone überspannen, die die zwei aktiven Zonen umfasst, z.B. die aktiven Zonen AR1 und AR2, wobei die entsprechenden Metall-Null-Segmente dadurch entsprechende Offsets aufweisen, die mit einem Überspannen des Bereichs in Übereinstimmung stehen, der die zwei aktiven Bereiche umfasst, z.B. die aktiven Bereiche AA1 und AA2.
  • 2 bis 7, 10, 11 und 14 zeigen jeweilige IC-Layout-Diagramme 200A bis 700A, 1000A, 1100A und 1400A, welche eine Metall-Eins-Zone 1R1 umfassen, die einem Metall-Eins-Segment M11 der jeweiligen IC-Strukturen 200B bis 700B, 1000B, 1100B und 1400B entsprechen, und 10 und 11 zeigen jeweilige IC-Layout-Diagramme 1000A und 1100A, welche eine Metall-Eins-Zone 1R2 umfassen, die einem Metall-Eins-Segment M12 der jeweiligen IC-Strukturen 1000B und 1100B entsprechen. Eine Metall-Eins-Zone, z.B. die Metall-Eins-Zone 1R1 oder 1R2, ist eine leitfähige Zone in einem IC-Layout-Diagramm, die in einem Herstellungsverfahren als Teil beim Definieren eines Segments, z.B. des Metall-Eins-Segments M11 oder M12, auch als ein leitfähiges Segment oder eine Leitung bezeichnet, einer Metall-Eins-Schicht des Herstellungsverfahrens eingebaut wird. Metall-Eins-Zonen schneiden eine oder mehrere aktive Zonen und eine oder mehrere Metall-Null-Zonen und werden verwendet, um Metall-Eins-Segmente, welche über dem Halbleitersubstrat liegen, einen oder mehrere aktive Bereiche und ein oder mehrere Metall-Null-Segmente zu definieren. In den nicht-beschränkenden Beispielen, die in 2 bis 7, 10, 11 und 14 dargestellt sind, weisen die Metall-Eins-Zonen 1R1 und, falls vorhanden, 1R2, und dadurch die Metall-Eins-Segmente M11 und, falls vorhanden, M12, eine Ausrichtung entlang der Y-Richtung auf.
  • 10 und 11 zeigen entsprechende IC-Layout-Diagramme 100A und 1100A, welche eine Metall-Zwei-Zone 2R2 umfassen, die einem Metall-Zwei-Segment M21 der jeweiligen IC-Strukturen 1000B und 1100B entsprechen. Eine Metall-Zwei-Zone, z.B. die Metall-Eins-Zone 2R1, ist eine leitfähige Zone in einem IC-Layout-Diagramm, die in einem Herstellungsverfahren als Teil beim Definieren eines Segments, z.B. des Metall-Zwei-Segments M21, auch als ein leitfähiges Segment oder eine Leitung bezeichnet, einer Metall-Zwei-Schicht des Herstellungsverfahrens eingebaut wird. Metall-Zwei-Zonen schneiden eine oder mehrere Gate-Zonen und eine oder mehrere Metall-Eins-Zonen und werden verwendet, um Metall-Zwei-Segmente, welche über dem Halbleitersubstrat liegen, eine oder mehrere Gate-Strukturen und ein oder mehrere Metall-Eins-Segmente zu definieren. In den nicht-beschränkenden Beispielen, die in 10 und 11 dargestellt sind, weisen die Metall-Zwei-Zone 2R1 und dadurch das Metall-Zwei-Segment M21, eine Ausrichtung entlang der X-Richtung auf.
  • 2 bis 18 zeigen jeweilige IC-Layout-Diagramme 200A bis 1800A, welche verschiedene Untergruppen von Durchkontaktierungszonen VDR1 bis VDR4, VGR1 bis VGR8, V0R1, V0R2, V1R1 und V1R2 umfassen, welche jeweiligen Durchkontaktierungsstrukturen VD1 bis VD4, VG1 bis VG8, V01, V02, V11 und V12 der jeweiligen IC-Strukturen 200B bis 1800B entsprechen. Eine Durchkontaktierungszone, z.B. eine der Durchkontaktierungszonen VDR1 bis VDR4, VGR1 bis VGR8, V0R1, V0R2, V1R1 oder V1R2, ist eine Zone in einem IC-Layout-Diagramm, die in einem Herstellungsverfahren als Teil beim Definieren einer Durchkontaktierungsstruktur eingebaut wird, z.B. einer der Durchkontaktierungsstrukturen VD1 bis VD4, VG1 bis VG8, V01, V02, V11 oder V12, die so konfiguriert sind, dass sie eine elektrische Verbindung niedrigen Widerstands zwischen leitfähigen Segmenten in zwei oder mehr Ebenen und/oder Schichten des Herstellungsverfahrens bereitstellen. Durchkontaktierungsstrukturen umfassen eines oder mehreres aus Kupfer (Cu), Silber (Ag), Wolfram (W), Titan (Ti), Nickel (Ni), Zinn (Sn), Aluminium (Al) oder einem anderen Metall oder Material, das geeignet ist, um eine elektrische Verbindung niedrigen Widerstands zwischen IC-Strukturschichten bereitzustellen.
  • Die Durchkontaktierungszonen VDR1 bis VDR4 überlappen die MD-Zonen DR1 bis DR3 und die Metall-Null-Zonen ZR1 bis ZR4 und entsprechen den jeweiligen Durchkontaktierungsstrukturen VD1 bis VD4, die so konfiguriert sind, dass sie unter ihnen liegende MD-Segmente der MD-Segmente MD1 bis MD13 elektrisch mit über ihnen liegenden Metall-Null-Segmenten der Metall-Null-Segmente M01 bis M04 verbinden. Die Durchkontaktierungszonen VGR1 bis VGR8 überlappen die Gate-Zonen GR1 bis GR8 und die Metall-Null-Zonen ZR1 bis ZR4 und entsprechen den jeweiligen Durchkontaktierungsstrukturen VG1 bis VG8, die so konfiguriert sind, dass sie unter ihnen liegende Gate-Strukturen der Gate-Strukturen G1 bis G8 elektrisch mit über ihnen liegenden Metall-Null-Segmenten der Metall-Null-Segmente M01 bis M04 verbinden. Die Durchkontaktierungszonen V0R1 und V0R2 überlappen die Metall-Null-Zonen ZR1 bis ZR4 und die Metall-Eins-Zonen 1R1 und 1R2 und entsprechen den jeweiligen Durchkontaktierungsstrukturen V01 und V02, die so konfiguriert sind, dass sie unter ihnen liegende Metall-Null-Segmente der Metall-Null-Segmente M01 bis M04 elektrisch mit über ihnen liegenden Metall-Eins-Segmenten M11 oder M12 verbinden. Die Durchkontaktierungszonen V1R1 und V1R2 überlappen die Metall-Eins-Zonen 1R1 und 1R2 und die Metall-Zwei-Zonen 2R1 und 2R2 und entsprechen jeweiligen Durchkontaktierungsstrukturen V11 und V12, die so konfiguriert sind, dass sie unter ihnen liegende Metall-Eins-Segmente M11 oder M12 elektrisch mit dem über ihnen liegenden Metall-Zwei-Segment M21 verbinden.
  • Wie nachstehend beschrieben, stellen 2 bis 18 nicht-beschränkende Beispiele bereit, bei welchen die oben beschriebenen Elemente so angeordnet sind, dass sie dem Transfer-Gate der 1 entsprechen, wobei Metall-Null-Segmente verwendet werden, die insgesamt vier Metall-Null-Bahnen entsprechen. Jedes der IC-Layout-Diagramme 200A bis 700A umfasst Durchkontaktierungszonen VGR1 bis VGR8, welche Gate-Zonen GR1 bis GR8 und entweder die Metall-Null-Zone ZR2 oder ZR3 überlappen, und umfasst keine Durchkontaktierungszone der Durchkontaktierungszonen VGR1 bis VGR8, welche die Metall-Null-Zone M01 oder M04 überlappt. Im Gegensatz dazu umfasst jedes der IC-Layout-Diagramme 800A bis 1800A mindestens eine Durchkontaktierungszone der Durchkontaktierungszonen VGR1 bis VGR8, welche die Metall-Null-Zone ZR1 und die aktive Zone AR1 und/oder die Metall-Null-Zone ZR4 und die aktive Zone AR2 überlappt, so dass die entsprechende IC-Struktur 800B bis 1800B mindestens eine Durchkontaktierungsstruktur VG1 bis VG8 umfasst, welche entweder über dem aktiven Bereich AA1 und unter dem Metall-Null-Segment M01 liegt oder über dem aktiven Bereich AA2 und unter dem Metall-Null-Segment M04 liegt.
  • 2 ist ein Diagramm eines IC-Layout-Diagramms 200A und einer IC-Struktur 200B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 200A umfasst MD-Zonen DR1 bis DR4 und DR8 bis DR11, Gate-Zonen GR1 bis GR5, eine Metall-Eins-Zone 1R1 und Durchkontaktierungszonen VDR1, VDR2, VGR1 bis VGR3, VoR1 und V0R2. Entsprechend umfasst die IC-Struktur 200B MD-Segmente MD1 bis MD4 und MD8 bis MD11, Gate-Strukturen G1 bis G5, ein Metall-Eins-Segment M11 und Durchkontaktierungsstrukturen VD1, VD2, VG1 bis VG3, V01 und V02.
  • Jede der MD-Zonen DR1 bis DR4 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1 bis MD4 über einem aktiven Bereich AA1 liegen, und jede der MD-Zonen DR8 bis DR11 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8 bis MD11 über einem aktiven Bereich AA2 liegen. Die Metall-Eins-Zone 1R1 schneidet jede der Metall-Null-Zonen ZR1 bis ZR4 zwischen den Gate-Zonen GR3 und GR4, so dass das Metall-Eins-Segment M11 zwischen den Gate-Strukturen G3 und G4 über jedem der Metall-Null-Segmente M01 bis M04 liegt.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR2 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD2 elektrisch mit dem Metall-Null-Segment M01 verbindet, und die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR10 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD10 elektrisch mit dem Metall-Null-Segment M04 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M02 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M03 verbindet, und die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M03 verbindet. Die Durchkontaktierungszone VoR1 überlappt die Metall-Null-Zone ZR1 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V01 das Metall-Null-Segment M01 elektrisch mit dem Metall-Eins-Segment M11 verbindet, und die Durchkontaktierungszone VoR2 überlappt die Metall-Null-Zone ZR4 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V02 das Metall-Null-Segment M04 elektrisch mit dem Metall-Eins-Segment M11 verbindet.
  • Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 200B, die auf dem IC-Layout-Diagramm 200A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Gate-Struktur G2, die Durchkontaktierungsstruktur VG2, das Metall-Null-Segment M03, die Durchkontaktierungsstruktur VG3 und die Gate-Struktur G4; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G3; und einen Leitweg PC, umfassend das MD-Segment MD2 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird), die Durchkontaktierungsstruktur VD1, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur V01, das Metall-Eins-Segment M11, die Durchkontaktierungsstruktur V02, das Metall-Null-Segment M04, die Durchkontaktierungsstruktur VD2 und das MD-Segment MD10 (über dem Teil des aktiven Bereichs AA2 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird).
  • 3 ist ein Diagramm eines IC-Layout-Diagramms 300A und einer IC-Struktur 300B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 300A umfasst MD-Zonen DR1 bis DR4 und DR8 bis DR11, Gate-Zonen GR1 bis GR5, eine Metall-Eins-Zone 1R1 und Durchkontaktierungszonen VDR1, VDR2, VGR1 bis VGR3, VoR1 und V0R2. Entsprechend umfasst die IC-Struktur 300B MD-Segmente MD1 bis MD4 und MD8 bis MD11, Gate-Strukturen G1 bis G5, ein Metall-Eins-Segment M11 und Durchkontaktierungsstrukturen VD1, VD2, VG1 bis VG3, V01 und V02.
  • Jede der MD-Zonen DR1 bis DR4 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1 bis MD4 über einem aktiven Bereich AA1 liegen, und jede der MD-Zonen DR8 bis DR11 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8 bis MD11 über einem aktiven Bereich AA2 liegen. Die Metall-Eins-Zone 1R1 schneidet jede der Metall-Null-Zonen ZR1 bis ZR4 zwischen den Gate-Zonen GR3 und GR4, so dass das Metall-Eins-Segment M11 zwischen den Gate-Strukturen G3 und G4 über jedem der Metall-Null-Segmente M01 bis M04 liegt.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD3 elektrisch mit dem Metall-Null-Segment M01 verbindet, und die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR9 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD9 elektrisch mit dem Metall-Null-Segment M04 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M02 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M02 verbindet, und die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M03 verbindet. Die Durchkontaktierungszone VoR1 überlappt die Metall-Null-Zone ZR1 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V01 das Metall-Null-Segment M01 elektrisch mit dem Metall-Eins-Segment M11 verbindet, und die Durchkontaktierungszone VoR2 überlappt die Metall-Null-Zone ZR4 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V02 das Metall-Null-Segment M04 elektrisch mit dem Metall-Eins-Segment M11 verbindet.
  • Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 300B, die auf dem IC-Layout-Diagramm 300A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Gate-Struktur G3; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G4, die Durchkontaktierungsstruktur VG2, das Metall-Null-Segment M02, die Durchkontaktierungsstruktur VG1 und die Gate-Struktur G2; und einen Leitweg PC, umfassend das MD-Segment MD3 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird), die Durchkontaktierungsstruktur VD1, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur V01, das Metall-Eins-Segment M11, die Durchkontaktierungsstruktur V02, das Metall-Null-Segment M04, die Durchkontaktierungsstruktur VD2 und das MD-Segment MD9 (über dem Teil des aktiven Bereichs AA2 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird).
  • 4 ist ein Diagramm eines IC-Layout-Diagramms 400A und einer IC-Struktur 400B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 400A umfasst MD-Zonen DR1 bis DR5 und DR8 bis DR12, Gate-Zonen GR1 bis GR6, eine Metall-Eins-Zone 1R1 und Durchkontaktierungszonen VDR1 bisVDR4, VGR1 bis VGR4, VoR1 und V0R2. Entsprechend umfasst die IC-Struktur 400B MD-Segmente MD1 bis MD5 und MD8 bis MD12, Gate-Strukturen G1 bis G6, ein Metall-Eins-Segment M11 und Durchkontaktierungsstrukturen VD1 bis VD4, VG1 bis VG4, V01 und V02.
  • Jede der MD-Zonen DR1 bis DR5 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1 bis MD5 über einem aktiven Bereich AA1 liegen, und jede der MD-Zonen DR8 bis DR12 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8 bis MD12 über einem aktiven Bereich AA2 liegen. Die Metall-Eins-Zone 1R1 schneidet jede der Metall-Null-Zonen ZR1 bis ZR4 zwischen den Gate-Zonen GR3 und GR4, so dass das Metall-Eins-Segment M11 zwischen den Gate-Strukturen G3 und G4 über jedem der Metall-Null-Segmente M01 bis M04 liegt.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD3 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR4 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD4 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VDR3 überlappt die MD-Zone DR9 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD3 das MD-Segment MD9 elektrisch mit dem Metall-Null-Segment M04 verbindet, und die Durchkontaktierungszone VDR4 überlappt die MD-Zone DR10 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD4 das MD-Segment MD10 elektrisch mit dem Metall-Null-Segment M04 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M02 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M02 verbindet, die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M03 verbindet, und die Durchkontaktierungszone VGR4 überlappt die Gate-Zone GR5 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G5 elektrisch mit dem Metall-Null-Segment M03 verbindet. Die Durchkontaktierungszone VoR1 überlappt die Metall-Null-Zone ZR1 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V01 das Metall-Null-Segment M01 elektrisch mit dem Metall-Eins-Segment M11 verbindet, und die Durchkontaktierungszone VoR2 überlappt die Metall-Null-Zone ZR4 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V02 das Metall-Null-Segment M04 elektrisch mit dem Metall-Eins-Segment M11 verbindet.
  • Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR5 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G5, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G5 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 400B, die auf dem IC-Layout-Diagramm 400A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Gate-Struktur G3, die Durchkontaktierungsstruktur VG1, das Metall-Null-Segment M02, die Durchkontaktierungsstruktur VG2 und die Gate-Struktur G4; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G5, die Durchkontaktierungsstruktur VG4, das Metall-Null-Segment M03, die Durchkontaktierungsstruktur VG3 und die Gate-Struktur G2; und einen Leitweg PC, umfassend das MD-Segment MD3 (über einem Teil des aktiven Bereichs AA1 liegend, der im Transistor P1 enthalten ist), die Durchkontaktierungsstruktur VD1, das MD-Segment MD4 (über einem Teil des aktiven Bereichs AA1 liegend, der im Transistor P2 enthalten ist), die Durchkontaktierungsstruktur VD2, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur V01, das Metall-Eins-Segment M11, die Durchkontaktierungsstruktur V02, das Metall-Null-Segment M04, die Durchkontaktierungsstruktur VD3, das MD-Segment MD9 (über dem Teil des aktiven Bereichs AA2 liegend, der im Transistor N1 enthalten ist), die Durchkontaktierungsstruktur VD4 und das MD-Segment MD10 (über dem Teil des aktiven Bereichs AA2 liegend, der im Transistor N2 enthalten ist).
  • 5 ist ein Diagramm eines IC-Layout-Diagramms 500A und einer IC-Struktur 500B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 500A umfasst MD-Zonen DR1 bis DR5 und DR8 bis DR12, Gate-Zonen GR1 bis GR6, eine Metall-Eins-Zone 1R1 und Durchkontaktierungszonen VDR1 bisVDR4, VGR1 bis VGR4, VoR1 und V0R2. Entsprechend umfasst die IC-Struktur 500B MD-Segmente MD1 bis MD5 und MD8 bis MD12, Gate-Strukturen G1 bis G6, ein Metall-Eins-Segment M11 und Durchkontaktierungsstrukturen VD1 bis VD4, VG1 bis VG4, V01 und V02.
  • Jede der MD-Zonen DR1 bis DR5 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1 bis MD5 über einem aktiven Bereich AA1 liegen, und jede der MD-Zonen DR8 bis DR12 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8 bis MD12 über einem aktiven Bereich AA2 liegen. Die Metall-Eins-Zone 1R1 schneidet jede der Metall-Null-Zonen ZR1 bis ZR4 zwischen den Gate-Zonen GR3 und GR4, so dass das Metall-Eins-Segment M11 zwischen den Gate-Strukturen G3 und G4 über jedem der Metall-Null-Segmente M01 bis M04 liegt.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR2 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD2 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD3 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VDR3 überlappt die MD-Zone DR10 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD3 das MD-Segment MD10 elektrisch mit dem Metall-Null-Segment M04 verbindet, und die Durchkontaktierungszone VDR4 überlappt die MD-Zone DR11 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD4 das MD-Segment MD11 elektrisch mit dem Metall-Null-Segment M04 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M02 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR5 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G5 elektrisch mit dem Metall-Null-Segment M02 verbindet, die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M03 verbindet, und die Durchkontaktierungszone VGR4 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M03 verbindet. Die Durchkontaktierungszone VoR1 überlappt die Metall-Null-Zone ZR1 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V01 das Metall-Null-Segment M01 elektrisch mit dem Metall-Eins-Segment M11 verbindet, und die Durchkontaktierungszone VoR2 überlappt die Metall-Null-Zone ZR4 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V02 das Metall-Null-Segment M04 elektrisch mit dem Metall-Eins-Segment M11 verbindet.
  • Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR5 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G5, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G5 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 500B, die auf dem IC-Layout-Diagramm 500A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Gate-Struktur G2, die Durchkontaktierungsstruktur VG1, das Metall-Null-Segment M02, die Durchkontaktierungsstruktur VG2 und die Gate-Struktur G5; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G4, die Durchkontaktierungsstruktur VG4, das Metall-Null-Segment M03, die Durchkontaktierungsstruktur VG3 und die Gate-Struktur G3; und einen Leitweg PC, umfassend das MD-Segment MD2 (über einem Teil des aktiven Bereichs AA1 liegend, der im Transistor P1 enthalten ist), die Durchkontaktierungsstruktur VD1, das MD-Segment MD3 (über einem Teil des aktiven Bereichs AA1 liegend, der im Transistor P2 enthalten ist), die Durchkontaktierungsstruktur VD2, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur V01, das Metall-Eins-Segment M11, die Durchkontaktierungsstruktur V02, das Metall-Null-Segment M04, die Durchkontaktierungsstruktur VD3, das MD-Segment MD10 (über dem Teil des aktiven Bereichs AA2 liegend, der im Transistor N1 enthalten ist), die Durchkontaktierungsstruktur VD4 und das MD-Segment MD11 (über dem Teil des aktiven Bereichs AA2 liegend, der im Transistor N2 enthalten ist).
  • 6 ist ein Diagramm eines IC-Layout-Diagramms 600A und einer IC-Struktur 600B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 600A umfasst MD-Zonen DR1 bis DR5 und DR8 bis DR12, Gate-Zonen GR1 bis GR6, eine Metall-Eins-Zone 1R1 und Durchkontaktierungszonen VDR1 bis VDR4, VGR1 bis VGR4, V0R1 und V0R2. Entsprechend umfasst die IC-Struktur 600B MD-Segmente MD1 bis MD5 und MD8 bis MD12, Gate-Strukturen G1 bis G6, ein Metall-Eins-Segment M11 und Durchkontaktierungsstrukturen VD1 bis VD4, VG1 bis VG4, V01 und V02.
  • Jede der MD-Zonen DR1 bis DR5 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1 bis MD5 über einem aktiven Bereich AA1 liegen, und jede der MD-Zonen DR8 bis DR12 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8 bis MD12 über einem aktiven Bereich AA2 liegen. Die Metall-Eins-Zone 1R1 schneidet jede der Metall-Null-Zonen ZR1 bis ZR4 zwischen den Gate-Zonen GR3 und GR4, so dass das Metall-Eins-Segment M11 zwischen den Gate-Strukturen G3 und G4 über jedem der Metall-Null-Segmente M01 bis M04 liegt.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR2 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD2 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD3 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VDR3 überlappt die MD-Zone DR4 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VD3 das MD-Segment MD4 elektrisch mit dem Metall-Null-Segment M01 verbindet, und die Durchkontaktierungszone VDR4 überlappt die MD-Zone DR10 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD4 das MD-Segment MD10 elektrisch mit dem Metall-Null-Segment M04 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M02 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M02 verbindet, die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M03 verbindet, und die Durchkontaktierungszone VGR4 überlappt die Gate-Zone GR5 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G5 elektrisch mit dem Metall-Null-Segment M03 verbindet. Die Durchkontaktierungszone V0R1 überlappt die Metall-Null-Zone ZR1 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V01 das Metall-Null-Segment M01 elektrisch mit dem Metall-Eins-Segment M11 verbindet, und die Durchkontaktierungszone V0R2 überlappt die Metall-Null-Zone ZR4 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V02 das Metall-Null-Segment M04 elektrisch mit dem Metall-Eins-Segment M11 verbindet.
  • Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR5 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G5, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G5 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 600B, die auf dem IC-Layout-Diagramm 600A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Gate-Struktur G2, die Durchkontaktierungsstruktur VG1, das Metall-Null-Segment M02, die Durchkontaktierungsstruktur VG2 und die Gate-Struktur G4; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G5, die Durchkontaktierungsstruktur VG4, das Metall-Null-Segment M03, die Durchkontaktierungsstruktur VG3 und die Gate-Struktur G3; und einen Leitweg PC, umfassend das MD-Segment MD2 (über einem Teil des aktiven Bereichs AA1 liegend, der im Transistor P1 enthalten ist), die Durchkontaktierungsstruktur VD1, das MD-Segment MD3 (über einem ansonsten nicht gesteuerten Teil des aktiven Bereichs AA1 liegend), die Durchkontaktierungsstruktur VD2, das MD-Segment MD4 (über einem Teil des aktiven Bereichs AA1 liegend, der im Transistor P2 enthalten ist), die Durchkontaktierungsstruktur VD2, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur V01, das Metall-Eins-Segment M11, die Durchkontaktierungsstruktur V02, das Metall-Null-Segment M04, die Durchkontaktierungsstruktur VD3 und das MD-Segment MD10 (über dem Teil des aktiven Bereichs AA2 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird).
  • 7 ist ein Diagramm eines IC-Layout-Diagramms 700A und einer IC-Struktur 700B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 700A umfasst MD-Zonen DR1 bis DR5 und DR8 bis DR12, Gate-Zonen GR1 bis GR6, eine Metall-Eins-Zone 1R1 und Durchkontaktierungszonen VDR1 bisVDR4, VGR1 bis VGR4, V0R1 und V0R2. Entsprechend umfasst die IC-Struktur 700B MD-Segmente MD1 bis MD5 und MD8 bis MD12, Gate-Strukturen G1 bis G6, ein Metall-Eins-Segment M11 und Durchkontaktierungsstrukturen VD1 bis VD4, VG1 bis VG4, V01 und V02.
  • Jede der MD-Zonen DR1 bis DR5 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1 bis MD5 über einem aktiven Bereich AA1 liegen, und jede der MD-Zonen DR8 bis DR12 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8 bis MD12 über einem aktiven Bereich AA2 liegen. Die Metall-Eins-Zone 1R1 schneidet jede der Metall-Null-Zonen ZR1 bis ZR4 zwischen den Gate-Zonen GR3 und GR4, so dass das Metall-Eins-Segment M11 zwischen den Gate-Strukturen G3 und G4 über jedem der Metall-Null-Segmente M01 bis M04 liegt.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD3 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR9 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD9 elektrisch mit dem Metall-Null-Segment M04 verbindet, die Durchkontaktierungszone VDR3 überlappt die MD-Zone DR10 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD3 das MD-Segment MD10 elektrisch mit dem Metall-Null-Segment M04 verbindet, und die Durchkontaktierungszone VDR4 überlappt die MD-Zone DR11 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD4 das MD-Segment MD11 elektrisch mit dem Metall-Null-Segment M04 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M02 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR5 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G5 elektrisch mit dem Metall-Null-Segment M02 verbindet, die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M03 verbindet, und die Durchkontaktierungszone VGR4 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M03 verbindet. Die Durchkontaktierungszone V0R1 überlappt die Metall-Null-Zone ZR1 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V01 das Metall-Null-Segment M01 elektrisch mit dem Metall-Eins-Segment M11 verbindet, und die Durchkontaktierungszone V0R2 überlappt die Metall-Null-Zone ZR4 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V02 das Metall-Null-Segment M04 elektrisch mit dem Metall-Eins-Segment M11 verbindet.
  • Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR5 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G5, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G5 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 700B, die auf dem IC-Layout-Diagramm 700A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Gate-Struktur G3, die Durchkontaktierungsstruktur VG1, das Metall-Null-Segment M02, die Durchkontaktierungsstruktur VG2 und die Gate-Struktur G5; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G4, die Durchkontaktierungsstruktur VG4, das Metall-Null-Segment M03, die Durchkontaktierungsstruktur VG3 und die Gate-Struktur G2; und einen Leitweg PC, umfassend das MD-Segment MD3 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird), die Durchkontaktierungsstruktur VD1, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur V01, das Metall-Eins-Segment M11, die Durchkontaktierungsstruktur V02, das Metall-Null-Segment M04, die Durchkontaktierungsstruktur VD2, das MD-Segment MD9 (über einem Teil des aktiven Bereichs AA2 liegend, der im Transistor N1 enthalten ist), die Durchkontaktierungsstruktur VD3, das MD-Segment MD10 (über einem ansonsten nicht gesteuerten Teil des aktiven Bereichs AA2 liegend), die Durchkontaktierungsstruktur VD4 und das MD-Segment MD11 (über einem Teil des aktiven Bereichs AA2 liegend, der im Transistor N2 enthalten ist).
  • 8 ist ein Diagramm eines IC-Layout-Diagramms 800A und einer IC-Struktur 800B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 800A umfasst MD-Zonen DR1 bis DR3, DR8 und DR10, Gate-Zonen GR1 bis GR4 und Durchkontaktierungszonen VGR1 und VGR2. Entsprechend umfasst die IC-Struktur 800B MD-Segmente MD1 bis MD3, MD8 und MD10, Gate-Strukturen G1 bis G4 und Durchkontaktierungsstrukturen VG1 und VG2.
  • Jede der MD-Zonen DR1 und DR3 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1 und MD3 über einem aktiven Bereich AA1 liegen, die MD-Zone MD2 überlappt aktive Zonen AR1 und AR2, so dass das MD-Segment MD2 über aktiven Bereichen AA1 und AA2 liegt, und jede der MD-Zonen DR8 und DR10 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8 und MD10 über einem aktiven Bereich AA2 liegen. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M01 verbindet, und die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M04 verbindet.
  • Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 800B, die auf dem IC-Layout-Diagramm 800A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Gate-Struktur G2; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G3; und einen Leitweg PC, umfassend das MD-Segment MD2 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird, und über dem Teil des aktiven Bereichs AA2 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird).
  • 9 ist ein Diagramm eines IC-Layout-Diagramms 900A und einer IC-Struktur 900B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 900A umfasst MD-Zonen DR1 bis DR5, DR9 und DR11, Gate-Zonen GR1 bis GR6 und Durchkontaktierungszonen VDR1 bis VDR4 und VGR1 bis VGR8. Entsprechend umfasst die IC-Struktur 900B MD-Segmente MD1 bis MD5, MD9 und MD11, Gate-Strukturen G1 bis G6 und Durchkontaktierungsstrukturen VD1 bis VD4 und VG1 bis VG8.
  • Jede der MD-Zonen DR1, DR3 und DR5 überlappt aktive Zonen AR1 und AR2, so dass die MD-Segmente MD1, MD3 und MD5 über aktiven Bereichen AA1 und AA2 liegen, und jede der MD-Zonen DR2 und DR4 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD2 und MD4 über einem aktiven Bereich AA1 liegen, und jede der MD-Zonen DR9 und DR11 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD9 und MD11 über einem aktiven Bereich AA2 liegen. Jede der Gate-Zonen GR3 und GR4 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Poly-Zone bezeichnet wird, zwischen den Metall-Null-Zonen ZR2 und ZR3, so dass jede der Gate-Strukturen G3 und G4 eine nicht-leitfähige Diskontinuität zwischen den Metall-Null-Segmenten M02 und M03 umfasst. Jede der Metall-Null-Zonen ZR1 und ZR4 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Metall-Null-Zone bezeichnet wird, zwischen den Gate-Zonen GR3 und GR4, so dass jedes der Metall-Null-Segmente M01 und M04 mehrere Segmente umfasst, die durch eine nicht-leitfähige Diskontinuität zwischen den Gate-Strukturen G3 und G4 getrennt sind.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR1 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD1 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR1 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD1 elektrisch mit dem Metall-Null-Segment M03 verbindet, die Durchkontaktierungszone VDR3 überlappt die MD-Zone DR5 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VD3 das MD-Segment MD5 elektrisch mit dem Metall-Null-Segment M03 verbindet, und die Durchkontaktierungszone VDR4 überlappt die MD-Zone DR5 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD4 das MD-Segment MD5 elektrisch mit dem Metall-Null-Segment M04 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR5 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G5 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR4 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M02 verbindet, die Durchkontaktierungszone VGR5 überlappt die Gate-Zone GR5 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VG5 die Gate-Struktur G5 elektrisch mit dem Metall-Null-Segment M02 verbindet, die Durchkontaktierungszone VGR6 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG6 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M04 verbindet, die Durchkontaktierungszone VGR7 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG7 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M04 verbindet, und die Durchkontaktierungszone VGR8 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG8 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M04 verbindet.
  • Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 900B, die auf dem IC-Layout-Diagramm 900A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Durchkontaktierungsstruktur VG1, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur VD1, das MD-Segment MD1, die Durchkontaktierungsstruktur VD2, das Metall-Null-Segment M03, die Durchkontaktierungsstruktur VD3, das MD-Segment MD5, die Durchkontaktierungsstruktur VD4, das Metallsegment M04 und die Durchkontaktierungsstruktur VG8; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Durchkontaktierungsstruktur VG2, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur VG3, die Gate-Struktur G5, die Durchkontaktierungsstruktur VG5, das Metall-Null-Segment M02, die Durchkontaktierungsstruktur VG4, die Gate-Struktur G2, die Durchkontaktierungsstruktur VG6, das Metall-Null-Segment M04 und die Durchkontaktierungsstruktur VG7; und einen Leitweg PC, umfassend das MD-Segment MD3 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird, und über dem Teil des aktiven Bereichs AA2 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird).
  • 10 ist ein Diagramm eines IC-Layout-Diagramms 1000A und einer IC-Struktur 1000B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 1000A umfasst MD-Zonen DR1 bis DR7, DR9, DR10, DR12 und DR13, Gate-Zonen GR1 bis GR8, Metall-Eins-Zonen 1R1 und 1R2, eine Metall-Zwei-Zone 2R1 und Durchkontaktierungszonen VGR1 bis VGR8, V0R1, V0R2, V1R1 und V1R2. Entsprechend umfasst die IC-Struktur 1000B MD-Segmente MD1 bis MD7, MD9, MD10, MD12 und MD13, Gate-Strukturen G1 bis G8, Metall-Eins-Segmente M11 und M12, ein Metall-Zwei-Segment M21 und Durchkontaktierungsstrukturen VG1 bis VG8, V01, V02, V11 und V12.
  • Jede der MD-Zonen DR1, DR4 und DR7 überlappt aktive Zonen AR1 und AR2, so dass die MD-Segmente MD1, MD4 und MD7 über aktiven Bereichen AA1 und AA2 liegen. Jede der MD-Zonen DR2, DR3, DR5 und DR6 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD2, MD3, MD5 und MD6 über einem aktiven Bereich AA1 liegen, und jede der MD-Zonen DR9, DR10, DR12 und DR13 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD9, MD10, MD12 und MD13 über einem aktiven Bereich AA2 liegen. Jede der Gate-Zonen GR4 und GR5 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Poly-Zone bezeichnet wird, zwischen den Metall-Null-Zonen ZR2 und ZR3, so dass jede der Gate-Strukturen G4 und G5 eine nicht-leitfähige Diskontinuität zwischen den Metall-Null-Segmenten M02 und M03 umfasst. Jede der Metall-Null-Zonen ZR1 und ZR4 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Metall-Null-Zone bezeichnet wird, zwischen den Gate-Zonen GR4 und GR5, so dass jedes der Metall-Null-Segmente M01 und M04 mehrere Segmente umfasst, die durch eine nicht-leitfähige Diskontinuität zwischen den Gate-Strukturen G4 und G5 getrennt sind.
  • Die Metall-Eins-Zone 1R1 schneidet jede der Metall-Null-Zonen ZR1 bis ZR4 zwischen den Gate-Zonen GR2 und GR3, so dass das Metall-Eins-Segment M11 zwischen den Gate-Strukturen G2 und G3 über jedem der Metall-Null-Segmente M01 bis M04 liegt, und die Metall-Eins-Zone 1R2 schneidet jede der Metall-Null-Zonen ZR1 bis ZR4 zwischen den Gate-Zonen GR6 und GR7, so dass das Metall-Eins-Segment M12 zwischen den Gate-Strukturen G6 und G7 über jedem der Metall-Null-Segmente M01 bis M04 liegt. Die Metall-Zwei-Zone 2R1 schneidet jede der Metall-Eins-Zonen 1R1 und 1R2, und in einigen Ausführungsformen die Metall-Null-Zone ZR2, zwischen den Metall-Null-Zonen ZR1 und ZR3, so dass das Metall-Zwei-Segment M21 zwischen den Metall-Null-Segmenten M01 und M03 über jedem der Metall-Null-Segmente M11 und M12 und in einigen Ausführungsformen über dem Metall-Null-Segment M02 liegt.
  • Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR5 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G5 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR4 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M03 verbindet, die Durchkontaktierungszone VGR5 überlappt die Gate-Zone GR6 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG5 die Gate-Struktur G6 elektrisch mit dem Metall-Null-Segment M03 verbindet, die Durchkontaktierungszone VGR6 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG6 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M04 verbindet, die Durchkontaktierungszone VGR7 überlappt die Gate-Zone GR5 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG7 die Gate-Struktur G5 elektrisch mit dem Metall-Null-Segment M04 verbindet, und die Durchkontaktierungszone VGR8 überlappt die Gate-Zone GR6 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG8 die Gate-Struktur G6 elektrisch mit dem Metall-Null-Segment M04 verbindet.
  • Die Durchkontaktierungszone V0R1 überlappt die Metall-Null-Zone ZR1 und die Metall-Eins-Zone 1R2, so dass die Durchkontaktierungsstruktur V01 das Metall-Null-Segment M01 elektrisch mit dem Metall-Eins-Segment M12 verbindet, und die Durchkontaktierungszone V0R2 überlappt die Metall-Null-Zone ZR4 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V02 das Metall-Null-Segment M04 elektrisch mit dem Metall-Eins-Segment M11 verbindet. Die Durchkontaktierungszone V1R1 überlappt die Metall-Eins-Zone 1R1 und die Metall-Zwei-Zone 2R1, so dass die Durchkontaktierungsstruktur V11 das Metall-Eins-Segment M11 elektrisch mit dem Metall-Zwei-Segment M21 verbindet, und die Durchkontaktierungszone V1R2 überlappt die Metall-Eins-Zone 1R2 und die Metall-Zwei-Zone 2R1, so dass die Durchkontaktierungsstruktur V12 das Metall-Eins-Segment M12 elektrisch mit dem Metall-Zwei-Segment M21 verbindet.
  • Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR5 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G5, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G5 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR5 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G5, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G5 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 1000B, die auf dem IC-Layout-Diagramm 1000A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Durchkontaktierungsstruktur VG2, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur VG1, die Gate-Struktur G3, die Durchkontaktierungsstruktur VG4, das Metall-Null-Segment M03, die Durchkontaktierungsstruktur VG5, die Gate-Struktur G6, die Durchkontaktierungsstruktur VG8, das Metall-Null-Segment M04 und die Durchkontaktierungsstruktur VG7; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Durchkontaktierungsstruktur VG3, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur V01, das Metall-Eins-Segment M12, die Durchkontaktierungsstruktur V12, das Metall-Zwei-Segment M21, die Durchkontaktierungsstruktur V11, das Metall-Eins-Segment M11, die Durchkontaktierungsstruktur V02, das Metall-Null-Segment M04 und die Durchkontaktierungsstruktur VG6; und einen Leitweg PC, umfassend das MD-Segment MD4 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird, und über dem Teil des aktiven Bereichs AA2 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird).
  • 11 ist ein Diagramm eines IC-Layout-Diagramms 1100A und einer IC-Struktur 1100B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 1100A umfasst MD-Zonen DR1 bis DR7, DR9, DR10 und DR12, Gate-Zonen GR1 bis GR8, Metall-Eins-Zonen 1R1 und 1R2, eine Metall-Zwei-Zone 2R1 und Durchkontaktierungszonen VDR1, VDR2, VGR1 bis VGR6, V0R1, V0R2, V1R1 und V1R2. Entsprechend umfasst die IC-Struktur 1100B MD-Segmente MD1 bis MD7, MD9, MD10 und MD12, Gate-Strukturen G1 bis G8, Metall-Eins-Segmente M11 und M12, ein Metall-Zwei-Segment M21 und Durchkontaktierungsstrukturen VD1, VD2, VG1 bis VG6, V01, V02, V11 und V12.
  • Jede der MD-Zonen DR1, DR4, DR6 und DR7 überlappt aktive Zonen AR1 und AR2, so dass die MD-Segmente MD1, MD4, MD6 und MD7 über aktiven Bereichen AA1 und AA2 liegen. Jede der MD-Zonen DR2, DR3 und DR5 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD2, MD3 und MD5 über einem aktiven Bereich AA1 liegen, und jede der MD-Zonen DR9, DR10 und DR12 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD9, MD10 und MD12 über einem aktiven Bereich AA2 liegen. Jede der Gate-Zonen GR4 und GR5 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Poly-Zone bezeichnet wird, zwischen den Metall-Null-Zonen ZR2 und ZR3, so dass jede der Gate-Strukturen G4 und G5 eine nicht-leitfähige Diskontinuität zwischen den Metall-Null-Segmenten M02 und M03 umfasst. Jede der Metall-Null-Zonen ZR1 und ZR4 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Metall-Null-Zone bezeichnet wird, zwischen den Gate-Zonen GR4 und GR5, so dass jedes der Metall-Null-Segmente M01 und M04 mehrere Segmente umfasst, die durch eine nicht-leitfähige Diskontinuität zwischen den Gate-Strukturen G4 und G5 getrennt sind.
  • Die Metall-Eins-Zone 1R1 schneidet jede der Metall-Null-Zonen ZR1 bis ZR4 zwischen den Gate-Zonen GR2 und GR3, so dass das Metall-Eins-Segment M11 zwischen den Gate-Strukturen G2 und G3 über jedem der Metall-Null-Segmente M01 bis M04 liegt, und die Metall-Eins-Zone 1R2 schneidet jede der Metall-Null-Zonen ZR1 bis ZR4 zwischen den Gate-Zonen GR6 und GR7, so dass das Metall-Eins-Segment M12 zwischen den Gate-Strukturen G6 und G7 über jedem der Metall-Null-Segmente M01 bis M04 liegt. Die Metall-Zwei-Zone 2R1 schneidet jede der Metall-Eins-Zonen 1R1 und 1R2, und in einigen Ausführungsformen die Metall-Null-Zone ZR2, zwischen den Metall-Null-Zonen ZR1 und ZR3, so dass das Metall-Zwei-Segment M21 zwischen den Metall-Null-Segmenten M01 und M03 über jedem der Metall-Null-Segmente M11 und M12 und in einigen Ausführungsformen über dem Metall-Null-Segment M02 liegt.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR6 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD6 elektrisch mit dem Metall-Null-Segment M03 verbindet, und die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR6 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD6 elektrisch mit dem Metall-Null-Segment M04 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR5 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G5 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR4 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M03 verbindet, die Durchkontaktierungszone VGR5 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG5 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M04 verbindet, und die Durchkontaktierungszone VGR6 überlappt die Gate-Zone GR5 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG6 die Gate-Struktur G5 elektrisch mit dem Metall-Null-Segment M04 verbindet.
  • Die Durchkontaktierungszone V0R1 überlappt die Metall-Null-Zone ZR1 und die Metall-Eins-Zone 1R2, so dass die Durchkontaktierungsstruktur V01 das Metall-Null-Segment M01 elektrisch mit dem Metall-Eins-Segment M12 verbindet, und die Durchkontaktierungszone V0R2 überlappt die Metall-Null-Zone ZR4 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V02 das Metall-Null-Segment M04 elektrisch mit dem Metall-Eins-Segment M11 verbindet. Die Durchkontaktierungszone V1R1 überlappt die Metall-Eins-Zone 1R1 und die Metall-Zwei-Zone 2R1, so dass die Durchkontaktierungsstruktur V11 das Metall-Eins-Segment M11 elektrisch mit dem Metall-Zwei-Segment M21 verbindet, und die Durchkontaktierungszone V1R2 überlappt die Metall-Eins-Zone 1R2 und die Metall-Zwei-Zone 2R1, so dass die Durchkontaktierungsstruktur V12 das Metall-Eins-Segment M12 elektrisch mit dem Metall-Zwei-Segment M21 verbindet.
  • Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR5 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G5, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G5 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR5 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G5, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G5 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 1100B, die auf dem IC-Layout-Diagramm 1100A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Durchkontaktierungsstruktur VG2, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur VG1, die Gate-Struktur G3, die Durchkontaktierungsstruktur VG4, das Metall-Null-Segment M03, die Durchkontaktierungsstruktur VD1, das MD-Segment MD6, die Durchkontaktierungsstruktur VD2, das Metall-Null-Segment M04 und die Durchkontaktierungsstruktur VG6; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Durchkontaktierungsstruktur VG3, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur V01, das Metall-Eins-Segment M12, die Durchkontaktierungsstruktur V12, das Metall-Zwei-Segment M21, die Durchkontaktierungsstruktur V11, das Metall-Eins-Segment M11, die Durchkontaktierungsstruktur V02, das Metall-Null-Segment M04 und die Durchkontaktierungsstruktur VG5; und einen Leitweg PC, umfassend das MD-Segment MD4 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird, und über dem Teil des aktiven Bereichs AA2 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird).
  • 12 ist ein Diagramm eines IC-Layout-Diagramms 1200A und einer IC-Struktur 1200B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 1200A umfasst MD-Zonen DR1 bis DR5, DR9, DR11 und DR12, Gate-Zonen GR1 bis GR6 und Durchkontaktierungszonen VDR1, VDR2 und VGR1 bis VGR4. Entsprechend umfasst die IC-Struktur 1200B MD-Segmente MD1 bis MD5, MD9, MD11 und MD12, Gate-Strukturen G1 bis G6 und Durchkontaktierungsstrukturen VD1, VD2 und VG1 bis VG4.
  • Jede der MD-Zonen DR1 und DR3 überlappt aktive Zonen AR1 und AR2, so dass die MD-Segmente MD1 und MD3 über aktiven Bereichen AA1 und AA2 liegen, jede der MD-Zonen DR2, DR4 und DR5 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD2, MD4 und MD5 über einem aktiven Bereich AA1 liegen, und jede der MD-Zonen DR9, DR11 und DR12 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD9, MD11 und MD12 über einem aktiven Bereich AA2 liegen. Die Gate-Zone GR3 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Poly-Zone bezeichnet wird, zwischen den Metall-Null-Zonen ZR2 und ZR3, so dass die Gate-Struktur G3 eine nicht-leitfähige Diskontinuität zwischen den Metall-Null-Segmenten M02 und M03 umfasst. Die Gate-Zone GR4 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Poly-Zone bezeichnet wird, zwischen den Metall-Null-Zonen ZR3 und ZR4, so dass die Gate-Struktur G4 eine nicht-leitfähige Diskontinuität zwischen den Metall-Null-Segmenten M03 und M04 umfasst.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR1 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD1 elektrisch mit dem Metall-Null-Segment M01 verbindet, und die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR1 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD1 elektrisch mit dem Metall-Null-Segment M04 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M03 verbindet, die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M03 verbindet, und die Durchkontaktierungszone VGR4 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M04 verbindet.
  • Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 1200B, die auf dem IC-Layout-Diagramm 1200A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Durchkontaktierungsstruktur VG1, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur VD1, das MD-Segment MD1, die Durchkontaktierungsstruktur VD2, das Metall-Null-Segment M04 und die Durchkontaktierungsstruktur VG4; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G4, die Durchkontaktierungsstruktur VG3, das Metall-Null-Segment M03, die Durchkontaktierungsstruktur VG2 und die Gate-Struktur G3; und einen Leitweg PC, umfassend das MD-Segment MD3 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird, und über dem Teil des aktiven Bereichs AA2 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird).
  • 13 ist ein Diagramm eines IC-Layout-Diagramms 1300A und einer IC-Struktur 1300B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 1300A umfasst MD-Zonen DR1 bis DR4, DR8, DR9 und DR11, Gate-Zonen GR1 bis GR5 und Durchkontaktierungszonen VGR1 bis VGR6. Entsprechend umfasst die IC-Struktur 1300B MD-Segmente MD1 bis MD4, MD8, MD9 und MD11, Gate-Strukturen G1 bis G5 und Durchkontaktierungsstrukturen VG1 bis VG6.
  • Jede der MD-Zonen DR1, DR2 und DR4 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1, MD2 und MD4 über einem aktiven Bereich AA1 liegen, die MD-Zone DR3 überlappt aktive Zonen AR1 und AR2, so dass das MD-Segment MD3 über aktiven Bereichen AA1 und AA2 liegt, und jede der MD-Zonen DR8, DR9 und DR11 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8, MD9 und MD11 über einem aktiven Bereich AA2 liegen. Die Gate-Zone GR3 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Poly-Zone bezeichnet wird, zwischen den Metall-Null-Zonen ZR2 und ZR3, so dass die Gate-Struktur G3 eine nicht-leitfähige Diskontinuität zwischen den Metall-Null-Segmenten M02 und M03 umfasst. Die Gate-Zone GR4 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Poly-Zone bezeichnet wird, zwischen den Metall-Null-Zonen ZR3 und ZR4, so dass die Gate-Struktur G4 eine nicht-leitfähige Diskontinuität zwischen den Metall-Null-Segmenten M03 und M04 umfasst.
  • Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M03 verbindet, die Durchkontaktierungszone VGR4 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M03 verbindet, die Durchkontaktierungszone VGR5 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG5 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M04 verbindet, und die Durchkontaktierungszone VGR6 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG6 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M04 verbindet.
  • Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 1300B, die auf dem IC-Layout-Diagramm 1300A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Durchkontaktierungsstruktur VG2, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur VG1, die Gate-Struktur G2, die Durchkontaktierungsstruktur VG5, das Metall-Null-Segment M04 und die Durchkontaktierungsstruktur VG6; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G4, die Durchkontaktierungsstruktur VG4, das Metall-Null-Segment Mo3, die Durchkontaktierungsstruktur VG3 und die Gate-Struktur G3; und einen Leitweg PC, umfassend das MD-Segment MD3 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird, und über dem Teil des aktiven Bereichs AA2 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird).
  • 14 ist ein Diagramm eines IC-Layout-Diagramms 1400A und einer IC-Struktur 1400B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 1400A umfasst MD-Zonen DR1 bis DR4, DR8, DR9 und DR11, Gate-Zonen GR1 bis GR5, eine Metall-Eins-Zone 1R1 und Durchkontaktierungszonen VGR1 bis VGR4, VoR1 und VoR2. Entsprechend umfasst die IC-Struktur 1400B MD-Segmente MD1 bis MD4, MD8, MD9 und MD11, Gate-Strukturen G1 bis G5, ein Metall-Eins-Segment M11 und Durchkontaktierungsstrukturen VG1 bis VG4 , V01 und V02.
  • Jede der MD-Zonen DR1, DR2 und DR4 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1, MD2 und MD4 über einem aktiven Bereich AA1 liegen, die MD-Zone DR3 überlappt aktive Zonen AR1 und AR2, so dass das MD-Segment MD3 über aktiven Bereichen AA1 und AA2 liegt, und jede der MD-Zonen DR8, DR9 und DR11 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8, MD9 und MD11 über einem aktiven Bereich AA2 liegen. Die Gate-Zone GR3 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Poly-Zone bezeichnet wird, zwischen den Metall-Null-Zonen ZR2 und ZR3, so dass die Gate-Struktur G3 eine nicht-leitfähige Diskontinuität zwischen den Metall-Null-Segmenten M02 und M03 umfasst. Die Gate-Zone GR4 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Poly-Zone bezeichnet wird, zwischen den Metall-Null-Zonen ZR3 und ZR4, so dass die Gate-Struktur G4 eine nicht-leitfähige Diskontinuität zwischen den Metall-Null-Segmenten M03 und M04 umfasst. Die Metall-Eins-Zone 1R1 schneidet jede der Metall-Null-Zonen ZR1 bis ZR4 zwischen den Gate-Zonen GR1 und GR2, so dass das Metall-Eins-Segment M11 über jedem der Metall-Null-Segmente M01 bis M04 zwischen den Gate-Strukturen G1 und G2 liegt.
  • Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M03 verbindet, die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M03 verbindet, und die Durchkontaktierungszone VGR4 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M04 verbindet. Die Durchkontaktierungszone VoR1 überlappt die Metall-Null-Zone ZR1 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur Vo1 das Metall-Null-Segment Mo1 elektrisch mit dem Metall-Eins-Segment M11 verbindet, und die Durchkontaktierungszone VoR2 überlappt die Metall-Null-Zone ZR4 und die Metall-Eins-Zone 1R1, so dass die Durchkontaktierungsstruktur V02 das Metall-Null-Segment M04 elektrisch mit dem Metall-Eins-Segment M11 verbindet.
  • Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 1400B, die auf dem IC-Layout-Diagramm 1400A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Durchkontaktierungsstruktur VG1, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur V01, das Metall-Eins-Segment M11, die Durchkontaktierungsstruktur V02, das Metall-Null-Segment M04 und die Durchkontaktierungsstruktur VG5; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G4, die Durchkontaktierungsstruktur VG3, das Metall-Null-Segment M03, die Durchkontaktierungsstruktur VG2 und die Gate-Struktur G3; und einen Leitweg PC, umfassend das MD-Segment MD3 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird, und über dem Teil des aktiven Bereichs AA2 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird).
  • 15 ist ein Diagramm eines IC-Layout-Diagramms 1500A und einer IC-Struktur 1500B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 1500A umfasst MD-Zonen DR1 bis DR4, DR8, DR10 und DR11, Gate-Zonen GR1 bis GR5 und Durchkontaktierungszonen VDR1, VDR2 und VGR1 bis VGR4. Entsprechend umfasst die IC-Struktur 1500B MD-Segmente MD1 bis MD4, MD8, MD10 und MD11, Gate-Strukturen G1 bis G5 und Durchkontaktierungsstrukturen VD1, VD2 und VG1 bis VG4.
  • Jede der MD-Zonen DR1, DR3 und DR4 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1, MD3 und MD4 über einem aktiven Bereich AA1 liegen, die MD-Zone DR2 überlappt aktive Zonen AR1 und AR2, so dass das MD-Segment MD2 über aktiven Bereichen AA1 und AA2 liegt, und jede der MD-Zonen DR8, DR10 und DR11 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8, MD10 und MD11 über einem aktiven Bereich AA2 liegen. Die MD-Zone DR3 überlappt die Metall-Null-Zone ZR2, so dass das Metall-Null-Segment M02 über dem MD-Segment MD3 liegt. Die Gate-Zone GR2 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Poly-Zone bezeichnet wird, zwischen den Metall-Null-Zonen ZR2 und ZR3, so dass die Gate-Struktur G2 eine nicht-leitfähige Diskontinuität zwischen den Metall-Null-Segmenten M02 und M03 umfasst.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR2 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD2 elektrisch mit dem Metall-Null-Segment M02 verbindet, und die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR3 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD3 elektrisch mit dem Metall-Null-Segment M02 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment Mo1 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M01 verbindet, die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M04 verbindet, und die Durchkontaktierungszone VGR4 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment Mo4 verbindet.
  • Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G4 , äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 1500B, die auf dem IC-Layout-Diagramm 1500A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Durchkontaktierungsstruktur VG1, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur VG2 und die Gate-Struktur G3; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G4, die Durchkontaktierungsstruktur VG4, das Metall-Null-Segment M04 und die Durchkontaktierungsstruktur VG3; und einen Leitweg PC, umfassend das MD-Segment MD2 (über einem Teil des aktiven Bereichs AA1 liegend, der im Transistor P1 enthalten ist, und über dem Teil des aktiven Bereichs AA2 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird), das MD-Segment MD3 (über einem Teil des aktiven Bereichs AA1 liegend, der im Transistor P2 enthalten ist), die Durchkontaktierungsstruktur VD2, das Metall-Null-Segment M02 und die Durchkontaktierungsstruktur VD1.
  • 16 ist ein Diagramm eines IC-Layout-Diagramms 1600A und einer IC-Struktur 1600B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 1600A umfasst MD-Zonen DR1 bis DR4, DR8, DR10 und DR11, Gate-Zonen GR1 bis GR5 und Durchkontaktierungszonen VDR1, VDR2 und VGR1 bis VGR4. Entsprechend umfasst die IC-Struktur 1600B MD-Segmente MD1 bis MD4, MD8, MD10 und MD11, Gate-Strukturen G1 bis G5 und Durchkontaktierungsstrukturen VD1, VD2 und VG1 bis VG4.
  • Jede der MD-Zonen DR1, DR3 und DR4 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1, MD3 und MD4 über einem aktiven Bereich AA1 liegen, die MD-Zone DR2 überlappt aktive Zonen AR1 und AR2, so dass das MD-Segment MD2 über aktiven Bereichen AA1 und AA2 liegt, und jede der MD-Zonen DR8, DR10 und DR11 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8, MD10 und MD11 über einem aktiven Bereich AA2 liegen. Die MD-Zone DR10 überlappt die Metall-Null-Zone ZR3, so dass das Metall-Null-Segment M03 über dem MD-Segment MD10 liegt. Die Gate-Zone GR2 umfasst eine Lücke, die in einigen Ausführungsformen als eine Cut-Poly-Zone bezeichnet wird, zwischen den Metall-Null-Zonen ZR2 und ZR3, so dass die Gate-Struktur G2 eine nicht-leitfähige Diskontinuität zwischen den Metall-Null-Segmenten M02 und M03 umfasst.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR2 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD2 elektrisch mit dem Metall-Null-Segment Mo3 verbindet, und die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR10 und die Metall-Null-Zone ZR3, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD10 elektrisch mit dem Metall-Null-Segment M03 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment Mo1 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment Mo1 verbindet, die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG3 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M04 verbindet, und die Durchkontaktierungszone VGR4 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment M04 verbindet.
  • Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone G3 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 1600B, die auf dem IC-Layout-Diagramm 1600A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Durchkontaktierungsstruktur VG1, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur VG2 und die Gate-Struktur G4; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G3, die Durchkontaktierungsstruktur VG4, das Metall-Null-Segment M04 und die Durchkontaktierungsstruktur VG3; und einen Leitweg PC, umfassend das MD-Segment MD2 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird, und über dem Teil des aktiven Bereichs AA2 liegend, der im Transistor N1 enthalten ist), das MD-Segment MD10 (über einem Teil des aktiven Bereichs AA2 liegend, der im Transistor N2 enthalten ist), die Durchkontaktierungsstruktur VD2, das Metall-Null-Segment M03 und die Durchkontaktierungsstruktur VD1.
  • 17 ist ein Diagramm eines IC-Layout-Diagramms 1700A und einer IC-Struktur 1700B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 1700A umfasst MD-Zonen DR1 bis DR4 und DR8 bis DR11, Gate-Zonen GR1 bis GR5 und Durchkontaktierungszonen VDR1, VDR2 und VGR1 bis VGR3. Entsprechend umfasst die IC-Struktur 1700B MD-Segmente MD1 bis MD4 und MD1 bis MD8, Gate-Strukturen G1 bis G5 und Durchkontaktierungsstrukturen VD1, VD2 und VG1 bis VG3.
  • Jede der MD-Zonen DR1 bis DR4 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1 bis MD4 über einem aktiven Bereich AA1 liegen, und jede der MD-Zonen DR8 bis DR11 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8 bis MD11 über einem aktiven Bereich AA2 liegen. Die MD-Zone DR2 überlappt die Metall-Null-Zone ZR2, so dass das Metall-Null-Segment M02 über dem MD-Segment MD2 liegt, und die MD-Zone DR10 überlappt die Metall-Null-Zonen ZR2 und ZR3, so dass die Metall-Null-Segmente M02 und M03 über dem MD-Segment MD10 liegen.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR2 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD2 elektrisch mit dem Metall-Null-Segment M02 verbindet, und die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR10 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD10 elektrisch mit dem Metall-Null-Segment M02 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment Mo1 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M04 verbindet, und die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment M04 verbindet.
  • Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone G3 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR4 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 1700B, die auf dem IC-Layout-Diagramm 1700A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Gate-Struktur G2, die Durchkontaktierungsstruktur VG2, das Metall-Null-Segment Mo4 und die Durchkontaktierungsstruktur VG3; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Gate-Struktur G3; und einen Leitweg PC, umfassend das MD-Segment MD2 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird), die Durchkontaktierungsstruktur VD1, das Metall-Null-Segment M02, die Durchkontaktierungsstruktur VD2 und das MD-Segment MD10 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird).
  • 18 ist ein Diagramm eines IC-Layout-Diagramms 1800A und einer IC-Struktur 1800B gemäß einigen Ausführungsformen. Das IC-Layout-Diagramm 1800A umfasst MD-Zonen DR1 bis DR4 und DR8 bis DR11, Gate-Zonen GR1 bis GR5 und Durchkontaktierungszonen VDR1, VDR2 und VGR1 bis VGR3. Entsprechend umfasst die IC-Struktur 1800B MD-Segmente MD1 bis MD4 und MD1 bis MD8, Gate-Strukturen G1 bis G5 und Durchkontaktierungsstrukturen VD1, VD2 und VG1 bis VG3.
  • Jede der MD-Zonen DR1 bis DR4 überlappt eine aktive Zone AR1, so dass die MD-Segmente MD1 bis MD4 über einem aktiven Bereich AA1 liegen, und jede der MD-Zonen DR8 bis DR11 überlappt eine aktive Zone AR2, so dass die MD-Segmente MD8 bis MD11 über einem aktiven Bereich AA2 liegen. Die MD-Zone DR3 überlappt die Metall-Null-Zone ZR2, so dass das Metall-Null-Segment M02 über dem MD-Segment MD3 liegt, und die MD-Zone DR9 überlappt die Metall-Null-Zonen ZR2 und ZR3, so dass die Metall-Null-Segmente M02 und M03 über dem MD-Segment MD9 liegen.
  • Die Durchkontaktierungszone VDR1 überlappt die MD-Zone DR9 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VD1 das MD-Segment MD9 elektrisch mit dem Metall-Null-Segment M02 verbindet, und die Durchkontaktierungszone VDR2 überlappt die MD-Zone DR3 und die Metall-Null-Zone ZR2, so dass die Durchkontaktierungsstruktur VD2 das MD-Segment MD3 elektrisch mit dem Metall-Null-Segment M02 verbindet. Die Durchkontaktierungszone VGR1 überlappt die Gate-Zone GR2 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG1 die Gate-Struktur G2 elektrisch mit dem Metall-Null-Segment Mo1 verbindet, die Durchkontaktierungszone VGR2 überlappt die Gate-Zone GR4 und die Metall-Null-Zone ZR1, so dass die Durchkontaktierungsstruktur VG2 die Gate-Struktur G4 elektrisch mit dem Metall-Null-Segment M01 verbindet, und die Durchkontaktierungszone VGR3 überlappt die Gate-Zone GR3 und die Metall-Null-Zone ZR4, so dass die Durchkontaktierungsstruktur VG4 die Gate-Struktur G3 elektrisch mit dem Metall-Null-Segment Mo4 verbindet.
  • Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR1 entspricht dem Transistor P1, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate A1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone G4 und der aktiven Zone AR1 entspricht dem Transistor P2, welcher einen Teil der Gate-Struktur G4, äquivalent zum Gate B1, und Teile des aktiven Bereichs AA1 umfasst, die unter der Gate-Struktur G4 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR2 und der aktiven Zone AR2 entspricht dem Transistor N1, welcher einen Teil der Gate-Struktur G2, äquivalent zum Gate B2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G2 und in Nachbarschaft dazu liegen. Der Schnittbereich der Gate-Zone GR3 und der aktiven Zone AR2 entspricht dem Transistor N2, welcher einen Teil der Gate-Struktur G3, äquivalent zum Gate A2, und Teile des aktiven Bereichs AA2 umfasst, die unter der Gate-Struktur G3 und in Nachbarschaft dazu liegen.
  • Die IC-Struktur 1800B, die auf dem IC-Layout-Diagramm 1800A basiert, umfasst dadurch einen Leitweg PA zwischen den Gates A1 und A2, umfassend die Gate-Struktur G3; einen Leitweg PB zwischen den Gates B1 und B2, umfassend die Durchkontaktierungsstruktur VG2, das Metall-Null-Segment M01, die Durchkontaktierungsstruktur VG1 und die Gate-Struktur G2; und einen Leitweg PC, umfassend das MD-Segment MD3 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren P1 und P2 gemeinsam genutzt wird), die Durchkontaktierungsstruktur VD2, das Metall-Null-Segment M02, die Durchkontaktierungsstruktur VD1 und das MD-Segment MD9 (über dem Teil des aktiven Bereichs AA1 liegend, der von den Transistoren N1 und N2 gemeinsam genutzt wird).
  • Wie durch die nicht-beschränkenden Beispiele veranschaulicht, die in 2 bis 18 dargestellt sind, umfasst das Transfer-Gate 100 einen Leitweg PA zwischen den Gates A1 und A2, einen Leitweg PB zwischen den Gates B1 und B2 und einen Leitweg PC zwischen Transistor-S/D-Anschlüssen, wobei mindestens einer der Leitwege ein Metallsegment senkrecht zu Metall-Null-Segmenten umfasst. Das Transfer-Gate 100 ist dadurch unter Verwendung von Metall-Null-Segmenten, die insgesamt vier Metall-Null-Bahnen entsprechen, so eingerichtet, dass die verschiedenen Ausführungsformen niedrigere Profile aufweisen als bei Ansätzen, die auf mehr als vier Metall-Null-Bahnen basieren, und in Schaltungs-Layouts eingebaut werden können, die auf Zellenhöhen basieren, die vier Metall-Null-Bahnen entsprechen.
  • 19 ist ein Ablaufplan eines Verfahrens 1900 zum Herstellen eines Transfer-Gate gemäß einigen Ausführungsformen. Das Verfahren 1900 kann so durchgeführt werden, dass beliebige der IC-Strukturen 200B bis 1800B gebildet werden, die oben in Bezug auf 2 bis 18 beschrieben werden.
  • Die Reihenfolge, in der die Operationen des Verfahrens 1900 in 19 dargestellt sind, dient lediglich der Veranschaulichung; die Operationen des Verfahrens 1900 können gleichzeitig und/oder in Reihenfolgen durchgeführt werden, die sich von den in 19 dargestellten unterscheiden. In einigen Ausführungsformen werden vor, zwischen, während und/oder nach den in 19 dargestellten Operationen zusätzliche Operationen zu den in 19 dargestellten durchgeführt.
  • In einigen Ausführungsformen sind eine oder mehrere Operationen des Verfahrens 1900 eine Untergruppe von Operationen eines Verfahrens zum Bilden eines IC-Bauelements. In einigen Ausführungsformen eine oder mehrere Operationen des Verfahrens 1900 eine Untergruppe von Operationen eines IC-Herstellungsablaufs, z.B. eines IC-Herstellungsablaufs, der nachstehend in Bezug auf ein Herstellungssystem 2200 und 22 beschrieben wird.
  • Bei der Operation 1910 werden ein erster und zweiter aktiver Bereich mit einem ersten und zweiten Metall-Null-Segment überlagert, wobei die Metall-Null-Segmente einen Offset auf der Basis des Dreifachen eines Metall-Null-Bahnmittenabstandes aufweisen. In einigen Ausführungsformen umfasst das Überlagern des ersten und zweiten aktiven Bereichs mit dem ersten und zweiten Metall-Null-Segment Bilden von mindestens vier Metall-Null-Segmenten mit insgesamt zwei Metall-Null-Segmenten zwischen den ersten und zweiten Metall-Null-Segmenten. Jedes Metall-Null-Segment der vier Metall-Null-Segmente ist von einem oder zwei benachbarten Metallsegmenten um einen Offset versetzt, der dem Metall-Null-Bahnmittenabstand entspricht, wobei das erste und zweite Metall-Null-Segment dadurch um einen Abstand voneinander versetzt sind, der gleich dem Dreifachen des Offsetes ist.
  • Das Überlagern des ersten aktiven Bereichs umfasst Überlagern eines ersten und zweiten PMOS-Transistors des Transfer-Gate, die in dem ersten aktiven Bereich positioniert sind, und das Überlagern des zweiten aktiven Bereichs umfasst Überlagern eines ersten und zweiten NMOS-Transistors des Transfer-Gate, die in dem zweiten aktiven Bereich positioniert sind.
  • In verschiedenen Ausführungsformen umfasst das Überlagern des ersten und zweiten aktiven Bereichs mit dem ersten und zweiten Metall-Null-Segment Überlagern des aktiven Bereichs AA1 mit dem Metall-Null-Segment Mo1 und des aktiven Bereichs AA2 mit dem Metall-Null-Segment M04, wie oben in Bezug auf 2 bis 18 beschrieben. In einigen Ausführungsformen umfasst das Bilden von mindestens vier Metall-Null-Segmenten Durchführen einer oder mehrerer Herstellungsoperationen gemäß dem Bilden der Metall-Null-Segmente M01 bis M04, wie oben in Bezug auf 2 bis 18 beschrieben.
  • Bei der Operation 1920 werden drei Leitwege gebildet, um den ersten und zweiten PMOS-Transistor in dem ersten aktiven Bereich und den ersten und zweiten NMOS-Transistor in dem zweiten aktiven Bereich als ein Transfer-Gate zu konfigurieren. Mindestens einer der Leitwege umfasst ein leitfähiges Segment senkrecht zu den Metall-Null-Segmenten.
  • Das Bilden des ersten Leitwegs umfasst Bilden eines Leitwegs zwischen einer Gate-Struktur des ersten PMOS-Transistors und einer Gate-Struktur des zweiten NMOS-Transistors; das Bilden des zweiten Leitwegs umfasst Bilden eines Leitwegs zwischen einer Gate-Struktur des zweiten PMOS-Transistors und einer Gate-Struktur des ersten NMOS-Transistors; und das Bilden des dritten Leitwegs umfasst Bilden eines Leitwegs zwischen einem oder mehreren Teilen des ersten aktiven Bereichs, die in dem ersten und/oder dem zweiten PMOS-Transistor enthalten sind, und einem oder mehreren Teilen des zweiten aktiven Bereichs, die in dem ersten und/oder dem zweiten NMOS-Transistor enthalten sind, wodurch ein S/D-Anschluss jedes des ersten und zweiten PMOS-Transistors und des ersten und zweiten NMOS-Transistors miteinander verbunden werden.
  • In verschiedenen Ausführungsformen umfasst das Bilden des dritten Leitwegs eines oder mehreres aus Bilden einer elektrischen Verbindung mit einem einzelnen Teil des ersten aktiven Bereichs, der von dem ersten und zweiten PMOS-Transistor gemeinsam genutzt wird, Bilden separater elektrischer Verbindungen mit separaten Teilen des ersten aktiven Bereichs, die in dem ersten und zweiten PMOS-Transistor enthalten sind, Bilden einer elektrischen Verbindung mit einem einzelnen Teil des zweiten aktiven Bereichs, der von dem ersten und zweiten NMOS-Transistor gemeinsam genutzt wird, oder Bilden separater elektrischer Verbindungen mit separaten Teilen des zweiten aktiven Bereichs, die in dem ersten und zweiten NMOS-Transistor enthalten sind.
  • Das Bilden der Leitwege, z.B. der drei Leitwege, umfasst Durchführen einer oder mehrerer Herstellungsoperationen gemäß dem Bilden eines oder mehrerer leitfähiger Segmente in einer oder mehreren Schichten des Herstellungsverfahrens. In verschiedenen Ausführungsformen umfasst das Bilden der drei Leitwege eines oder mehreres aus Bilden eines oder mehrerer MD-Segmente, einer oder mehrerer Gate-Strukturen und/oder einer oder mehrerer Durchkontaktierungsstrukturen vor dem Durchführen eines Teils der Operation 1910 oder der gesamten Operation 1910, Bilden eines oder mehrerer Metall-Null-Segmente als Teil oder gleichzeitig mit der Durchführung eines Teils der Operation 1910 oder der gesamten Operation 1910 oder Bilden eines oder mehrerer Metall-Eins-Segmente, eines oder mehrerer Metall-Zwei-Segmente und/oder einer oder mehrerer Durchkontaktierungsstrukturen nach dem Durchführen eines Teils der Operation 1910 oder der gesamten Operation 1910.
  • In einigen Ausführungsformen umfasst das Bilden der drei Leitwege Bilden der Leitwege PA, PB und PC, die oben in Bezug auf das Transfer-Gate 100, die IC-Strukturen 200B bis 1800B und 1 bis 18 beschrieben sind.
  • Bei der Operation 1930 werden in einigen Ausführungsformen ein oder mehrere zusätzliche Leitwege gebildet. Das Bilden des einen oder der mehreren zusätzlichen Leitwege umfasst Bilden einer oder mehrerer elektrischer Verbindungen mit einer oder mehreren Gate- oder S/D-Strukturen des ersten oder des zweiten PMOS-Transistors oder des ersten oder des zweiten NMOS-Transistors, wodurch ein oder mehrere Leitwege innerhalb des Transfer-Gate und/oder zwischen dem Transfer-Gate und einem oder mehreren IC-Bauelementen außerhalb des Transfer-Gate bereitgestellt werden. In einigen Ausführungsformen umfasst das Bilden des einen oder der mehreren Leitwege Bilden einer oder mehrerer elektrischer Verbindungen, die oben in Bezug auf das Transfer-Gate 100 beschrieben sind.
  • Das Bilden des einen oder der mehreren Leitwege umfasst Durchführen einer oder mehrerer Herstellungsoperationen auf die Weise, wie oben in Bezug auf die Operation 1920 beschrieben.
  • Die Operationen des Verfahrens 1900 sind anwendbar, um eine IC-Struktur zu bilden, welche mindestens einen Leitweg umfasst, der ein leitfähiges Element senkrecht zu insgesamt vier Metall-Null-Segmenten umfasst, zwei aktive Bereiche überspannend, und dadurch so konfiguriert ist, dass sie die Eigenschaften und Vorteile aufweist, die oben in Bezug auf die IC-Strukturen 200B bis 1800B beschrieben sind.
  • 20 ist ein Ablaufplan eines Verfahrens 2000 zum Betreiben eines IC-Herstellungssystems gemäß einigen Ausführungsformen. In einigen Ausführungsformen umfasst das Betreiben des IC-Herstellungssystems Erzeugen eines IC-Layout-Diagramms, z.B. eines der IC-Layout-Diagramme 200A bis 1800A, welches einer IC-Struktur entspricht, z.B. einer der IC-Strukturen 200B bis 1800B, die oben in Bezug auf 1 bis 18 beschrieben sind, hergestellt auf der Grundlage des erzeugten IC-Layout-Diagramms. In einigen Ausführungsformen ist das Betreiben des IC-Herstellungssystems Teil des Betreibens eines IC-Herstellungssystems als Teil der Herstellung eines IC-Bauelements, z.B. einer Speicherschaltung, eines Logik-Bauelements, eines Verarbeitungs-Bauelements, einer Signalverarbeitungsschaltung oder dergleichen.
  • In einigen Ausführungsformen wird ein Teil des Verfahrens 2000 oder das gesamte Verfahren 2000 von einem Prozessor eines Computers durchgeführt. In einigen Ausführungsformen wird ein Teil des Verfahrens 2000 oder das gesamte Verfahren 2000 von einem Prozessor 2102 eines EDA-Systems 2000 durchgeführt, wie nachstehend in Bezug auf 21 beschrieben.
  • Einige oder alle der Operationen des Verfahrens 2000 können als Teil eines Design-Verfahrens durchgeführt werden, das in einem Design-Haus durchgeführt wird, z.B. im Design-Haus 2220, das nachstehend in Bezug auf 22 beschrieben wird.
  • In einigen Ausführungsformen werden die Operationen des Verfahrens 2000 in der Reihenfolge durchgeführt, die in 20 dargestellt ist. In einigen Ausführungsformen werden die Operationen des Verfahrens 2000 gleichzeitig und/oder in einer anderen Reihenfolge als der in 20 dargestellten Reihenfolge durchgeführt. In einigen Ausführungsformen werden eine oder mehrere Operationen vor, zwischen, während und/oder nach der Durchführung einer oder mehrerer Operationen des Verfahrens 2000 durchgeführt.
  • Bei der Operation 2010 werden in einigen Ausführungsformen eine erste und zweite Metall-Null-Zone entlang Bahnen ausgerichtet, getrennt durch das Dreifache eines Metall-Null-Bahnmittenabstands. In einigen Ausführungsformen umfasst das Ausrichten der ersten und zweiten Metall-Null-Zone entlang Bahnen, getrennt durch das Dreifache eines Metall-Null-Bahnmittenabstands, Ausrichten der Metall-Null-Zonen ZR1 und ZR4 entlang entsprechenden Bahnen T1 und T4, getrennt durch das Dreifache des Metall-Null-Bahnmittenabstands ZP, wie oben in Bezug auf 2 bis 18 beschrieben.
  • In einigen Ausführungsformen umfasst das Ausrichten der ersten und zweiten Metall-Null-Zone Ausrichten erster bis vierter Metall-Null-Zonen entlang aufeinander folgender erster bis vierter Bahnen, welche einen Metall-Null-Bahnmittenabstand aufweisen. In einigen Ausführungsformen umfasst das Ausrichten erster bis vierter Metall-Null-Zonen entlang aufeinander folgender erster bis vierter Bahnen Ausrichten der Metall-Null-Zonen ZR1 und ZR4 entlang Bahnen T1 und T4, welche einen Metall-Null-Bahnmittenabstand ZP aufweisen, wie oben in Bezug auf 2 bis 18 beschrieben.
  • Bei der Operation 2020 wird eine erste aktive Zone mit der ersten Metall-Null-Zone überlappt, wobei die erste aktive Zone einen ersten und einen zweiten PMOS-Transistor und einen ersten Teil umfasst, der in einem der PMOS-Transistoren enthalten ist. Das Überlappen der ersten aktiven Zone mit der ersten Metall-Null-Zone umfasst, dass die erste aktive Zone und die erste Metall-Null-Zone Orientierungen in eine gleiche Orientierungsrichtung aufweisen. In einigen Ausführungsformen ist die Orientierungsrichtung die X-Richtung, die oben in Bezug auf 2 bis 18 beschrieben ist.
  • In verschiedenen Ausführungsformen umfasst das Überlappen der ersten aktiven Zone mit der ersten Metall-Null-Zone Ausrichten einer oder mehrerer Grenzen der ersten aktiven Zone und der ersten Metall-Zone entlang einer Richtung senkrecht zu der Orientierungsrichtung oder Überlappen der ersten aktiven Zone mit der ersten Metall-Null-Zone ohne Ausrichten einer Grenze entlang der senkrechten Richtung.
  • In verschiedenen Ausführungsformen umfasst das Überlappen des ersten Teils, der in einem der PMOS-Transistoren enthalten ist, Überlappen eines einzelnen Teils der ersten aktiven Zone, der von dem ersten und zweiten PMOS-Transistor gemeinsam genutzt wird, oder separates Überlappen separater erster und zweiter Teile der ersten aktiven Zone, die in dem ersten und zweiten PMOS-Transistor enthalten sind.
  • In einigen Ausführungsformen umfasst das Überlappen der ersten aktiven Zone mit der ersten Metall-Null-Zone Überlappen der aktiven Zone AR1 mit der Metall-Null-Zone ZR1, die oben in Bezug auf 2 bis 18 beschrieben ist.
  • In einigen Ausführungsformen wird das Überlappen der ersten aktiven Zone mit der ersten Metall-Null-Zone zusammen mit der nachstehend beschriebenen Operation 2030 als Teil des Überspannens der Zone durchgeführt, die die erste und zweite aktive Zone umfasst, wie oben in Bezug auf die Metall-Null-Zonen ZR1 bis ZR4 und 2 bis 18 beschrieben.
  • Bei der Operation 2030 wird eine zweite aktive Zone mit der zweiten Metall-Null-Zone überlappt, wobei die zweite aktive Zone einen ersten und einen zweiten NMOS-Transistor und einen zweiten Teil umfasst, der in einem der NMOS-Transistoren enthalten ist. Das Überlappen der zweiten aktiven Zone mit der zweiten Metall-Null-Zone umfasst, dass die zweite aktive Zone und die zweite Metall-Null-Zone Orientierungen in der Orientierungsrichtung aufweisen.
  • In verschiedenen Ausführungsformen umfasst das Überlappen der zweiten aktiven Zone mit der zweiten Metall-Null-Zone Ausrichten einer oder mehrerer Grenzen der zweiten aktiven Zone und der zweiten Metall-Zone entlang der senkrechten Richtung oder Überlappen der zweiten aktiven Zone mit der zweiten Metall-Null-Zone ohne Ausrichten einer Grenze entlang der senkrechten Richtung.
  • In verschiedenen Ausführungsformen umfasst das Überlappen des zweiten Teils, der in einem der NMOS-Transistoren enthalten ist, Überlappen eines einzelnen Teils der zweiten aktiven Zone, der von dem ersten und zweiten NMOS-Transistor gemeinsam genutzt wird, oder separates Überlappen separater erster und zweiter Teile der zweiten aktiven Zone, die in dem ersten und zweiten NMOS-Transistor enthalten sind.
  • In einigen Ausführungsformen umfasst das Überlappen der zweiten aktiven Zone mit der zweiten Metall-Null-Zone Überlappen der aktiven Zone AR2 mit der Metall-Null-Zone ZR4, die oben in Bezug auf 2 bis 18 beschrieben ist.
  • In einigen Ausführungsformen wird das Überlappen der zweiten aktiven Zone mit der zweiten Metall-Null-Zone zusammen mit der oben beschriebenen Operation 2020 als Teil des Überspannens der Zone durchgeführt, die die erste und zweite aktive Zone umfasst, wie oben in Bezug auf die Metall-Null-Zonen ZR1 bis ZR4 und 2 bis 18 beschrieben.
  • Bei der Operation 2040 wird der erste Teil mit einer ersten leitfähigen Zone senkrecht zu der ersten und zweiten Metall-Null-Zone überlappt und der zweite Teil wird mit einer zweiten leitfähigen Zone senkrecht zu der ersten und zweiten Metall-Null-Zone überlappt. Das Überlappen des ersten und zweiten Teils ist Teil des Anordnens einer oder mehrerer leitfähiger Zonen entsprechend einem Leitweg in dem Transfer-Gate, welcher den ersten Teil des ersten aktiven Bereichs und den zweiten Teil des zweiten aktiven Bereichs umfasst.
  • In verschiedenen Ausführungsformen umfasst das Überlappen des ersten Teils Überlappen eines einzelnen Teils der ersten aktiven Zone, der von dem ersten und zweiten PMOS-Transistor gemeinsam genutzt wird, oder separates Überlappen separater erster und zweiter Teile der ersten aktiven Zone, die in dem ersten und zweiten PMOS-Transistor enthalten sind, und das Überlappen des zweiten Teils umfasst Überlappen eines einzelnen Teils der zweiten aktiven Zone, der von dem ersten und zweiten NMOS-Transistor gemeinsam genutzt wird, oder separates Überlappen separater erster und zweiter Teile der zweiten aktiven Zone, die in dem ersten und zweiten NMOS-Transistor enthalten sind.
  • In einigen Ausführungsformen ist das Anordnen der einen oder der mehreren leitfähigen Zonen entsprechend einem Leitweg Teil des Anordnens einer oder mehrerer leitfähiger Zonen entsprechend dreier Leitwege. In einigen Ausführungsformen umfasst das Anordnen der einen oder der mehreren leitfähigen Zonen entsprechend dreier Leitwege Anordnen einer oder mehrerer leitfähiger Zonen entsprechend den Leitwegen PA, PB und PC, die oben in Bezug auf 1 bis 18 beschrieben sind.
  • In einigen Ausführungsformen umfasst das Überlappen des ersten Teils mit der ersten leitfähigen Zone und/oder das Überlappen des zweiten Teils mit der zweiten leitfähigen Zone Definieren einer MD-Zone. In einigen Ausführungsformen umfasst das Definieren einer MD-Zone Definieren einer oder mehrerer MD-Zonen MD1 bis MD4, die oben in Bezug auf 2 bis 18 beschrieben sind.
  • In einigen Ausführungsformen umfasst das Überlappen des ersten Teils mit der ersten leitfähigen Zone und/oder das Überlappen des zweiten Teils mit der zweiten leitfähigen Zone Definieren einer Zone einer Metall-Eins-Schicht eines Herstellungsverfahrens. In einigen Ausführungsformen umfasst das Definieren der Zone der Metall-Eins-Schicht Definieren der Metall-Eins-Zonen 1R1 und/oder 1R2, die oben in Bezug auf 2 bis 18 beschrieben sind.
  • In einigen Ausführungsformen umfassen das Überlappen des ersten Teils mit der ersten leitfähigen Zone und das Überlappen des zweiten Teils mit der zweiten leitfähigen Zone Überlappen des ersten und zweiten Teils mit einer gleichen leitfähigen Zone. In einigen Ausführungsformen umfasst das Überlappen des ersten und zweiten Teils mit der gleichen leitfähigen Zone Überlappen des ersten und zweiten Teils mit einer der MD-Zonen MD1 bis MD14 oder einer der Metall-Eins-Zonen 1R1 oder 1R2, die oben in Bezug auf 2 bis 18 beschrieben sind.
  • In einigen Ausführungsformen umfasst das Überlappen des ersten Teils mit der ersten leitfähigen Zone und/oder das Überlappen des zweiten Teils mit der zweiten leitfähigen Zone Überlappen von mindestens zwei der ersten bis vierten Metall-Null-Zone mit der ersten oder der zweiten leitfähigen Zone. In einigen Ausführungsformen umfasst das Überlappen von mindestens zwei der ersten bis vierten Metall-Null-Zone Überlappen von mindestens zwei der Metall-Null-Zonen ZR1 bis ZR4, die oben in Bezug auf 2 bis 18 beschrieben sind.
  • In einigen Ausführungsformen umfassen das Überlappen des ersten Teils mit der ersten leitfähigen Zone und das Überlappen des zweiten Teils mit der zweiten leitfähigen Zone Überlappen jeder der ersten bis vierten Metall-Null-Zone mit der gleichen leitfähigen Zone. In einigen Ausführungsformen umfasst das Überlappen jeder der ersten bis vierten Metall-Null-Zone Überlappen jeder der Metall-Null-Zonen ZR1 bis ZR4, die oben in Bezug auf 2 bis 18 beschrieben sind.
  • In einigen Ausführungsformen umfassen das Überlappen des ersten Teils mit der ersten leitfähigen Zone und das Überlappen des zweiten Teils mit der zweiten leitfähigen Zone Überlappen jeder der ersten und zweiten aktiven Zone mit der gleichen leitfähigen Zone. In einigen Ausführungsformen umfasst das Überlappen jeder der ersten und zweiten aktiven Zone Überlappen jeder der aktiven Zonen AR1 und AR2, die oben in Bezug auf 2 bis 18 beschrieben sind.
  • Bei der Operation 2050 wird in einigen Ausführungsformen das IC-Layout-Diagramm in einer Speichervorrichtung gespeichert. In verschiedenen Ausführungsformen umfasst das Speichern des IC-Layout-Diagramms in der Speichervorrichtung Speichern des IC-Layout-Diagramms in einem nicht-flüchtigen computerlesbaren Speicher oder einer Zellenbibliothek, z.B. einer Datenbank, und/oder es umfasst Speichern des IC-Layout-Diagramms über ein Netzwerk. In einigen Ausführungsformen umfasst das Speichern des IC-Layout-Diagramms in der Speichervorrichtung Speichern des IC-Layout-Diagramms über das Netzwerk 2114 des EDA-Systems 2100, wie nachstehend in Bezug auf 21 beschrieben.
  • Bei der Operation 2060 wird in einigen Ausführungsformen mindestens eine aus einer oder mehreren Halbleitermasken oder mindestens eine Komponente in einer Schicht einer Halbleiter-IC auf der Grundlage des IC-Layout-Diagramms hergestellt. Die Herstellung einer oder mehrerer Halbleitermasken oder mindestens einer Komponente in einer Schicht einer Halbleiter-IC wird nachstehend in Bezug auf 22 beschrieben.
  • Bei der Operation 2070 werden in einigen Ausführungsformen eine oder mehrere Herstellungsoperationen auf der Grundlage des IC-Layout-Diagramms durchgeführt. In einigen Ausführungsformen umfasst das Durchführen einer oder mehrerer Herstellungsoperationen Durchführen einer oder mehrerer lithographischer Bestrahlungen auf der Grundlage des IC-Layout-Diagramms. Das Durchführen einer oder mehrerer Herstellungsoperationen, z.B. einer oder mehrerer lithographischer Bestrahlungen, auf der Grundlage des IC-Layout-Diagramms wird nachstehend in Bezug auf 22 beschrieben.
  • Durch Ausführen einiger oder aller der Operationen des Verfahrens 2000 wird ein IC-Layout-Diagramm, z.B. eines der IC-Layout-Diagramme 200A bis 1800A, erzeugt, wobei ein Transfer-Gate eine leitfähige Zone senkrecht zu insgesamt vier Metall-Null-Zonen umfasst, zwei aktive Zonen überspannend, und dadurch so konfiguriert ist, dass es die Vorteile bietet, die oben in Bezug auf die IC-Layout-Diagramme 200A bis 1800A beschrieben sind.
  • 21 ist ein Blockdiagramm eines Systems einer elektronischen Design-Automation (EDA) 2100 gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen umfasst das EDA-System 2100 ein APR-System. Hierin beschriebene Verfahren zum Design von Layout-Diagrammen, welche gemäß einer oder mehreren Ausführungsformen Drahtführungsanordnungen repräsentieren, sind gemäß einigen Ausführungsformen beispielsweise unter Verwendung des EDA-Systems 2100 anwendbar.
  • In einigen Ausführungsformen ist das EDA-System 2100 eine allgemeine Computervorrichtung, welche einen Prozessor 2102 und ein nicht-flüchtiges computerlesbares Speichermedium 2104 umfasst. Das computerlesbare Speichermedium 2104 ist unter anderem mit Computer-Programm-Code 2106, d.h. einem Satz ausführbarer Befehle, codiert, d.h. es speichert diesen. Die Ausführung der Befehle 2106 durch den Prozessor 2102 repräsentiert (zumindest teilweise) ein EDA-Werkzeug, welches einen Teil z.B. des Verfahrens 2000 oder das gesamte Verfahren 2000 realisiert, das oben in Bezug auf 20 beschrieben ist (hierin im Folgenden die angegebenen Prozesse und/oder Verfahren).
  • Der Prozessor 2102 ist über einen Bus 2108 elektrisch mit dem computerlesbaren Speichermedium 2104 verbunden. Der Prozessor 2102 ist außerdem durch den Bus 2108 elektrisch mit einer I/O-Schnittstelle 2110 verbunden. Eine Netzwerk-Schnittstelle 2112 ist ebenfalls über den Bus 2108 mit dem Prozessor 2102 verbunden. Die Netzwerk-Schnittstelle 2112 ist mit einem Netzwerk 2114 verbunden, so dass der Prozessor 2102 und das computerlesbare Speichermedium 2104 über das Netzwerk 2114 mit externen Elementen verbunden werden können. Der Prozessor 2102 ist dafür konfiguriert, Computer-Programm-Code 2106 auszuführen, der im computerlesbaren Speichermedium 2104 gespeichert ist, um zu bewirken, dass das System 2100 zur Durchführung eines Teils der oder der gesamten angegebenen Prozesse und/oder Verfahren anwendbar ist. In einer oder mehreren Ausführungsformen ist der Prozessor 2102 eine Zentralprozessoreinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einer oder mehreren Ausführungsformen ist das computerlesbare Speichermedium 2104 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder ein Halbleiter-System (oder -Vorrichtung oder -Bauelement). Beispielsweise umfasst das computerlesbare Speichermedium 2104 einen Halbleiter- oder Festkörper-Speicher, ein Magnetband, eine entnehmbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Nur-Lese-Speicher (ROM), eine starre Magnetplatte und/oder eine optische Platte. In einer oder mehreren Ausführungsformen unter Verwendung von optischen Platten umfasst das computerlesbare Speichermedium 2104 eine Compact Disk-Read Only Memory (CD-ROM), eine Compact Disk-Read/Write (CD-R/W) und/oder eine Digital Video Disk (DVD).
  • In einer oder mehreren Ausführungsformen speichert das computerlesbare Speichermedium 2104 Computer-Programm-Code 2106, der dafür konfiguriert ist, zu bewirken, dass das System 2100 (wo eine solche Ausführung (zumindest teilweise) das EDA-Werkzeug repräsentiert) zur Durchführung eines Teils der oder aller angegebenen Prozesse und/oder Verfahren anwendbar ist. In einer oder mehreren Ausführungsformen speichert das computerlesbare Speichermedium 2104 außerdem Informationen, welche die Durchführung eines Teils der oder aller angegebenen Prozesse und/oder Verfahren ermöglichen. In einer oder mehreren Ausführungsformen speichert das computerlesbare Speichermedium 2104 eine Bibliothek 2107 von Standardzellen, umfassend Transfer-Gate-IC-Layout-Diagramme, wie hierin offenbart, z.B. eines oder mehrere der IC-Layout-Diagramme 200A bis 1800A, die oben in Bezug auf 2 bis 18 beschrieben sind.
  • Das EDA-System 2100 umfasst die I/O-Schnittstelle 2110. Die I/O-Schnittstelle 2110 ist mit externen Schaltungen verbunden. In einer oder mehreren Ausführungsformen umfasst die I/O-Schnittstelle 2110 eine Tastatur, ein Tastenfeld, eine Maus, einen Trackball, ein Trackpad, einen Touchscreen und/oder Cursor-Steuerungstasten zum Übermitteln von Informationen und Befehlen an den Prozessor 2102.
  • Das EDA-System 2100 umfasst außerdem die Netzwerk-Schnittstelle 2112, die mit dem Prozessor 2102 verbunden ist. Die Netzwerk-Schnittstelle 2112 ermöglicht dem System 2100, mit einem Netzwerk 2114 zu kommunizieren, mit welchem ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerk-Schnittstelle 2112 umfasst drahtlose Netzwerk-Schnittstellen wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder drahtgebundene Netzwerk-Schnittstellen wie ETHERNET, USB oder IEEE-1364. In einer oder mehreren Ausführungsformen wird/werden ein Teil der oder alle angegebenen Prozesse und/oder Verfahren in zwei oder mehr Systemen 2100 realisiert.
  • Das System 2100 ist dafür konfiguriert, durch die I/O-Schnittstelle 2110 Informationen zu empfangen. Die durch die I/O-Schnittstelle 2110 empfangenen Informationen umfassen eines oder mehreres aus Befehlen, Daten, Entwurfsregeln, Bibliotheken von Standardzellen und/oder andere Parameter zur Verarbeitung durch den Prozessor 2102. Die Informationen werden über den Bus 2108 zu dem Prozessor 2102 übertragen. Das EDA-System 2100 ist dafür konfiguriert, durch die I/O-Schnittstelle 2110 Informationen zu empfangen, die auf eine UI bezogen sind. Die Informationen werden als Benutzerschnittstelle (User Interface, UI) 2142 im computerlesbaren Speichermedium 2104 gespeichert.
  • In einigen Ausführungsformen wird/werden ein Teil der oder alle angegebenen Prozesse und/oder Verfahren als selbständige Software-Anwendung zur Ausführung durch einen Prozessor realisiert. In einigen Ausführungsformen wird/werden ein Teil der oder alle angegebenen Prozesse und/oder Verfahren als eine Software-Anwendung realisiert, die ein Teil einer zusätzlichen Software-Anwendung ist. In einigen Ausführungsformen wird/werden ein Teil der oder alle angegebenen Prozesse und/oder Verfahren als ein Plug-in zu einer Software-Anwendung realisiert. In einigen Ausführungsformen wird/werden ein Teil der oder alle angegebenen Prozesse und/oder Verfahren als eine Software-Anwendung realisiert, die ein Teil eines EDA-Werkzeugs ist. In einigen Ausführungsformen wird/werden ein Teil der oder alle angegebenen Prozesse und/oder Verfahren als eine Software-Anwendung realisiert, die vom EDA-System 2100 verwendet wird. In einigen Ausführungsformen wird ein Layout-Diagramm, welches Standardzellen umfasst, unter Verwendung eines Werkzeugs wie VIRTUOSO®, erhältlich von CADENCE DESIGN SYSTEMS, Inc., oder eines anderen geeigneten Layout-Erzeugungswerkzeugs erzeugt.
  • In einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms realisiert, das in einem nicht-flüchtigen computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele eines nicht-flüchtigen computerlesbaren Aufzeichnungsmediums umfassen, ohne darauf beschränkt zu sein, eine externe/entnehmbare und/oder interne/eingebaute Speichereinheit, z.B. eines oder mehreres aus einer optischen Platte, z.B. einer DVD, einer magnetischen Platte, z.B. einer Festplatte, einem Halbleiterspeicher, z.B. einem ROM, einem RAM, einer Speicher-Karte und dergleichen.
  • 22 ist ein Blockdiagramm eines IC-Herstellungssystems 2200 und eines damit verbundenen IC-Herstellungsablaufs gemäß einigen Ausführungsformen. In einigen Ausführungsformen wird, basierend auf einem Layout-Diagramm, unter Anwendung des Herstellungssystems 2000 mindestens eines aus (A) einer oder mehreren Halbleitermasken oder (B) mindestens einer Komponente in einer Schicht einer Halbleiter-IC hergestellt.
  • In 22 umfasst das IC-Herstellungssystem 2200 Einheiten, wie z.B. ein Design-Haus 2220, ein Maskenhaus 2230 und einen IC-Hersteller/Fabrikanten („Fab“) 2250, welche bei den Design-, Entwicklungs- und Herstellungs-Zyklen und/oder Diensten, die auf die Herstellung des IC-Bauelements 2260 bezogen sind, miteinander interagieren. Die Einheiten im System 2200 sind durch ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In einigen Ausführungsformen handelt es sich bei dem Kommunikationsnetzwerk um eine Vielfalt von verschiedenen Netzwerken, wie z.B. ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst drahtgebundene und/oder drahtlose Kommunikationskanäle. Jede Einheit interagiert mit einer oder mehreren der anderen Einheiten und stellt einer oder mehreren der anderen Einheiten Dienste bereit und/oder empfängt Dienste von diesen. In einigen Ausführungsformen besitzt eine einzige größere Firma zwei oder mehr aus dem Design-Haus 2220, dem Maskenhaus 2230 und dem IC-Fab 2250. In einigen Ausführungsformen liegen zwei oder mehr aus dem Design-Haus 2220, dem Maskenhaus 2230 und dem IC-Fab 2250 zusammen in einer gemeinsamen Anlage vor und verwendet gemeinsame Ressourcen.
  • Das Design-House (oder Design-Team) 2220 erzeugt ein IC-Design-Layout-Diagramm 2222. Das IC-Design-Layout-Diagramm 2222 umfasst vier verschiedene geometrische Strukturen, z.B. eines oder mehrere der IC-Layout-Diagramme 200A bis 1800A, die oben in Bezug auf 2 bis 18 beschrieben sind, designt für ein IC-Bauelement 2260, z.B. ein IC-Bauelement, das eine oder mehrere der IC-Strukturen 200A bis 1800A umfasst, die oben in Bezug auf 2 bis 18 beschrieben sind. Die geometrischen Strukturen entsprechen Strukturen aus Metall, Oxid oder Halbleiteerschichten, aus welchen die verschiedenen Komponenten des herzustellenden IC-Bauelements 2260 aufgebaut sind. Die verschiedenen Schichten werden so kombiniert, dass verschiedene IC-Elemente gebildet werden. Beispielsweise umfasst ein Teil des IC-Design-Layout-Diagramms 2222 verschiedene IC-Elemente, wie z.B. eine aktive Zone, eine Gate-Elektrode, eine Source und Drain, Metallleitungen oder Durchkontaktierungen einer Verbindung zwischen Schichten und Öffnungen für Kontaktflecken, die in einem Halbleitersubstrat (z.B. einem Silizium-Wafer) und verschiedenen Materialschichten zu bilden sind, die auf dem Halbleitersubstrat angeordnet sind. In dem Design-Haus 2220 wird ein geeignetes Design-Verfahren zum Bilden des IC-Design-Layout-Diagramms 2222 angewendet. Das Design-Verfahren umfasst eines oder mehreres aus einem Logik-Design, einem physischen Design oder Place and Route. Das IC-Design-Layout-Diagramm 2222 wird in einer oder mehreren Dateien vorgelegt, welche Informationen über die geometrischen Strukturen aufweisen. Beispielsweise kann das IC-Design-Layout-Diagramm 2222 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt sein.
  • Das Maskenhaus 2230 umfasst Datenaufbereitung 2232 und Maskenherstellung 2244. Im Maskenhaus 2230 wird das IC-Design-Layout-Diagramm 2222 verwendet, um eine oder mehrere Masken 2245 herzustellen, die zur Herstellung der verschiedenen Schichten des IC-Bauelements 2260 gemäß dem IC-Design-Layout-Diagramm 2222 verwendet werden. Im Maskenhaus 2230 wird eine Maskendatenaufbereitung 2232 durchgeführt, wobei das IC-Design-Layout-Diagramm 2222 in eine repräsentative Datei („Representative Data File“, RDF) übersetzt wird. Die Maskendatenaufbereitung 2232 liefert die RDF für die Maskenherstellung 2244. Die Maskenherstellung 2244 umfasst eine Maskenschreibvorrichtung. Eine Maskenschreibvorrichtung wandelt die RDF in ein Bild auf einem Substrat um, wie z.B. eine Maske (Zwischenschablone) 2245 oder einen Halbleiter-Wafer 2253. Das IC-Design-Layout-Diagramm 2222 wird durch die Maskendatenaufbereitung 2232 so manipuliert, dass es bestimmten Eigenschaften der Maskenschreibvorrichtung und/oder Anforderungen des IC-Fab 2250 entspricht. In 22 sind die Maskendatenaufbereitung 2232 und die Maskenherstellung 2244 als separate Elemente dargestellt. In einigen Ausführungsformen können die Maskendatenaufbereitung 2232 und die Maskenherstellung 2244 zusammenfassend als Maskendatenaufbereitung bezeichnet sein.
  • In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 2232 eine optische Naheffektkorrektur (Optical Proximity Correction, OPC), bei welcher Lithographie-Verbesserungstechniken angewendet werden, um Bildfehler auszugleichen, wie jene, die aus einer Beugung, einer Interferenz, anderen Verfahrenseffekten und dergleichen entstehen können. Durch die OPC wird das IC-Design-Layout-Diagramm 2222 angepasst. In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 2232 ferner Auflösungsverbesserungstechniken (Resolution Enhancement Techniques, RET), wie z.B. schräg einfallende Beleuchtung, Sub-Auflösungs-Hilfsfunktionen, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In einigen Ausführungsformen wird auch eine inverse Lithographietechnologie (ILT) angewendet, welche die OPC als ein Problem der inversen Abbildung behandelt.
  • In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 2232 eine Maskenregeln-Prüfvorrichtung (Mask Rule Checker, MRC), welche das IC-Design-Layout-Diagramm 2222, welches Verfahren bei der OPC durchlaufen hat, mit einem Satz von Maskenerzeugungsregeln prüft, welche bestimmte geometrische Beschränkungen und/oder Anschlussmöglichkeits-Beschränkungen enthalten, um ausreichende Abstände sicherzustellen, um Schwankungen bei Halbleiter-Herstellungsverfahren zu berücksichtigen, und dergleichen. In einigen Ausführungsformen modifiziert die MRC das IC-Design-Layout-Diagramm 2222, um Beschränkungen während der Maskenherstellung 2244 auszugleichen, wodurch ein Teil der Modifikationen zurückgenommen werden können, die bei der OPC vorgenommen wurden, um Maskenerzeugungsregeln einzuhalten.
  • In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 2232 eine Lithographieverfahrensprüfung (Lithography Process Checking, LPC), welche eine Verarbeitung simuliert, die vom IC-Fab 2250 durchgeführt wird, um das IC-Bauelement 2260 herzustellen. Die LPC simuliert diese Verarbeitung auf der Grundlage des IC-Design-Layout-Diagramms 2222, um ein simuliertes hergestelltes Bauelement zu erzeugen, wie z.B. das IC-Bauelement 2260. Die Verarbeitungsparameter bei der LPC-Simulation können Parameter umfassen, die zu verschiedenen Verfahren des IC-Herstellungszyklus gehören, Parameter, die zu Werkzeugen gehören, die für die Herstellung der IC genutzt werden, und/oder Parameter, die zu anderen Aspekten des Herstellungsverfahrens gehören. Bei der LPC werden verschiedene Faktoren berücksichtigt, wie z.B. Kontrast in der Draufsicht von oben, Fokustiefe („Depth Of Focus, DOF“), Maskenfehler-Verbesserungsfaktor („Mask Error Enhancement Factor, MEEF“), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen werden, nachdem ein simuliertes hergestelltes Bauelement durch LPC hergestellt worden ist, wenn das simulierte Bauelement in der Form nicht nah genug den Entwurfsregeln entspricht, die OPC und/oder MRC wiederholt, um das IC-Design-Layout-Diagramm 2222 weiter zu vervollkommnen.
  • Es versteht sich, dass die obige Beschreibung der Maskendatenaufbereitung 2232 zur Verdeutlichung vereinfacht worden ist. In einigen Ausführungsformen umfasst die Datenaufbereitung 2232 zusätzliche Elemente, wie z.B. eine Logikoperation (LOP), zum Modifizieren des IC-Design-Layout-Diagramms 2222 gemäß herstellungsregeln. Außerdem können die Verfahren, die während der Datenaufbereitung 2232 auf das IC-Design-Layout-Diagramm 2222 angewendet wurden, in einer Vielfalt von verschiedenen Reihenfolgen durchgeführt werden.
  • Nach der Maskendatenaufbereitung 2232 und während der Maskenherstellung 2244 wird auf der Grundlage des modifizierten IC-Design-Layout-Diagramms 2222 eine Maske 2245 oder eine Maskengruppe 2245 hergestellt. In einigen Ausführungsformen umfasst die Maskenherstellung 2244 die Durchführung einer oder mehrerer lithographischer Bestrahlungen auf der Grundlage des IC-Design-Layout-Diagramms 2222. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Strahl) oder ein Mechanismus mehrerer E-Strahlen verwendet, um eine Struktur auf einer Maske (Photomaske oder Zwischenschablone) 2245 zu bilden, die auf dem modifizierten IC-Design-Layout-Diagramm 2222 basiert. Die Maske 2245 kann über verschiedene Technologien gebildet werden. In einigen Ausführungsformen wird die Maske 2245 über eine binäre Technologie gebildet. In einigen Ausführungsformen umfasst eine Maskenstruktur trübe Zonen und transparente Zonen. Ein Strahl einer Strahlung, z.B. ein Ultraviolett(UV)-Strahl, der verwendet wird, um die lichtempfindliche Materialschicht (z.B. Photoresist) zu bestrahlen, die auf einem Wafer abgeschieden worden ist, wird von der trüben Zone blockiert und durch die transparenten Zonen durchgelassen. In einem Beispiel umfasst eine binäre Maskenversion der Maske 2245 ein transparentes Substrat (z.B. geschmolzenen Quarz) und ein trübes Material (z.B. Chrom), welches in den trüben Zonen der binären Maske abgeschieden ist. In einem anderen Beispiel wird die Maske 2245 über eine Phasenverschiebungstechnologie gebildet. In einer Phasenverschiebungsmasken(Phase Shift Mask, PSM)-Version der Maske 2245 sind verschiedene Elemente in der Struktur, die auf der Phasenverschiebungsmaske gebildet wird, so konfiguriert, dass sie eine geeignete Phasendifferenz aufweisen, um die Auflösung und die Abbildungsqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine abwechselnde PSM sein. Die durch die Maskenherstellung 2244 erzeugte(n) Maske(n) wird (werden) in einer Vielfalt von Verfahren verwendet. Beispielsweise wird (werden) eine solche Maske(n) in einem Ionenimplantationsverfahren zum Bilden verschiedener dotierter Zonen in dem Halbleiter-Wafer 2253, in einem Ätzverfahren zum Bilden verschiedener Ätzzonen im Halbleiter-Wafer 2253 und/oder in anderen geeigneten Verfahren verwendet.
  • Der IC-Fab 2250 umfasst eine Wafer-Herstellung 2252. Bei dem IC-Fab 2250 handelt es sich um ein IC-Herstellungsgeschäft, welches eine oder mehrere Herstellungsanlagen zur Herstellung einer Vielfalt verschiedener IC-Produkte umfasst. In einigen Ausführungsformen handelt es sich bei dem IC-Fab 2250 um ein Halbleiter-Fertigungsanlage. Beispielsweise kann es eine Herstellungsanlage für die Front-End-Herstellung mehrerer IC-Produkte geben (Front-End-Of-Line(FEOL)-Herstellung), während eine zweite Herstellungsanlage für die Back-End-Herstellung der Verbindung und Verkapselung der IC-Produkte sorgen kann (Back-End-Of-Line(BEOL)-Herstellung) und eine dritte Herstellungsanlage andere Dienste für das Fertigungsgeschäft bereitstellen kann.
  • Der IC-Fab 2250 verwendet eine vom Maskenhaus 2230 hergestellte Maske (Masken) 2245 zur Herstellung des IC-Bauelements 2260. Somit verwendet der IC-Fab 2250 zumindest indirekt das IC-Design-Layout-Diagramm 2222 zur Herstellung des IC-Bauelements 2260. In einigen Ausführungsformen wird Halbleiter-Wafer 2253 durch den IC-Fab 2250 unter Verwendung der Maske(n) 2245 hergestellt, um das IC-Bauelement 2260 zu bilden. In einigen Ausführungsformen umfasst die IC-Herstellung Durchführen einer oder mehrerer lithographischer Bestrahlungen zumindest indirekt auf der Grundlage des IC-Design-Layout-Diagramms 2222. Der Halbleiter-Wafer 2253 umfasst ein Siliziumsubstrat oder ein anderes geeignetes Substrat mit darauf ausgebildeten Materialschichten. Der Halbleiter-Wafer 2253 umfasst ferner eines oder mehreres aus verschiedenen dotierten Zonen, dielektrischen Elementen, Verbindungen über mehrere Ebenen und Ähnlichem (gebildet in aufeinander folgenden Herstellungsschritten).
  • Einzelheiten über ein Herstellungssystem für integrierte Schaltungen (IC) (z.B. das System 2200 der 22) und einen zugehörigen IC-Herstellungsablauf finden sich z.B. in der US-Patentschrift 9,256,709 , erteilt am 9. Februar 2016, der US-Vorveröffentlichung 20150278429 , veröffentlicht am 1. Oktober 2015, der US-Vorveröffentlichung 20140040838, veröffentlicht am 6. Februar 2014, und der US-Patentschrift 7,260,442 , erteilt am 21. August 2007, welche jeweils in ihrer Gesamtheit durch Verweis hierin einbezogen werden.
  • In einigen Ausführungsformen umfasst eine Transfer-Gate-Struktur einen ersten und einen zweiten PMOS-Transistor in einem ersten aktiven Bereich, wobei der erste PMOS-Transistor eine erste Gate-Struktur umfasst und der zweite PMOS-Transistor eine zweite Gate-Struktur umfasst, einen ersten und einen zweiten NMOS-Transistor in einem zweiten aktiven Bereich, wobei der erste NMOS-Transistor eine dritte Gate-Struktur umfasst, die mit der zweiten Gate-Struktur verbunden ist, und der zweite NMOS-Transistor eine vierte Gate-Struktur umfasst, die mit der ersten Gate-Struktur verbunden ist, ein erstes Metall-Null-Segment, welches über dem ersten aktiven Bereich liegt, ein zweites Metall-Null-Segment, welches um einen Offsetvzu dem ersten Metall-Null-Segment versetzt ist, ein drittes Metall-Null-Segment, welches um den Offsetvzu dem zweiten Metall-Null-Segment versetzt ist, und ein viertes Metall-Null-Segment, welches um den Offsetvzu dem dritten Metall-Null-Segment versetzt ist und über dem zweiten aktiven Bereich liegt. In einigen Ausführungsformen umfasst die Transfer-Gate-Struktur einen Leitweg, wobei der Leitweg ein leitfähiges Segment mit einer Orientierung senkrecht zu einer Orientierung des ersten bis vierten Metall-Null-Segments umfasst. In einigen Ausführungsformen umfasst der Leitweg mindestens eines aus dem ersten bis vierten Metall-Null-Segment. In einigen Ausführungsformen ist das leitfähige Segment ein Metall-Eins-Segment, welches so konfiguriert ist, dass es das erste Metall-Null-Segment mit dem vierten Metall-Null-Segment verbindet, und der Leitweg ist so konfiguriert, dass er zumindest einen Teil des ersten aktiven Bereichs, der in dem ersten und/oder dem zweiten PMOS-Transistor enthalten ist, mit zumindest einem Teil des zweiten aktiven Bereichs verbindet, der in dem ersten und/oder dem zweiten NMOS-Transistor enthalten ist. In einigen Ausführungsformen umfasst das leitfähige Segment ein MD-Segment. In einigen Ausführungsformen ist der Leitweg so konfiguriert, dass er entweder die zweite Gate-Struktur mit der dritten Gate-Struktur verbindet oder die erste Gate-Struktur mit der vierten Gate-Struktur verbindet. In einigen Ausführungsformen ist das leitfähige Segment ein erstes Metall-Eins-Segment und der Leitweg umfasst ferner ein zweites Metall-Eins-Segment und ein Metall-Zwei-Segment, welches so konfiguriert ist, dass es das erste Metall-Eins-Segment mit dem zweiten Metall-Eins-Segment verbindet. In einigen Ausführungsformen ist das leitfähige Segment eines aus einem oder mehreren MD-Segmenten, die so konfiguriert sind, dass sie einen Teil des ersten aktiven Bereichs, der von dem ersten und zweiten PMOS-Transistor gemeinsam genutzt wird, mit einem Teil des zweiten aktiven Bereichs verbinden, der von dem ersten und zweiten NMOS-Transistor gemeinsam genutzt wird. In einigen Ausführungsformen umfasst die Transfer-Gate-Struktur ferner eine erste Durchkontaktierungsstruktur, die so konfiguriert ist, dass sie das erste Metall-Null-Segment mit der ersten Gate-Struktur oder der zweiten Gate-Struktur verbindet, und eine zweite Durchkontaktierungsstruktur, die so konfiguriert ist, dass sie das vierte Metall-Null-Segment mit der dritten Gate-Struktur oder der vierten Gate-Struktur verbindet. In einigen Ausführungsformen ist die erste oder die zweite Gate-Struktur mit der dritten oder der vierten Gate-Struktur in Ausrichtung gebracht und elektrisch davon getrennt.
  • In einigen Ausführungsformen umfasst ein Verfahren zum Betreiben eines IC-Herstellungssystems zur Herstellung eines Transfer-Gate Überlappen einer ersten aktiven Zone eines IC-Layout-Diagramms mit einer ersten Metall-Null-Zone, wobei die erste aktive Zone einen ersten und einen zweiten PMOS-Transistor und einen ersten Teil umfasst, der in einem der PMOS-Transistoren enthalten ist, Überlappen einer zweiten aktiven Zone eines IC-Layout-Diagramms mit einer zweiten Metall-Null-Zone, wobei die zweite aktive Zone einen ersten und einen zweiten NMOS-Transistor und einen zweiten Teil umfasst, der in einem der NMOS-Transistoren enthalten ist, Überlappen des ersten Teils mit einer ersten leitfähigen Zone senkrecht zu der ersten und zweiten Metall-Null-Zone und Überlappen des zweiten Teils mit einer zweiten leitfähigen Zone senkrecht zu der ersten und zweiten Metall-Null-Zone. Das Überlappen der ersten und zweiten aktiven Zone umfasst Ausrichten der ersten und zweiten Metall-Null-Zone entlang Bahnen, getrennt durch das Dreifache eines Metall-Null-Mittenabstands, und mindestens eines aus dem Überlappen der ersten oder der zweiten aktiven Zone oder des ersten oder des zweiten aktiven Teils wird durch einen Prozessor eines Computers ausgeführt. In einigen Ausführungsformen umfasst das Überlappen des ersten Teils Überlappen des ersten Teils, der von dem ersten und zweiten PMOS-Transistor gemeinsam genutzt wird, und/oder das Überlappen des zweiten Teils umfasst Überlappen des zweiten Teils, der von dem ersten und zweiten NMOS-Transistor gemeinsam genutzt wird. In einigen Ausführungsformen umfasst mindestens eines aus dem Überlappen des ersten Teils mit der ersten leitfähigen Zone oder dem Überlappen des zweiten Teils mit der zweiten leitfähigen Zone Definieren einer MD-Zone. In einigen Ausführungsformen umfasst mindestens eines aus dem Überlappen des ersten Teils mit der ersten leitfähigen Zone oder dem Überlappen des zweiten Teils mit der zweiten leitfähigen Zone Definieren einer Zone einer Metall-Eins-Schicht eines Herstellungsverfahrens. In einigen Ausführungsformen umfassen das Überlappen des ersten Teils mit der ersten leitfähigen Zone und das Überlappen des zweiten Teils mit der zweiten leitfähigen Zone Überlappen des ersten und zweiten Teils mit einer gleichen leitfähigen Zone. In einigen Ausführungsformen umfasst das Verfahren auf der Grundlage des IC-Layout-Diagramm mindestens eines aus Herstellen einer oder mehrerer Halbleitermasken oder mindestens einer Komponente in einer Schicht eines Halbleiter-IC oder Durchführen einer oder mehrerer lithographischer Bestrahlungen.
  • In einigen Ausführungsformen umfasst ein IC-Layout-Diagramm-Erzeugungssystem einen Prozessor und ein nicht-flüchtiges computerlesbares Speichermedium, welches Computer-Programm-Code für ein oder mehrere Programme umfasst. Das nicht-flüchtige computerlesbare Speichermedium und der Computer-Programm-Code sind so konfiguriert, dass sie mit dem Prozessor bewirken, dass das System eine erste bis vierte Metall-Null-Zone entlang aufeinander folgenden ersten bis vierten Bahnen ausrichtet, welche einen Metall-Null-Bahnmittenabstand aufweisen, mindestens zwei der ersten bis vierten Metall-Null-Zone und mindestens eine aus einer ersten aktiven Zone oder einer zweiten aktiven Zone mit einer leitfähigen Zone überlappt und ein IC-Layout-Diagramm eines Transfer-Gate erzeugt, umfassend die erste Metall-Null-Zone, welche die erste aktive Zone überlappt, die vierte Metall-Null-Zone, welche die zweite aktive Zone überlappt, und die leitfähige Zone, welche mindestens eines aus einem Teil der ersten aktiven Zone, der zwischen Gate-Zonen angeordnet und im ersten oder zweiten PMOS-Transistor enthalten ist, oder einem Teil der zweiten aktiven Zone überlappt, der zwischen Gate-Zonen angeordnet und im ersten oder zweiten NMOS-Transistor enthalten ist. In einigen Ausführungsformen sind das computerlesbare Speichermedium und der Computer-Programm-Code so konfiguriert, dass sie ferner mit dem Prozessor bewirken, dass das System jede der ersten bis vierten Metall-Null-Zone mit der leitfähigen Zone überlappt. In einigen Ausführungsformen sind das computerlesbare Speichermedium und der Computer-Programm-Code so konfiguriert, dass sie ferner mit dem Prozessor bewirken, dass das System jede der ersten und zweiten aktiven Zone mit der leitfähigen Zone überlappt. In einigen Ausführungsformen sind das computerlesbare Speichermedium und der Computer-Programm-Code so konfiguriert, dass sie ferner mit dem Prozessor bewirken, dass das System das IC-Layout-Diagramm in dem computerlesbaren Speichermedium oder in einem anderen computerlesbaren Speichermedium speichert.
  • Im Vorstehenden werden Merkmale verschiedener Ausführungsformen so umrissen, dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann erkennt, dass er die vorliegende Offenbarung einfach als eine Basis zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erfüllen derselben Zwecke und/oder Erhalten derselben Vorteile wie bei den hier vorgestellten Ausführungsformen nutzen kann. Der Fachmann realisiert auch, dass solche äquivalenten Konstruktionen nicht von der Idee und vom Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen hieran vornehmen kann, ohne von der Idee und vom Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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    • US 7260442 [0201]

Claims (20)

  1. Transfer-Gate-Struktur, aufweisend: einen ersten und einen zweiten PMOS-Transistor in einem ersten aktiven Bereich, wobei der erste PMOS-Transistor eine erste Gate-Struktur umfasst und der zweite PMOS-Transistor eine zweite Gate-Struktur umfasst; einen ersten und einen zweiten NMOS-Transistor in einem zweiten aktiven Bereich, wobei der erste NMOS-Transistor eine dritte Gate-Struktur umfasst, die mit der zweiten Gate-Struktur verbunden ist, und der zweite NMOS-Transistor eine vierte Gate-Struktur umfasst, die mit der ersten Gate-Struktur verbunden ist; ein erstes Metall-Null-Segment, welches über dem ersten aktiven Bereich liegt; ein zweites Metall-Null-Segment, welches um einen Offset zu dem ersten Metall-Null-Segment versetzt ist; ein drittes Metall-Null-Segment, welches um den Offset zu dem zweiten Metall-Null-Segment versetzt ist; und ein viertes Metall-Null-Segment, welches um den Offset zu dem dritten Metall-Null-Segment versetzt ist und über dem zweiten aktiven Bereich liegt.
  2. Transfer-Gate-Struktur nach Anspruch 1, ferner aufweisend einen Leitweg, wobei der Leitweg ein leitfähiges Segment mit einer Orientierung senkrecht zu einer Orientierung des ersten bis vierten Metall-Null-Segments aufweist.
  3. Transfer-Gate-Struktur nach Anspruch 2, wobei umfasst der Leitweg ferner mindestens eines aus dem ersten bis vierten Metall-Null-Segment aufweist.
  4. Transfer-Gate-Struktur nach Anspruch 2 oder 3, wobei das leitfähige Segment ein Metall-Eins-Segment ist, welches so konfiguriert ist, dass es das erste Metall-Null-Segment mit dem vierten Metall-Null-Segment verbindet, und der Leitweg so konfiguriert ist, dass er zumindest einen Teil des ersten aktiven Bereichs, der in dem ersten und/oder dem zweiten PMOS-Transistor enthalten ist, mit zumindest einem Teil des zweiten aktiven Bereichs verbindet, der in dem ersten und/oder dem zweiten NMOS-Transistor enthalten ist.
  5. Transfer-Gate-Struktur nach einem der Ansprüche 2 bis 4, wobei das leitfähige Segment ein metallartig definiertes Segment (MD-Segment) aufweist.
  6. Transfer-Gate-Struktur nach einem der Ansprüche 2 bis 5, wobei der Leitweg so konfiguriert ist, dass er entweder die zweite Gate-Struktur mit der dritten Gate-Struktur verbindet oder die erste Gate-Struktur mit der vierten Gate-Struktur verbindet.
  7. Transfer-Gate-Struktur nach Anspruch 2, wobei das leitfähige Segment ein erstes Metall-Eins-Segment ist, und der Leitweg ferner aufweist: ein zweites Metall-Eins-Segment; und ein Metall-Zwei-Segment, welches so konfiguriert ist, dass es das erste Metall-Eins-Segment mit dem zweiten Metall-Eins-Segment verbindet.
  8. Transfer-Gate-Struktur nach Anspruch 2, wobei das leitfähige Segment eines aus einem oder mehreren metallartig definierten Segmenten (MD-Segmenten) ist, die so konfiguriert sind, dass sie einen Teil des ersten aktiven Bereichs, der von dem ersten und dem zweiten PMOS-Transistor gemeinsam genutzt wird, mit einem Teil des zweiten aktiven Bereichs verbinden, der von dem ersten und dem zweiten NMOS-Transistor gemeinsam genutzt wird.
  9. Transfer-Gate-Struktur nach einem der vorhergehenden Ansprüche, ferner aufweisend: eine erste Durchkontaktierungsstruktur, die so konfiguriert ist, dass sie das erste Metall-Null-Segment mit der ersten Gate-Struktur oder der zweiten Gate-Struktur verbindet, und eine zweite Durchkontaktierungsstruktur, die so konfiguriert ist, dass sie das vierte Metall-Null-Segment mit der dritten Gate-Struktur oder der vierten Gate-Struktur verbindet.
  10. Transfer-Gate-Struktur nach einem der vorhergehenden Ansprüche, wobei die erste oder die zweite Gate-Struktur mit der dritten oder der vierten Gate-Struktur in Ausrichtung gebracht und elektrisch davon getrennt ist.
  11. Verfahren zum Betreiben eines Herstellungssystems für integrierte Schaltungen (Integrated Circuits, IC) zur Herstellung eines Transfer-Gate, wobei das Verfahren umfasst: Überlappen einer ersten aktiven Zone eines IC-Layout-Diagramms mit einer ersten Metall-Null-Zone, wobei die erste aktive Zone einen ersten und einen zweiten PMOS-Transistor und einen ersten Teil umfasst, der in einem der PMOS-Transistoren enthalten ist; Überlappen einer zweiten aktiven Zone eines IC-Layout-Diagramms mit einer zweiten Metall-Null-Zone, wobei die zweite aktive Zone einen ersten und einen zweiten NMOS-Transistor und einen zweiten Teil umfasst, der in einem der NMOS-Transistoren enthalten ist; Überlappen des ersten Teils mit einer ersten leitfähigen Zone senkrecht zu der ersten und der zweiten Metall-Null-Zone; und Überlappen des zweiten Teils mit einer zweiten leitfähigen Zone senkrecht zu der ersten und der zweiten Metall-Null-Zone, wobei das Überlappen der ersten und der zweiten aktiven Zone das Ausrichten der ersten und der zweiten Metall-Null-Zone entlang Bahnen umfasst, die durch das Dreifache eines Metall-Null-Mittenabstands getrennt sind, und mindestens eines aus dem Überlappen der ersten oder der zweiten aktiven Zone oder des ersten oder des zweiten aktiven Teils durch einen Prozessor eines Computers ausgeführt wird.
  12. Verfahren nach Anspruch 11, wobei das Überlappen des ersten Teils das Überlappen des ersten Teils umfasst, der von dem ersten und dem zweiten PMOS-Transistor gemeinsam genutzt wird, und/oder das Überlappen des zweiten Teils das Überlappen des zweiten Teils umfasst, der von dem ersten und dem zweiten NMOS-Transistor gemeinsam genutzt wird.
  13. Verfahren nach Anspruch 11 oder 12, wobei mindestens eines aus dem Überlappen des ersten Teils mit der ersten leitfähigen Zone oder dem Überlappen des zweiten Teils mit der zweiten leitfähigen Zone das Definieren einer metallartig definierten Zone (MD-Zone) umfasst.
  14. Verfahren nach Anspruch 11 oder 12, wobei mindestens eines aus dem Überlappen des ersten Teils mit der ersten leitfähigen Zone oder dem Überlappen des zweiten Teils mit der zweiten leitfähigen Zone das Definieren einer Zone einer Metall-Eins-Schicht eines Herstellungsverfahrens umfasst.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei das Überlappen des ersten Teils mit der ersten leitfähigen Zone und das Überlappen des zweiten Teils mit der zweiten leitfähigen Zone das Überlappen des ersten und des zweiten Teils mit einer gleichen leitfähigen Zone umfassen.
  16. Verfahren nach einem der Ansprüche 11 bis 15, ferner umfassend auf der Grundlage des IC-Layout-Diagramm mindestens eines aus: Herstellen einer oder mehrerer Halbleitermasken oder mindestens einer Komponente in einer Schicht eines Halbleiter-IC; oder Durchführen einer oder mehrerer lithographischer Bestrahlungen.
  17. Integrierte-Schaltung(IC)-Layout-Diagramm-Erzeugungssystem, umfassend: einen Prozessor; und ein nicht-flüchtiges computerlesbares Speichermedium, welches Computer-Programm-Code für ein oder mehrere Programme umfasst, wobei das nicht-flüchtige computerlesbare Speichermedium und der Computer-Programm-Code so konfiguriert sind, dass sie mit dem Prozessor bewirken, dass das System: eine erste bis vierte Metall-Null-Zone entlang aufeinander folgenden ersten bis vierten Bahnen ausrichtet, welche einen Metall-Null-Bahnmittenabstand aufweisen; mindestens zwei der ersten bis vierten Metall-Null-Zone und mindestens eine aus einer ersten aktiven Zone oder einer zweiten aktiven Zone mit einer leitfähigen Zone überlappt; und ein IC-Layout-Diagramm eines Transfer-Gate erzeugt, aufweisend: die erste Metall-Null-Zone, welche die erste aktive Zone überlappt; die vierte Metall-Null-Zone, welche die zweite aktive Zone überlappt; und die leitfähige Zone, welche mindestens eines aus einem Teil der ersten aktiven Zone, der zwischen Gate-Zonen angeordnet und im ersten oder zweiten PMOS-Transistor enthalten ist, oder einem Teil der zweiten aktiven Zone überlappt, der zwischen Gate-Zonen angeordnet und im ersten oder zweiten NMOS-Transistor enthalten ist.
  18. IC-Layout-Diagramm-Erzeugungssystem nach Anspruch 17, wobei das computerlesbare Speichermedium und der Computer-Programm-Code so konfiguriert sind, dass sie ferner mit dem Prozessor bewirken, dass das System jede der ersten bis vierten Metall-Null-Zone mit der leitfähigen Zone überlappt.
  19. IC-Layout-Diagramm-Erzeugungssystem nach Anspruch 17, wobei das computerlesbare Speichermedium und der Computer-Programm-Code so konfiguriert sind, dass sie ferner mit dem Prozessor bewirken, dass das System jede der ersten und der zweiten aktiven Zone mit der leitfähigen Zone überlappt.
  20. IC-Layout-Diagramm-Erzeugungssystem nach einem der Ansprüche 17 bis 19, wobei das computerlesbare Speichermedium und der Computer-Programm-Code so konfiguriert sind, dass sie ferner mit dem Prozessor bewirken, dass das System das IC-Layout-Diagramm in dem computerlesbaren Speichermedium oder in einem anderen computerlesbaren Speichermedium speichert.
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