KR102633141B1 - 집적회로 소자 - Google Patents

집적회로 소자 Download PDF

Info

Publication number
KR102633141B1
KR102633141B1 KR1020160166212A KR20160166212A KR102633141B1 KR 102633141 B1 KR102633141 B1 KR 102633141B1 KR 1020160166212 A KR1020160166212 A KR 1020160166212A KR 20160166212 A KR20160166212 A KR 20160166212A KR 102633141 B1 KR102633141 B1 KR 102633141B1
Authority
KR
South Korea
Prior art keywords
gate
gate line
active area
wiring layer
lower wiring
Prior art date
Application number
KR1020160166212A
Other languages
English (en)
Other versions
KR20180065427A (ko
Inventor
수바시 쿠차누리
시타르트 라스토지
디팍 샤르마
박철홍
양재석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160166212A priority Critical patent/KR102633141B1/ko
Priority to US15/655,125 priority patent/US10249605B2/en
Priority to TW106134248A priority patent/TWI715809B/zh
Priority to CN201711283666.2A priority patent/CN108172571B/zh
Publication of KR20180065427A publication Critical patent/KR20180065427A/ko
Application granted granted Critical
Publication of KR102633141B1 publication Critical patent/KR102633141B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11883—Levels of metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

적어도 하나의 표준 셀을 포함하는 집적회로 소자가 개시된다. 상기 적어도 하나의 표준 셀은, 더미 영역 양 측 상에 각각 배치되며, 서로 다른 도전형을 가지며 제1 방향으로 연장되는 제1 및 제2 액티브 영역들; 상기 제1 및 제2 액티브 영역들에 걸쳐 상기 제1 방향과 수직한 제2 방향으로 연장되고 서로 평행하게 배치되는 제1 및 제2 게이트 라인들; 상기 제1 액티브 영역 상의 상기 제1 게이트 라인 부분을 상기 제2 액티브 영역 상의 상기 제2 게이트 라인 부분과 전기적으로 연결시키는 제1 우회 배선 구조물; 및 상기 제1 액티브 영역 상의 상기 제2 게이트 라인 부분을 상기 제2 액티브 영역 상의 상기 제1 게이트 라인 부분과 전기적으로 연결시키는 제2 우회 배선 구조물을 포함하고, 상기 제1 및 제2 우회 배선 구조물은, 상기 제1 방향으로 연장하는 하부 배선층, 상기 제2 방향으로 연장하는 상부 배선층, 및 상기 제1 액티브 영역 또는 상기 제2 액티브 영역 상부에 위치하며 상기 하부 배선층과 상기 상부 배선층 사이를 연결하는 콘택 비아를 포함한다.

Description

집적회로 소자{Integrated circuit devices}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 더욱 상세하게는, 적어도 하나의 표준 셀(standard cell)을 포함하는 집적회로 소자에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 소자의 고집적화에 대한 요구가 증가하고 있다. 최근 반도체 소자의 다운스케일링에 따라, 집적회로 소자에 포함된 표준 셀의 높이가 감소되고 있다. 크로스 커플 구조를 포함하는 집적회로 소자의 경우, 감소된 높이의 표준 셀을 구현하기 위하여 공정 리스크 패턴을 제거하고 디자인 룰을 위반하지 않는 레이아웃이 요구된다.
본 개시의 기술적 사상은 감소된 사이즈를 갖도록 설계된 표준 셀을 포함하는 집적회로 소자를 제공한다.
본 개시의 기술적 사상은 공정 리스크 패턴이 제거되도록 설계된 표준 셀을 포함하는 집적회로 소자를 제공한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적 회로 소자는, 적어도 하나의 표준 셀을 포함한다. 상기 적어도 하나의 표준 셀은, 더미 영역 양 측 상에 각각 배치되며, 서로 다른 도전형을 가지며 제1 방향으로 연장되는 제1 및 제2 액티브 영역들; 상기 제1 및 제2 액티브 영역들에 걸쳐 상기 제1 방향과 수직한 제2 방향으로 연장되고 서로 평행하게 배치되는 제1 및 제2 게이트 라인들; 상기 제1 액티브 영역 상의 상기 제1 게이트 라인 부분을 상기 제2 액티브 영역 상의 상기 제2 게이트 라인 부분과 전기적으로 연결시키는 제1 우회 배선 구조물; 및 상기 제1 액티브 영역 상의 상기 제2 게이트 라인 부분을 상기 제2 액티브 영역 상의 상기 제1 게이트 라인 부분과 전기적으로 연결시키는 제2 우회 배선 구조물을 포함한다. 상기 제1 및 제2 우회 배선 구조물은, 상기 제1 방향으로 연장하는 하부 배선층, 상기 제2 방향으로 연장하는 상부 배선층, 및 상기 제1 액티브 영역 또는 상기 제2 액티브 영역 상부에 위치하며 상기 하부 배선층과 상기 상부 배선층 사이를 연결하는 콘택 비아를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적 회로 소자는, 더미 영역 양 측 상에 각각 배치되며, 서로 다른 도전형을 가지며 제1 방향으로 연장되는 제1 및 제2 액티브 영역들; 상기 제1 액티브 영역 상에서 상기 제1 방향과 수직한 제2 방향으로 연장되고 서로 평행하게 배치되는 제1 및 제2 하부 게이트 라인들; 상기 제2 액티브 영역 상에서 상기 제2 방향으로 연장되고 서로 평행하게 배치되며, 상기 제1 및 제2 하부 게이트 라인들과 각각 이격되어 배치되는 제1 및 제2 상부 게이트 라인들; 상기 제1 하부 게이트 라인을 상기 제2 상부 게이트 라인과 전기적으로 연결시키는 제1 우회 배선 구조물; 및 상기 제2 하부 게이트 라인을 상기 제1 상부 게이트 라인과 전기적으로 연결시키는 제2 우회 배선 구조물을 포함하고, 상기 제1 및 제2 우회 배선 구조물은, 상기 제1 방향으로 연장하는 단방향 구조의 하부 배선층, 상기 제2 방향으로 연장하는 단방향 구조의 상부 배선층, 및 상기 제1 액티브 영역 또는 상기 제2 액티브 영역 상부에 위치하며 상기 하부 배선층과 상기 상부 배선층 사이를 연결하는 콘택 비아를 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는, 단방향 구조를 갖는 하부 배선층과 상부 배선층을 포함하는 제1 및 제2 우회 배선 구조물들에 의해 크로스 커플 구조를 구현할 수 있다. 따라서, 더미 영역 내에 크로스 커플 구조를 위하여 종래 사용되는 사선 콘택 등을 형성할 필요가 없다. 이에 따라 사선 콘택 형성에서 발생할 수 있는 공정 리스크가 감소될 수 있고, 표준 셀의 높이가 감소될 수 있다.
도 1은 예시적인 실시예들에 따른 크로스 커플 구조(cross-couple structure)를 나타내는 회로도이다.
도 2a는 예시적인 실시예들에 따라, 도 1의 크로스 커플 구조에 대응하는 표준 셀의 일부분을 나타내는 사시도이다. 도 2b는 도 2a의 표준 셀을 나타내는 레이아웃이다.
도 3은 예시적인 실시예들에 따라, 도 1의 크로스 커플 구조에 대응하는 표준 셀의 일부를 나타내는 레이아웃이다.
도 4는 예시적인 실시예들에 따라, 도 1의 크로스 커플 구조에 대응하는 표준 셀의 일부를 나타내는 레이아웃이다.
도 5는 비교예에 따른 크로스 커플 구조에 대응하는 표준 셀의 일부를 나타내는 레이아웃이다.
도 6은 예시적인 실시예들에 따른 표준 셀의 일부를 나타내는 레이아웃이다.
도 7a는 도 6의 7A-7A' 선에 따른 단면도를 나타내고, 도 7b는 도 6의 7B-7B' 선에 따른 단면도를 나타내고, 도 7c는 도 6의 7C-7C' 선에 따른 단면도를 나타낸다.
도 8은 예시적인 실시예들에 따른 표준 셀의 일부를 나타내는 레이아웃이다.
도 9는 예시적인 실시예들에 따른 크로스 커플 구조를 갖는 스캔 플립플롭을 나타내는 블록도이다.
도 10은 예시적인 실시예들에 따른 크로스 커플 구조를 갖는 멀티플렉서를 나타내는 회로도이다.
도 11은 예시적인 실시예들에 따른 크로스 커플 구조를 갖는 메모리 셀을 나타내는 회로도이다.
도 12는 예시적인 실시예들에 따른 크로스 커플 구조를 갖는 스캔 플립플롭을 포함하는 데이터 처리 장치를 나타내는 블록도이다.
도 13은 예시적인 실시예들에 따른 저장 매체를 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이에 대한 중복된 설명은 생략한다.
본 명세서에서는, 표준 셀은 "게이트 라인"을 포함하고, 상기 표준 셀에 따라 구현된 반도체 장치는 상기 게이트 라인에 대응하는 "게이트 전극"을 포함하는 것으로 기재하기로 한다. 또한, 표준 셀은 "게이트 절단층"를 포함하고, 상기 표준 셀에 따라 구현된 반도체 장치는 상기 게이트 절단층에 대응하는 "게이트 라인 절단 영역"을 가지는 것으로 기재하기로 한다.
도 1은 예시적인 실시예들에 따른 크로스 커플 구조(cross-couple structure)(XC)를 나타내는 회로도이다.
도 1을 참조하면, 크로스 커플 구조(XC)는 직렬 연결된 제1 PMOS 트랜지스터(PM1) 및 제1 NMOS 트랜지스터(NM1), 그리고 직렬 연결된 제2 PMOS 트랜지스터(PM2) 및 제2 NMOS 트랜지스터(NM2)를 포함할 수 있다. 예시적인 실시예들에 따른 크로스 커플 구조(XC)는 예를 들어, 래치, 플립플롭 등과 같은 순차(sequential) 논리 셀들, 또는 멀티플렉서(multiplexer), 가산기(adder) 등과 같은 조합(combinational) 논리 셀들을 포함하는 다양한 표준 셀들에 포함될 수 있다.
구체적으로, 제1 PMOS 트랜지스터(PM1)는 제1 전압 단자(V1)에 연결된 소스, 제1 제어 신호(A)를 수신하는 게이트, 및 출력 노드(Y)에 연결된 드레인을 가질 수 있다. 제1 NMOS 트랜지스터(NM1)는 출력 노드(Y)에 연결된 드레인, 제2 제어 신호(B)를 수신하는 게이트, 및 제2 전압 단자(V2)에 연결된 소스를 가질 수 있다. 제2 PMOS 트랜지스터(PM2)는 제3 전압 단자(V3)에 연결된 소스, 제2 제어 신호(B)를 수신하는 게이트, 및 출력 노드(Y)에 연결된 드레인을 가질 수 있다. 제2 NMOS 트랜지스터(NM2)는 출력 노드(Y)에 연결된 드레인, 제1 제어 신호(A)를 수신하는 게이트, 및 제4 전압 단자(V4)에 연결된 소스를 가질 수 있다.
예시적인 실시예들에서, 제1 PMOS 트랜지스터(PM1)와 제2 NMOS 트랜지스터(NM2)의 게이트들은 서로 전기적으로 연결되어 제1 제어 신호(A)를 수신할 수 있다. 또한, 제1 NMOS 트랜지스터(NM1)와 제2 PMOS 트랜지스터(PM2)의 게이트들은 서로 전기적으로 연결되어 제2 제어 신호(B)를 수신할 수 있다. 이로써, 제1 및 제2 PMOS 트랜지스터들(PM1, PM2)과 제1 및 제2 NMOS 트랜지스터들(NM1, NM2)은 크로스 커플 구조(XC)를 구성할 수 있다.
도 2a는 예시적인 실시예들에 따라, 도 1의 크로스 커플 구조에 대응하는 표준 셀(100)의 일부분을 나타내는 사시도이다. 도 2b는 도 2a의 표준 셀(100)을 나타내는 레이아웃이다. 도 2a에는 표준 셀(100)의 일부 구성들, 예를 들어 도 2b에 예시한 콘택 패드(CPA) 및 출력 비아(DV0) 등이 생략되어 도시된다.
도 2a 및 도 2b를 참조하면, 표준 셀(100)은 제1 및 제2 액티브 영역들(AR1, AR2), 제1 및 제2 게이트 라인들(GL1, GL2), 게이트 절단층(gate cutting layer)(CT), 제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b) 및 제1 및 제2 우회 배선 구조물들(DS1, DS2)을 포함할 수 있다.
제1 및 제2 액티브 영역들(AR1, AR2)은 제1 방향(예를 들어, X 방향)을 따라 연장되며, 제1 방향에 실질적으로 수직인 제2 방향(예를 들어, Y 방향)으로 서로 평행하게 배치될 수 있다. 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 제2 방향으로 서로 이격되도록 배치될 수 있고, 서로 다른 도전형을 가질 수 있다. 제1 및 제2 액티브 영역들(AR1, AR2)은 디퓨전(diffusion) 영역들이라고 지칭될 수 있다. 또한, 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 영역을 더미 영역(dummy region)(DR)으로 지칭할 수 있다. 제1 및 제2 액티브 영역들(AR1, AR2)은 각각 제2 방향을 따라 제1 및 제3 높이(H1, H3)를 가질 수 있고, 더미 영역(DR)은 제2 방향을 따라 제2 높이(H2)를 가질 수 있다.
제1 및 제2 게이트 라인들(GL1, GL2)은 제1 및 제2 액티브 영역들(AR1, AR2)에 걸쳐서 제2 방향을 따라 연장되고, 제1 방향으로 서로 평행하게 배치될 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)은 반도체 장치의 게이트 전극들에 대응할 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)은 서로 일정한 간격으로 이격될 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)의 피치, 즉, 게이트 피치는 CPP(Critical Poly Pitch 또는 Contacted Poly Pitch)라고 지칭할 수 있다. 본 실시예에 따르면, 표준 셀(100)에서 크로스 커플 구조는 2CPP에 해당하는 영역에 설계될 수 있고, 이에 따라, 표준 셀(100)에 포함된 크로스 커플 구조를 "2CPP 크로스 커플 구조"라고 지칭할 수 있다.
게이트 절단층(CT)은 더미 영역(DR) 상에서 제1 및 제2 게이트 라인들(GL1, GL2)을 가로지르도록 배치될 수 있다. 여기서, 게이트 절단층(CT)은 제1 및 제2 게이트 라인들(GL1, GL2)의 일부 영역을 절단하기 위한 표시층(marking layer)일 수 있고, 이에 따라, 제1 및 제2 게이트 라인들(GL1, GL2)은 각각 두 개로 분리될 수 있다. 구체적으로, 게이트 절단층(CT)은 제1 게이트 라인(GL1)을 가로질러 배치되어, 제1 게이트 라인(GL1)을 제1 하부 게이트 라인(GL1a) 및 제1 상부 게이트 라인(GL1b)으로 분리할 수 있다. 또한, 게이트 절단층(CT)은 제2 게이트 라인(GL2)을 가로질러 배치되어, 제2 게이트 라인(GL2)을 제2 하부 게이트 라인(GL2a) 및 제2 상부 게이트 라인(GL2b)으로 분리할 수 있다.
예시적인 실시예들에 있어서, 게이트 절단층(CT)의 제1 방향에 따른 사이즈인 제1 폭(W1)은 2CPP 이하일 수 있다. 이에 따라, 표준 셀(100)에 포함된 크로스 커플 구조를 "2CPP 게이트 절단층을 갖는 2CPP 크로스 커플 구조"라고 지칭할 수 있다.
그러나, 본 발명은 이에 한정되지 않으며, 상기 제1 폭(W1)은 게이트 절단층(CT)이 제1 및 제2 게이트 라인(GL1, GL2) 모두를 가로질러 제1 방향으로 연장되도록 1CPP와 게이트 라인들(GL1, GL2) 중 어느 하나의 폭의 합보다는 크고, 2CPP보다는 작은 임의의 사이즈를 가질 수 있다.
제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)은 제1 액티브 영역(AR1) 또는 제2 액티브 영역(AR2) 상에 배치될 수 있다. 구체적으로, 제1 액티브 영역(AR1) 상의 제1 하부 게이트 라인(GL1a) 상에는 제1 게이트 콘택(CB1a)이 배치되고, 제2 액티브 영역(AR2) 상의 제1 상부 게이트 라인(GL1b) 상에는 제2 게이트 콘택(CB1b)이 배치될 수 있다. 또한, 제1 액티브 영역(AR1) 상의 제2 하부 게이트 라인(GL2a) 상에는 제3 게이트 콘택(CB2a)이 배치되고, 제2 액티브 영역(AR2) 상의 제2 상부 게이트 라인(GL2b) 상에는 제4 게이트 콘택(CB2b)이 배치될 수 있다. 이때, 제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)은 게이트 컨택 패턴들 또는 게이트 컨택 플러그들이라고 지칭할 수도 있다.
제1 및 제4 게이트 콘택들(CB1a, CB2b)을 통해 제2 제어 신호(B)가 인가될 수 있고, 제2 제어 신호(B)는 제1 하부 게이트 라인(GL1a) 및 제2 상부 게이트 라인(GL2b)에 전달될 수 있다. 제2 및 제3 게이트 콘택들(CB1b, CB2a)을 통해 제1 제어 신호(A)가 인가될 수 있고, 제1 제어 신호(A)는 제1 상부 게이트 라인(GL1b) 및 제2 하부 게이트 라인(GL2a)에 전달될 수 있다.
예시적인 실시예들에서, 제1 게이트 콘택(CB1a)과 제3 게이트 콘택(CB2a)은 서로 엇갈린 형태(staggered form)로 배치될 수 있고, 제2 게이트 콘택(CB1b)과 제4 게이트 콘택(CB2b)은 서로 엇갈린 형태로 배치될 수 있다. 본 명세서에서, "엇갈린 형태"는 두 개의 구성요소들이 제1 방향 또는 제2 방향을 따라 일직선 상에 배치되지 않고, 하나의 구성요소가 다른 하나의 구성요소에 대하여 사선 방향으로 쉬프트된 것을 의미하도록 사용된다. 예를 들어, 제1 게이트 콘택(CB1a)과 제3 게이트 콘택(CB2a)은 제1 방향을 따라 일직선 상에 배치되지 않고, 제3 게이트 콘택(CB2a)이 제1 게이트 게이트 콘택(CB1a)에 대하여 사선 방향으로 배치될 수 있다. 예를 들어, 제1 게이트 콘택(CB1a)과 제3 게이트 콘택(CB2a)은 지그재그 형상으로 배치될 수 있고, 또한 제2 게이트 콘택(CB1b)과 제4 게이트 콘택(CB2b)은 지그재그 형상으로 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)의 제1 방향 또는 제2 방향으로 이격되어 배치되는 아일랜드 형상일 수 있고, 그 수직 단면은 예를 들어 직사각형, 정사각형, 원형, 타원형 등 다양한 형상을 가질 수 있다. 제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)의 제1 방향에 따른 사이즈인 제1 폭(W1)은 1CPP 이하일 수 있다. 도 2b에 예시적으로 도시된 것과 같이, 제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)의 제1 방향에 따른 사이즈인 제1 폭(W1)은 제1 및 제2 게이트 라인들(GL1, GL2)의 제1 방향에 따른 폭보다 크거나 같을 수 있다. 제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)가 예를 들어 직사각형 등의 정형적인 단면 형상을 가짐에 따라 예를 들어 사선 콘택(CBd)(도 5 참조)과 같이 비정형적인 단면 형상을 갖는 콘택 비아 형성 시에 발생할 수 있는 패터닝 오정렬 등의 공정 리스크가 현저히 감소될 수 있다.
제1 및 제4 게이트 콘택들(CB1a, CB2b)은 제1 우회 배선 구조물(DS1)에 의해 서로 전기적으로 연결될 수 있고, 제2 및 제3 게이트 콘택들(CB1b, CB2a)은 제2 우회 배선 구조물(DS2)에 의해 서로 전기적으로 연결될 수 있다. 이에 따라, 제2 제어 신호(B)는 제1 우회 배선 구조물(DS1)에 의해 제1 하부 게이트 라인(GL1a) 및 제2 상부 게이트 라인(GL2b)에 전달될 수 있다. 또한 제1 제어 신호(A)는 제2 우회 배선 구조물(DS2)에 의해 제1 상부 게이트 라인(GL1b) 및 제2 하부 게이트 라인(GL2a)에 전달될 수 있다.
제1 및 제2 우회 배선 구조물들(DS1, DS2)은 단방향 구조(unidirectional structure)를 갖는 하부 배선층(M0)과, 단방향 구조를 갖는 상부 배선층(M1)과, 하부 배선층(M0)과 상부 배선층(M1) 사이를 연결하는 콘택 비아(V0)를 포함할 수 있다.
여기서 "단방향 구조"는 동일한 레벨 상에 형성되는 복수의 배선층들 각각이 동일한 연장 방향을 따라 연장되는 구조를 의미할 수 있다. 예를 들어, 하부 배선층(M0)은 제1 및 제2 게이트 라인들(GL1, GL2)의 상면보다 높은 레벨에서 형성되며, 제1 방향으로 연장될 수 있다. 하부 배선층(M0)은 금속 0층(metal 0 layer)으로도 지칭될 수 있다. 상부 배선층(M1)은 하부 배선층(M0)의 상면보다 높은 레벨에서 형성되며, 제1 방향과 다른 제2 방향으로 연장될 수 있다. 여기서, 제1 방향과 제2 방향은 서로 수직일 수 있으나, 이에 한정되는 것은 아니다. 상부 배선층(M1)은 금속 1층(metal 1 layer)으로도 지칭될 수 있다.
하부 배선층(M0)은 실질적으로 동일한 레벨 상에 형성되는 제1 내지 제5 하부 배선층들(M01, M02, M03, M04, M05)을 포함할 수 있다. 제1 및 제2 하부 배선층들(M01, M02)은 제1 액티브 영역(AR1) 상에 배치될 수 있고, 제3 및 제4 하부 배선층들(M03, M04)은 제2 액티브 영역(AR2) 상에 배치될 수 있고, 제5 하부 배선층(M05)은 더미 영역(DR) 상에 배치될 수 있다.
상부 배선층(M1)은 실질적으로 동일한 레벨 상에 형성되는 제1 및 제2 상부 배선층들(M11, M12)을 포함할 수 있다. 상부 배선층(M1)은 하부 배선층(M0)보다 높은 레벨 상에 배치될 수 있다. 여기서는, 제2 게이트 라인(GL2)보다 제1 게이트 라인(GL1)에 더 가깝게 배치된 상부 배선층(M1)을 제2 상부 배선층(M12)으로, 제1 게이트 라인(GL1)보다 제2 게이트 라인(GL2)에 더 가깝게 배치된 제1 상부 배선층(M11)으로 표시하였다. 도 2b에 도시된 바와 같이, 제1 상부 배선층(M11)은 제2 게이트 라인(GL2)의 일측 상에 배치될 수 있고, 제2 상부 배선층(M12)은 제1 게이트 라인(GL1)의 일측 상에 배치될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제1 및 제2 상부 배선층들(M11, M12) 중 적어도 하나가 제1 및 제2 게이트 라인들(GL1, GL2) 중 어느 하나와 오버랩되도록 배치될 수도 있다.
제1 우회 배선 구조물(DS1)은 제2 하부 배선층(M02), 제3 하부 배선층(M03) 및 제1 상부 배선층(M11)을 포함하고, 제2 하부 배선층(M02)과 제1 상부 배선층(M11) 사이 및 제3 하부 배선층(M03)과 제1 상부 배선층(M11) 사이에 배치되는 콘택 비아(V0)를 더 포함할 수 있다. 제1 우회 배선 구조물(DS1)과 제1 하부 게이트 라인(GL1a) 사이에 제1 게이트 콘택(CB1a)이 더 배치되고, 제1 우회 배선 구조물(DS1)과 제2 상부 게이트 라인(GL2b) 사이에 제4 게이트 콘택(CB2b)이 더 배치될 수 있다. 즉, 제1 하부 게이트 라인(GL1a)으로부터 제1 게이트 콘택(CB1a)을 통해, 제2 하부 배선층(M02)을 통해, 콘택 비아(V0)에 의해 연결된 제1 상부 배선층(M11)을 통해, 콘택 비아(V0)에 의해 연결된 제3 하부 배선층(M03)을 통해, 및 제4 게이트 콘택(CB2b)을 통해, 제2 상부 게이트 라인(GL2b)까지 전기적 경로(DP1)가 형성될 수 있고, 상기 전기적 경로(DP1)에 제2 제어 신호(B)가 제공될 수 있다.
제2 우회 배선 구조물(DS2)은 제1 하부 배선층(M01), 제4 하부 배선층(M04) 및 제2 상부 배선층(M12)을 포함하고, 제1 하부 배선층(M01)과 제2 상부 배선층(M12) 및 제4 하부 배선층(M04)과 제2 상부 배선층(M12) 각각 사이에 배치되는 콘택 비아(V0)를 더 포함할 수 있다. 제2 우회 배선 구조물(DS2)과 제1 상부 게이트 라인(GL1b) 사이에 제2 게이트 콘택(CB1b)이 더 배치되고, 제2 우회 배선 구조물(DS2)과 제2 하부 게이트 라인(GL2a) 사이에 제3 게이트 콘택(CB2a)이 더 배치될 수 있다. 즉, 제1 상부 게이트 라인(GL1b)으로부터 제3 게이트 콘택(CB1b)을 통해, 제4 하부 배선층(M04)을 통해, 콘택 비아(V0)에 의해 연결된 제2 상부 배선층(M12)을 통해, 콘택 비아(V0)에 의해 연결된 제1 하부 배선층(M01)을 통해, 및 제3 게이트 콘택(CB2a)을 통해, 제2 하부 게이트 라인(GL2a)까지 전기적 경로(DP2)가 형성될 수 있고, 상기 전기적 경로(DP2)에 제1 제어 신호(A)가 제공될 수 있다.
제1 게이트 콘택(CB1a)이 제3 게이트 콘택(CB2a)과 서로 엇갈린 형태로 배치됨에 따라, 제1 하부 게이트 라인(GL1a)과 제2 하부 게이트 라인(GL2a)이 각각 제1 게이트 콘택(CB1a) 및 제3 게이트 콘택(CB2a)에 의해 제2 하부 배선층(M02)과 제1 하부 배선층(M01)에 연결될 수 있다. 또한, 제2 게이트 콘택(CB1b)이 제4 게이트 콘택(CB2b)과 서로 엇갈린 형태로 배치됨에 따라, 제1 상부 게이트 라인(GL1b)과 제2 상부 게이트 라인(GL2b)이 각각 제2 게이트 콘택(CB1b) 및 제4 게이트 콘택(CB2b)에 의해 제4 하부 배선층(M04) 및 제3 하부 배선층(M03)에 연결될 수 있다. 따라서, 제1 및 제2 우회 배선 구조물들(DS1, DS2)은 2CPP의 상대적으로 좁은 폭의 표준 셀(100) 영역 내에 형성될 수 있다. 또한, 제1 및 제2 우회 배선 구조물들(DS1, DS2)의 형성에 필요한 배선층(M0, M1)의 수(또는 금속 트랙의 수) 또한 감소될 수 있어, 표준 셀 영역의 높이가 감소될 수 있다.
도 2b에 예시적으로 도시된 바와 같이, 콘택 비아(V0)는 제1 방향으로 연장되는 하부 배선층(M0)과 제2 방향으로 연장되는 상부 배선층(M1)이 오버랩되는(또는 X-Y 평면 상에서 교차하는) 위치에 배치될 수 있고, 콘택 비아(V0)는 예를 들어 아일랜드 타입을 가질 수 있다. 예를 들어, 도 2a에 도시된 바와 같이, 콘택 비아(V0)는 원형 수직 단면을 가질 수 있고, 또는 도 2b에 표시된 바와 같이, 콘택 비아(V0)는 사각형 수직 단면을 가질 수 있다. 콘택 비아(V0)는 제1 및 제2 액티브 영역(AR1, AR2) 상에 배치될 수 있고, 이에 따라 제1 및 제2 우회 배선 구조물들(DS1, DS2)이 제1 및 제2 액티브 영역(AR1, AR2) 및 더미 영역(DR)과 오버랩되는 위치에 형성될 수 있다.
도 2b에 예시적으로 도시된 바와 같이, 제1 및 제2 게이트 라인들(GL1, GL2) 사이의 제1 액티브 영역(AR1) 부분에는 공통 콘택 패드(CPO)가 배치될 수 있고, 공통 콘택 패드(CPO)는 제2 방향으로 연장되어 제1 및 제2 게이트 사이의 제2 액티브 영역(AR2) 부분까지 연장될 수 있다. 또한, 하부 배선층(M0)은 더미 영역(DR) 상에 배치되는 제5 하부 배선층(M05)을 더 포함할 수 있다. 더미 영역(DR) 상의 공통 콘택 패드(CP0) 상에 출력 비아(DVO)가 배치될 수 있고, 공통 콘택 패드(CPO)는 출력 비아(DV0)에 의해 제5 하부 배선층(M05)과 전기적으로 연결될 수 있다. 이에 따라, 제1 및 제2 액티브 영역들(AR1, AR2)이 공통 콘택 패드(CPO) 및 출력 비아(DV0)를 통해 출력 노드(Y)에 연결될 수 있다.
예시적인 실시예들에 따른 표준 셀(100)에 따르면, 제1 및 제2 액티브 영역들(AR1, AR2)과 더미 영역(DR) 상에 상대적으로 적은 개수의 하부 배선층(M0)(예를 들어 제1 방향으로 연장되는 5개의 하부 배선층(M0))을 포함할 수 있다. 일반적으로 하부 배선층(M0)은 일정한 폭 및 일정한 간격으로 반복적으로 배치되므로, 표준 셀에 포함되는 하부 배선층(M0)의 개수(다시 말하면, 하부 배선층(M0)의 트랙 수)를 줄이는 것이 표준 셀 사이즈 스케일링(예를 들어 표준 셀 높이 스케일링)에 유리할 수 있다. 그러나, 더미 영역(DRX)(도 5 참조) 상에 크로스 커플 구조를 위한 사선 콘택(CBd)(도 5 참조)을 형성하는 비교예에 따른 표준 셀(100X)(도 5 참조)에 따르면, 더미 영역(DRX)의 높이(H2X)(도 5 참조)(또는 Y 방향에 따른 길이)가 길어질 필요가 있고, 표준 셀의 높이 또한 길어질 수 있다.
그러나, 예시적인 실시예들에 따른 표준 셀(100)에 따르면, 제1 액티브 영역(AR1) 상으로부터 제2 액티브 영역(AR2) 상까지 연장되는 제1 및 제2 우회 배선 구조물들(DS1, DS2)에 의해 크로스 커플 구조가 구현될 수 있다. 따라서, 더미 영역(DR)에 종래의 크로스 커플 구조를 위한 사선 콘택(CBd)을 형성할 필요가 없다. 따라서, 더미 영역(DR)의 셀 높이(H2)는 표준 셀(100X)에 따른 더미 영역(DRX)의 높이(H2X)보다 감소될 수 있다.
또한, 출력 노드(Y)를 위한 제5 하부 배선층(M05)이 공통 콘택 패드(CP0)와 연결됨에 따라, 출력 노드(Y)를 위한 하부 배선층(M0)이 더미 영역(DR) 상에 배치될 수 있다. 따라서, 예를 들어 총 5개의 하부 배선층(M0)에 의해 2CPP 크로스 커플 구조가 얻어질 수 있다. 즉, 감소된 트랙 수의 하부 배선층(M0)에 의해 감소된 셀 높이를 갖는 크로스 커플 구조가 구현될 수 있다.
결론적으로, 단방향 구조를 갖는 하부 배선층(M0)과 상부 배선층(M1)을 포함하는 제1 및 제2 우회 배선 구조물들(DS1, DS2)에 의해 크로스 커플 구조를 구현할 수 있다. 따라서, 더미 영역(DR) 상에 크로스 커플 구조를 위하여 종래 사용되는 사선 콘택 등을 형성할 필요가 없다. 이에 따라 사선 콘택 형성에서 발생할 수 있는 공정 리스크가 감소될 수 있다. 또한, 더미 영역(DR) 상에 상기 사선 콘택 대신에 공통 콘택 패드(CPO) 및 출력 비아(DVO)가 배치될 수 있으므로, 더미 영역(DR)의 셀 높이가 감소될 수 있다. 이에 따라 표준 셀(100)의 셀 높이가 감소될 수 있다.
도 3은 예시적인 실시예들에 따라, 도 1의 크로스 커플 구조에 대응하는 표준 셀(100A)의 일부를 나타내는 레이아웃이다.
도 3을 참조하면, 제1 게이트 콘택(CB1a)은 제1 하부 배선층(M01)과 제1 하부 게이트 라인(GL1a)이 오버랩되는 영역(또는 X-Y 면 상에서 교차하는 영역) 상에 배치될 수 있고, 제3 게이트 콘택(CB2a은 제2 하부 배선층(M02)과 제2 하부 게이트 라인(GL2a)이 오버랩되는 영역 상에 배치될 수 있다. 이에 따라, 제1 우회 배선 구조물(DS1A)은 제1 하부 배선층(M01)을 포함하는 한편, 제2 우회 배선 구조물(DS2A)은 제2 하부 배선층(M02)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 우회 배선 구조물(DS1A)과 제2 우회 배선 구조물(DS2A)에 의해 얻어지는 전기적 경로(DP1A, DP2A)의 길이가 동일할 수 있다. 예를 들어, 도 2b에 도시된 표준 셀(100)에서는, 제1 우회 배선 구조물(DS1)에 의해 제공될 수 있는 전기적 경로(DP1)에 포함되는 제1 상부 배선층(M11)의 길이가 제2 우회 배선 구조물(DS2)에 의해 제공될 수 있는 전기적 경로(DP2)에 포함되는 제2 상부 배선층(M12)의 길이보다 더 짧을 수 있다. 그러나, 도 3에 도시된 표준 셀(100A)에서는 제1 우회 배선 구조물(DS1)에 의해 제공될 수 있는 전기적 경로(DP1A)에 포함되는 제1 상부 배선층(M11)의 길이가 제2 우회 배선 구조물(DS2A)에 의해 제공될 수 있는 전기적 경로(DP2A)에 포함되는 제2 상부 배선층(M12)의 길이와 실질적으로 동일할 수 있고, 이에 따라 제1 우회 배선 구조물(DS1A)과 제2 우회 배선 구조물(DS2A)에 의해 얻어지는 전기적 경로(DP1A, DP2A)의 길이가 실질적으로 동일할 수 있다.
도 4는 예시적인 실시예들에 따라, 도 1의 크로스 커플 구조에 대응하는 표준 셀(100B)의 일부를 나타내는 레이아웃이다.
도 4를 참조하면, 표준 셀(100B)은 총 4개의 라인을 따라 연장되는 하부 배선층(M0)을 포함할 수 있다. 예를 들어, 도 2b 및 도 3에 도시된 표준 셀(100, 100A)은 제2 방향(예를 들어 Y 방향)을 따라 총 5개의 하부 배선층(M0)이 평행하게 연장되는 반면, 도 4에 도시된 표준 셀(100B)은 제2 방향을 따라 총 5개의 하부 배선층(M0)이 총 4개의 라인을 따라 평행하게 연장된다.
하부 배선층(M0)은 제1 내지 제5 하부 배선층들(M01, M02, M03, M04, M05)을 포함할 수 있고, 제3 및 제4 하부 배선층들(M03, M04)이 제2 액티브 영역(AR2) 상에서 제1 방향을 따라 서로 일직선 상에 배치될 수 있다. 이에 따라 제3 및 제4 하부 배선층들(M03, M04)과 각각 연결되는 제2 게이트 콘택(CB1b) 및 제4 게이트 콘택(CB2b) 또한 제1 방향을 따라 서로 일직선 상에 배치될 수 있다. 도 4에 도시된 바와 같이, 표준 셀(100B)은 높이 방향으로 총 4개의 라인을 따라 연장되도록 하부 배선층(M0)이 배치될 수 있고, 도 2b에 도시된 표준 셀(100)에 비하여 더욱 감소된 개수의 하부 배선층(M0)을 포함할 수 있다.
한편, 도 4에 도시된 것과는 달리, 제1 및 제2 하부 배선층들(M01, M02)이 제1 액티브 영역(AR1) 상에서 제1 방향을 따라 서로 일직선 상에 배치되고, 제3 및 제4 하부 배선층들(M03, M04)은 제1 방향을 따라 서로 평행하게 연장될 수 있다.
도 4에 예시적으로 도시된 것과 같이, 제1 게이트 콘택(CB1a)은 제1 액티브 영역(AR1) 상의 제1 하부 게이트 라인(GL1a) 상에 배치될 수 있고, 제3 게이트 콘택(CB2a)은 더미 영역(DR) 상의 제2 하부 게이트 라인(GL2a) 상에 배치될 수 있다. 한편, 제1 및 제3 게이트 콘택들(CB1a, CB2a)의 위치는 이에 한정되는 것은 아니다. 제1 액티브 영역(AR1)의 Y 방향 높이, 또는 제1 액티브 영역(AR1) 내에 형성되는 핀형 활성 영역(도시 생략)의 개수, 더미 영역(DR)의 Y 방향 높이, 하부 배선층(M0)의 라인 폭(Y 방향 폭) 또는 이격 거리에 따라 제1 및 제3 게이트 콘택들(CB1a, CB2a)의 위치는 달라질 수 있다. 예를 들어, 제1 게이트 콘택(CB1a)은 제1 액티브 영역(AR1) 상에 배치되는 반면, 도 4에 도시된 것과는 달리 제3 게이트 콘택(CB2a)은 더미 영역(DR)과 제1 액티브 영역(AR1)의 경계에서 더미 영역(DR)과 제1 액티브 영역(AR1) 모두와 오버랩되도록 배치될 수도 있다.
예시적인 실시예들에 따른 표준 셀(100B)에 따르면, 제1 및 제2 우회 배선 구조물(DS1B, DS2B)을 사용하여 감소된 트랙 수의 하부 배선층(M0)을 사용하여 2CPP 구조의 크로스 커플 구조를 구현할 수 있다.
도 5는 비교예에 따른 크로스 커플 구조에 대응하는 표준 셀(100X)의 일부를 나타내는 레이아웃이다. 여기서 표준 셀(100X)은 사선 콘택(diagonal contact)(CBd)을 포함하는 2CPP 크로스 커플 구조에 대응된다.
도 5를 참조하면, 표준 셀(100X)은 제1 및 제2 액티브 영역들(AR1, AR2), 제1 및 제2 게이트 라인들(GL1, GL2), 게이트 절단층(CT), 및 게이트 콘택들(CB1a, CB1b, CB2a, CB2b) 및 사선 콘택(CBd)을 포함한다. 제1 및 제2 액티브 영역들(AR1, AR2)은 각각 제2 방향(Y 방향)을 따라 제1 및 제3 높이(H1X, H3X)를 가질 수 있고, 더미 영역(DRX)은 제2 방향을 따라 제2 높이(H2X)를 가질 수 있다.
게이트 콘택들(CB1a, CB1b, CB2a, CB2b)은 모두 더미 영역(DRX) 상에 배치될 수 있다. 제1 상부 게이트 라인(GL1b) 및 제2 하부 게이트 라인(GL2a) 상의 게이트 콘택들(CB1b, CB2a)에는 제1 제어 신호(A)가 인가되고, 제1 하부 게이트 라인(GL1a) 및 제2 상부 게이트 라인(GL2b) 상의 게이트 콘택들(CB1a, CB2b)에는 제2 제어 신호(B)가 인가된다. 이때, 게이트 콘택들(CB1a, CB2b)은 사선 콘택(CBd)에 의해 전기적으로 연결된다.
표준 셀(100X)에 따라 반도체 장치를 형성할 경우, 게이트 콘택들(CB1a, CB2b)과 사선 콘택(CBd)의 연결이 끊어지거나 사선 콘택(CBd)이 중간에 끊어지는 워닝 포인트(warning point) 또는 위크 패턴(weak pattern)이 발생할 수 있고, 이에 따라, 반도체 장치의 수율이 감소할 수 있다.
또한, 표준 셀(100X)에 따르면 게이트 콘택들(CB1a, CB1b, CB2a, CB2b) 및 사선 콘택(CBd)이 모두 더미 영역(DRX) 상에 배치되므로, 더미 영역(DRX)의 제2 높이(H2X)(또는 Y 방향 길이)가 증가될 필요가 있고 표준 셀 면적 스케일링에 불리할 수 있다.
도 6은 예시적인 실시예들에 따른 표준 셀(200)의 일부를 나타내는 레이아웃이다. 도 7a는 도 6의 7A-7A' 선에 따른 단면도를 나타내고, 도 7b는 도 6의 7B-7B' 선에 따른 단면도를 나타내고, 도 7c는 도 6의 7C-7C' 선에 따른 단면도를 나타낸다.
본 실시예에 따른 표준 셀(200)은 도 2a 및 도 2b에 예시된 표준 셀(100)의 일 구현예로서, 도 2a 및 도 2b를 참조하여 상술된 내용은 본 실시예에 적용될 수 있으며, 중복된 설명은 생략하기로 한다. 이하에서는, 본 실시예에 따른 표준 셀(200)과 도 2a 및 도 2b에 예시된 표준 셀(100)과의 차이점을 중심으로 설명하기로 한다.
도 6 내지 도 7c를 참조하면, 기판(210)은 반도체 기판일 수 있다. 예를 들어, 기판(210)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(210)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
기판(210)으로부터 복수의 제1 및 제2 핀형 활성 영역(AF1, AF2)과 복수의 더미 활성 영역(DF)이 돌출되어 배치될 수 있다. 예를 들어, 제1 액티브 영역(AR1) 상에는 복수의 제1 액티브 핀들(AF1)이 배치될 수 있고, 제2 액티브 영역(AR2) 상에는 복수의 제2 액티브 핀들(AF2)이 배치될 수 있다. 복수의 제1 액티브 핀들(AF1)은 예를 들어 NMOS 트랜지스터(예를 들어, 도 1의 NM1, NM2)를 구성할 수 있고, 복수의 제2 액티브 핀들(AF2)은 예를 들어 PMOS 트랜지스터(예를 들어, 도 1의 PM1, PM2)를 구성할 수 있다. 더미 영역(DR) 상에는 복수의 더미 핀들(DF)이 배치될 수 있다.
소자 분리막(212)은 기판(210) 상에서 복수의 핀들(AF1, AF2, DF) 각각의 하측벽(lower sidewall)을 덮도록 배치될 수 있다.
제1 내지 제3 게이트 라인들(GL1, GL2, GL3)이 복수의 핀들(AF1, AF2, DF)을 가로질러 Y 방향을 따라 상호 평행하게 연장될 수 있다. 제1 내지 제3 게이트 라인들(GL1, GL2, GL3)은 복수의 핀들(AF1, AF2, DF) 각각의 상면 및 양 측벽과, 소자 분리막(212)의 상면을 덮으면서 연장될 수 있다.
제1 및 제2 게이트 라인들(GL1, GL2)은 크로스 커플 구조에 포함되는 게이트 라인들이고, 제3 게이트 라인(GL3)은 표준 셀(200) 내에 포함되는 다른 구성요소를 위하여 제공되는 게이트 라인일 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)은 게이트 절단층(CT)에 의해 분리될 수 있다. 예를 들어, 도 7a에 도시된 것과 같이, 제2 게이트 라인(GL2)은 제2 하부 게이트 라인(GL2a)과 제2 상부 게이트 라인(GL2b)으로 분리될 수 있고, 게이트 절단층(CT)과 오버랩되는 영역에서 제거된 제2 게이트 라인(GL2) 부분은 매립 절연층(220)에 의해 채워질 수 있다.
게이트 라인들(GL1, GL2, GL3)은 일함수 금속 함유층 및 갭필 금속막을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시예들에서, 게이트 라인들(GL1, GL2, GL3)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다. 게이트 라인들(GL1, GL2, GL3)은 예를 들어 화학 기상 퇴적(CVD) 공정, 또는 원자층 퇴적(ALD) 공정 등에 의해 형성될 수 있다.
게이트 라인들(GL1, GL2, GL3)과 복수의 핀들(AF1, AF2, DF) 사이에는 게이트 절연막(232)이 형성될 수 있다. 게이트 절연막(232)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 게이트 절연막(232)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 상기 고유전막은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 복수의 핀들(AF1, AF2, DF)과 게이트 절연막(232)과의 사이에 계면층(도시 생략)이 개재될 수 있다. 상기 계면층은 산화막, 질화막, 또는 산화질화막과 같은 절연 물질로 형성될 수 있다.
게이트 라인들(GL1, GL2, GL3)의 양 측벽 상에는 절연 스페이서(234)가 배치될 수 있다. 절연 스페이서(234)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 절연 스페이서(234)는 실리콘 질화막보다 유전 상수가 더 작은 물질막, 예를 들면 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 핀들(AF1, AF2, DF) 상에서 게이트 라인들(GL1, GL2, GL3) 각각의 양측에는 소스/드레인 영역(240)이 형성될 수 있다. 게이트 라인들(GL1, GL2, GL3)과 소스/드레인 영역(240)은 게이트 절연막(232) 및 절연 스페이서(234)를 사이에 두고 서로 이격될 수 있다. 소스/드레인 영역(240)은 복수의 핀들(AF1, AF2, DF)의 일부에 형성된 불순물 이온주입 영역, 복수의 핀들(AF1, AF2, DF)에 형성된 복수의 리세스 영역(도시 생략)으로부터 에피택셜 성장된 반도체 에피택셜층, 또는 이들의 조합으로 이루어질 수 있다. 소스/드레인 영역(240)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다. 예시적인 실시예들에 있어서, 복수의 제1 액티브 핀들(AF1) 상에 형성되는 트랜지스터가 NMOS 트랜지스터이며, 제1 액티브 핀들(AF1) 양 측의 소스/드레인 영역(240)은 에피택셜 성장된 Si 층 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있으며, N 형 불순물을 포함할 수 있다. 또한, 복수의 제2 액티브 핀들(AF2) 상에 형성되는 트랜지스터가 PMOS 트랜지스터이며, 제2 액티브 핀들(AF2) 양 측의 소스/드레인 영역(240)은 에피택셜 성장된 SiGe 층으로 이루어질 수 있으며, P 형 불순물을 포함할 수 있다.
소스/드레인 영역(240) 중 일부 영역은 게이트간 절연막(242)으로 덮일 수 있다. 게이트간 절연막(242)은 실리콘 산화막으로 이루어질 수 있다. 게이트 라인들(GL1, GL2, GL3) 및 게이트간 절연막(242) 상에 제1 식각 정지층(244)이 형성될 수 있다. 제1 식각 정지층(244)은 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 제1 식각 정지층(244) 상에 제1 층간 절연막(246)이 형성될 수 있다. 제1 층간 절연막(246)은 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 제1 층간 절연막(246)은 제1 식각 정지층(244)과 식각 선택비를 갖는 물질을 포함할 수 있다.
게이트 라인들(GL1, GL2, GL3) 양 측의 복수의 핀들(AF1, AF2, DF) 상에는 소스/드레인 영역(240)에 연결되는 액티브 콘택 패드(CPA)가 형성될 수 있다. 액티브 콘택 패드(CPA)는 각각 복수의 핀들(AF1, AF2, DF)을 가로지르는 방향(도 1의 Y 방향)으로 연장되도록 형성될 수 있다. 액티브 콘택 패드(CPA)는 게이트간 절연막(242), 제1 식각 정지층(244), 및 제1 층간 절연막(246)에 의해 둘러싸일 수 있고, 액티브 콘택 패드(CPA)의 측벽 상에 배리어막(248)이 선택적으로 형성될 수 있다. 예시적인 실시예들에 있어서, 액티브 콘택 패드(CPA)는 텅스텐(W), 코발트(Co), 니켈(Ni), 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 또는 이들의 조합으로 이루어질 수 있고, 배리어막(248)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
제1 및 제2 게이트 라인들(GL1, GL2) 사이의 복수의 핀들(AF1, AF2, DF) 상에는 소스/드레인 영역(240)에 연결되는 공통 콘택 패드(CPO)가 형성될 수 있다. 공통 콘택 패드(CPO)는 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2), 및 더미 영역(DR) 모두와 오버랩되도록 제2 방향으로 연장될 수 있다.
절연 라이너(250)는 액티브 콘택 패드(CPA), 공통 콘택 패드(CPO)와 제1 층간 절연막(246)의 상면을 커버하도록 콘포말하게 배치될 수 있다. 절연 라이너(250)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있고, 제1 층간 절연막(246)과 식각 선택비를 갖는 물질을 포함할 수 있다.
게이트 라인들(GL1, GL2, GL3) 상에는 게이트 콘택 플러그(260)가 형성될 수 있다. 게이트 콘택 플러그(260)는 도 2a 및 도 2b를 참조로 설명한 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)에 대응할 수 있다. 게이트 콘택 플러그(260)는 제1 식각 정지층(244), 제1 층간 절연막(246) 및 절연 라이너(250)에 의해 둘러싸일 수 있고, 게이트 콘택 플러그(260)의 측벽 상에 배리어막(262)이 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 콘택 플러그(260)는 텅스텐(W) 또는 코발트(Co)로 이루어질 수 있고, 배리어막(262)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
액티브 콘택 패드(CPA) 상의 절연 라이너(250) 상에는 매립 절연층(264)이 형성될 수 있다. 매립 절연층(264)의 상면은 게이트 콘택 플러그(260)의 상면과 동일 평면 상에 위치할 수 있다.
액티브 콘택 패드(CPA) 상에는 액티브 콘택 플러그(270)가 형성될 수 있다. 액티브 콘택 플러그(270)의 측벽 상에 배리어막(272)이 형성될 수 있다. 액티브 콘택 플러그(270)는 도 2a 및 도 2b를 참조로 설명한 출력 콘택(DVO)에 대응할 수 있다. 또한 액티브 콘택 플러그(270)는 액티브 콘택 패드(CPA)를 전원 배선층(VSS, VDD)에 연결시키는 액티브 콘택(CPP)(도 6 참조)에 대응할 수 있다.
게이트 콘택 플러그(260)와 절연 라이너(250) 상에는 제1 방향으로 연장되는 하부 배선층(M0)이 형성될 수 있다. 하부 배선층(M0)은 도 2a 및 도 2b를 참조로 설명한 제1 내지 제5 하부 배선층들(M01, M02, M03, M04, M05)을 포함할 수 있다. 하부 배선층(M0)은 제1 방향으로 연장되는 전원 배선층(VSS, VDD)을 더 포함할 수 있다.
절연 라이너(250) 상에는 하부 배선층(M0)을 커버하는 제2 층간 절연막(274)이 형성될 수 있다. 제2 층간 절연막(274)은 TEOS (tetraethyl orthosilicate) 막, 또는 약 2.2 ~ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다.
제2 층간 절연막(274) 상에는 제2 방향으로 연장되는 상부 배선층(M1)이 형성될 수 있다. 상부 배선층(M1)은 도 2a 및 도 2b를 참조로 설명한 제1 및 제2 상부 배선층들(M11, M12)에 대응할 수 있다. 비아 플러그(276)는 제2 층간 절연막(274)을 관통하여 상부 배선층(M1)과 하부 배선층(M0)을 연결하도록 배치될 수 있다. 비아 플러그(276)는 도 2a 및 도 2b를 참조로 설명한 콘택 비아(V0)에 대응할 수 있다. 비아 플러그(276)의 측벽 상에는 배리어막(278)이 형성될 수 있다.
도 7a 내지 도 7c에는 편의상 하부 배선층(M0)과 상부 배선층(M1)이 각각 제1 방향 및 제2 방향으로 연장되는 단방향 배선 구조에 대하여 도시하였다. 그러나, 상부 배선층(M1) 상에 제1 방향으로 연장되는 추가적인 배선층이 더 형성되고, 상부 배선층(M1)이 콘택 비아(V0)를 통해 상기 추가적인 배선층에 연결될 수도 있다.
도 8은 예시적인 실시예들에 따른 표준 셀(200A)의 일부를 나타내는 레이아웃이다. 본 실시예에 따른 표준 셀(200A)은 도 4에 예시된 표준 셀(100B)의 일 구현예로서, 도 4를 참조하여 상술된 내용은 본 실시예에 적용될 수 있으며, 중복된 설명은 생략하기로 한다.
도 8을 참조하면, 표준 셀(200A)은 제1 액티브 영역(AR1) 상에 2개의 제1 액티브 핀들(AF1)이 배치되고, 제2 액티브 영역(AR2) 상에 2개의 제2 액티브 핀들(AF2)이 배치되며, 더미 영역(DR) 상에 2개의 더미 핀들(DF)이 배치된다. 반면, 도 6을 참조로 설명한 표준 셀(200)에서는 제1 액티브 영역(AR1) 상에 3개의 제1 액티브 핀들(AF1)이 배치되고, 제2 액티브 영역(AR2) 상에 3개의 제2 액티브 핀들(AF2)이 배치되며, 더미 영역(DR) 상에 3개의 더미 핀들(DF)이 배치된다. 예를 들어, 표준 셀(200A) 내에 포함되는 핀들(AF1, AF2, DF)의 개수가 상대적으로 작을 때, 표준 셀(200A)은 총 4개의 라인을 따라 연장되는 하부 배선층(M0)을 포함하여 2CPP 크로스 커플 구조를 구현할 수 있다. 따라서, 표준 셀(200A)은 콤팩트한 셀 면적을 가질 수 있다.
그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 표준 셀 내에 포함되는 핀들(AF1, AF2, DF)의 개수가 상대적으로 많더라도, 하부 배선층(M0) 사이의 이격 거리가 상대적으로 크게 확보될 수 있도록 표준 셀(200A)은 총 4개의 하부 배선층(M0)을 포함할 수 있다.
도 8에서는 제2 액티브 영역(AR2) 상에서 제3 하부 배선층(M03)과 제4 하부 배선층(M04)이 일직선 상에 배치되는 것으로 예시적으로 도시하였으나, 이와는 달리, 제1 액티브 영역(AR1) 상에서 제1 하부 배선층(M01)과 제2 하부 배선층(M02)이 일직선 상에 배치될 수도 있다.
도 9는 예시적인 실시예들에 따른 크로스 커플 구조를 갖는 스캔 플립플롭(400)을 나타내는 블록도이다.
도 9를 참조하면, 스캔 플립플롭(400)은 멀티플렉서(MUX) 및 플립플롭(FF)을 포함할 수 있다. 스캔 플립플롭(400)은 도 1 내지 도 8을 참조하여 상술한 크로스 커플 구조를 포함할 수 있으며, 구체적으로, 멀티플렉서(MUX) 및 플립플롭(FF)은 각각 크로스 커플 구조(예를 들어, 도 1의 XC)를 포함할 수 있다. 본 실시예에 따르면, 멀티플렉서(MUX), 마스터 래치(ML) 및/또는 슬레이브 래치(SL)는 도 2a, 도 2b, 도 3, 도 4, 도 6, 도 7a 내지 7c, 또는 도 8에 예시된 표준 셀(100, 100A, 100B, 200, 200A)과 같이 구현될 수 있다. 본 실시예에 따른 스캔 플립플롭(400)은 표준 셀로 구현될 수 있다. 본 발명의 실시예들에 따른 집적회로 소자는 이러한 크로스 커플 구조를 포함한 스캔 플립플롭(400)가 구현될 표준 셀을 포함할 수 있다.
멀티플렉서(MUX)는 데이터 입력 신호(D) 및 스캔 입력 신호(SI)를 수신하고, 동작 모드에 따라 데이터 입력 신호(D) 및 스캔 입력 신호(SI) 중 하나를 선택하여 내부 신호(IS)로 제공할 수 있다. 본 실시예에서, 멀티플렉서(MUX)는 크로스 커플 구조(예를 들어, 도 1의 XC)를 포함하도록 구현될 수 있다. 멀티플렉서(MUX)는 제1 동작 모드에서 데이터 입력 신호(D)를 선택하고 데이터 입력 신호(D)에 기초하여 내부 신호(IS)를 제공하며, 제2 동작 모드에서 스캔 입력 신호(SI)를 선택하고 스캔 입력 신호(SI)에 기초하여 내부 신호(IS)를 제공한다. 예를 들어, 제1 동작 모드는 데이터 전달을 수행하는 정상(normal) 동작 모드이고 제2 동작 모드는 테스트 동작을 수행하는 스캔 테스트 모드일 수 있다.
플립플롭(FF)은 클럭 신호(CLK)에 기초하여 내부 신호(IS)를 래치할 수 있다. 본 실시예에서, 플립플롭(FF)은 마스터 래치(ML) 및 슬레이브 래치(SL)를 포함하는 마스터-슬레이브 플립플롭일 수 있다. 마스터 래치(ML)는 클럭 신호(CLK)에 기초하여 내부 신호(IS)를 래치하고, 슬레이브 래치(SL)는 클럭 신호(CLK)에 기초하여 마스터 래치(ML)의 출력을 래치하여 출력 신호(OUT)를 제공할 수 있다. 일 실시예에서, 마스터 래치(ML) 및/또는 슬레이브 래치(SL)는 크로스 커플 구조를 포함하도록 구현될 수 있다.
도 10은 예시적인 실시예들에 따른 크로스 커플 구조(XC)를 갖는 멀티플렉서(500)를 나타내는 회로도이다.
도 10을 참조하면, 멀티플렉서(500)는 제1 삼상 인버터(tri-state inverter)(TIVTa) 및 제2 삼상 인버터(TIVTb)를 포함할 수 있다. 제1 및 제2 삼상 인버터들(TIVTa, TIVITb)은 출력 노드(Y)를 공유하고, 서로 마주보도록 배치될 수 있다. 멀티플렉서(500)는 표준 셀로 구현될 수 있다. 크로스 커플 구조(XC)는 도 1의 크로스 커플 구조(XC)에 대응할 수 있다.
제1 삼상 인버터(TIVTa)는 제1 및 제3 PMOS 트랜지스터들(PM1, PM3) 및 제1 및 제3 NMOS 트랜지스터들(NM1, NM3)을 포함할 수 있다. 구체적으로, 제3 PMOS 트랜지스터(PM3)는 전원 단자(VDD)에 연결된 소스 및 데이터 입력 신호(D)가 인가되는 게이트를 포함할 수 있고, 제3 NMOS 트랜지스터(NM3)는 그라운드 단자(GND)에 연결된 소스 및 데이터 입력 신호(D)가 인가되는 게이트를 포함할 수 있다. 제1 PMOS 트랜지스터(PM1)는 제3 PMOS 트랜지스터(PM3)의 드레인에 연결된 소스, 스캔 인에이블 신호(SE)가 인가되는 게이트, 및 출력 노드(Y)에 연결된 드레인을 포함할 수 있다. 제1 NMOS 트랜지스터(NM1)는 제1 PMOS 트랜지스터(PM1) 및 출력 노드(Y)에 연결된 드레인, 반전 스캔 인에이블 신호(NSE)가 인가되는 게이트, 및 제3 NMOS 트랜지스터(NM3)에 연결된 소스를 포함할 수 있다.
제2 삼상 인버터(TIVTb)는 제2 및 제4 PMOS 트랜지스터들(PM2, PM4) 및 제2 및 제4 NMOS 트랜지스터들(NM2, NM4)을 포함할 수 있다. 구체적으로, 제4 PMOS 트랜지스터(PM4)는 전원 단자(VDD)에 연결된 소스 및 스캔 입력 신호(SI)가 인가되는 게이트를 포함할 수 있고, 제4 NMOS 트랜지스터(NM4)는 그라운드 단자(GND)에 연결된 소스 및 스캔 입력 신호(SI)가 인가되는 게이트를 포함할 수 있다. 제2 PMOS 트랜지스터(PM2)는 제4 PMOS 트랜지스터(PM4)의 드레인에 연결된 소스, 반전 스캔 인에이블 신호(NSE)가 인가되는 게이트, 및 출력 노드(Y)에 연결된 드레인을 포함할 수 있다. 제2 NMOS 트랜지스터(NM2)는 제2 PMOS 트랜지스터(PM2) 및 출력 노드(Y)에 연결된 드레인, 스캔 인에이블 신호(SE)가 인가되는 게이트, 및 제4 NMOS 트랜지스터(NM4)에 연결된 소스를 포함할 수 있다.
이와 같이, 본 실시예에 따르면, 제1 PMOS 트랜지스터(PM1)와 제2 NMOS 트랜지스터(NM2)의 게이트들에는 스캔 인에이블 신호(SE)가 인가되고, 제1 NMOS 트랜지스터(NM1)와 제2 PMOS 트랜지스터(PM2)의 게이트들에는 반전 스캔 인에이블 신호(NSE)가 인가될 수 있다. 따라서, 제1 및 제2 PMOS 트랜지스터들(PM1, PM2) 및 상기 제1 및 제2 NMOS 트랜지스터들(NM1, NM2)은 크로스 커플 구조(XC)를 구성할 수 있다. 본 실시예에 따르면, 크로스 커플 구조(XC)는 도 2a, 도 2b, 도 3, 도 4, 도 6, 도 7a 내지 7c, 또는 도 8에 예시된 표준 셀(100, 100A, 100B, 200, 200A)과 같이 구현될 수 있다.
도 11은 예시적인 실시예들에 따른 크로스 커플 구조(XC)를 갖는 메모리 셀(600)을 나타내는 회로도이다.
도 11을 참조하면, 메모리 셀(600)은 전원 단자(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 및 제2 패스 트랜지스터들(PS1, PS2)을 포함할 수 있다. 한 쌍의 인버터(INV1, INV2)는 크로스 커플 구조(XC')를 구성하며, 크로스 커플 구조(XC')는 도 1의 크로스 커플 구조(XC)에 대응할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)에 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다. 또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치 회로를 구성하기 위하여, 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다. 본 실시예에 따르면, 크로스 커플 구조(XC)는 도 2a, 도 2b, 도 3, 도 4, 도 6, 도 7a 내지 7c, 또는 도 8에 예시된 표준 셀(100, 100A, 100B, 200, 200A)과 같이 구현될 수 있다.
도 12는 예시적인 실시예들에 따른 크로스 커플 구조를 갖는 스캔 플립플롭을 포함하는 데이터 처리 장치(1000)를 나타내는 블록도이다.
도 12를 참조하면, 데이터 처리 장치(1000)는 스캔 플립플롭 그룹(1100) 및 로직 회로(1200)를 포함할 수 있고, 데이터 처리 장치(1000)는 집적 회로(IC), 시스템 온 칩(SoC), CPU(central processing unit) 또는 프로세서(processor)로 구현될 수 있다.
스캔 플립플롭 그룹(1100)은 복수의 스캔 플립플롭들(SFF)을 포함할 수 있고, 각 스캔 플립플롭(SFF)은 도 9에 예시된 스캔 플립플롭(400)으로 구현될 수 있다. 각 스캔 플립 플롭(SFF)은 본 발명의 실시예들에 따른 크로스 커플 구조를 포함할 수 있고, 구체적으로, 도 2a, 도 2b, 도 3, 도 4, 도 6, 도 7a 내지 7c, 또는 도 8에 예시된 표준 셀(100, 100A, 100B, 200, 200A)과 같이 구현될 수 있다. 각 스캔 플립플롭(SFF)은 클럭 신호(CLK)에 따라 로직 회로(1200)와 데이터 통신을 수행할 수 있다. 로직 회로(1200)는 동기 회로 또는 비동기 회로로 구현될 수 있다. 로직 회로(1200)는 입력 데이터(DIN) 또는 스캔 데이터(SIN)를 처리하고, 처리 결과에 대응되는 출력 데이터(DOUT)를 출력할 수 있다.
도 13은 예시적인 실시예들에 따른 저장 매체(2000)를 나타내는 블록도이다.
도 13을 참조하면, 저장 매체(2000)는 컴퓨터로 읽을 수 있는 저장 매체로서, 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 읽혀질 수 있는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(2000)는 디스크, 테이프, CD-ROM, DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 등과 같은 자기 또는 광학 매체, RAM, ROM, 플래시 메모리 등과 같은 휘발성 또는 비휘발성 메모리, USB 인터페이스를 통해서 엑세스 가능한 비휘발성 메모리, 그리고 MEMS(microelectromechanical systems) 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
도 13에 도시된 바와 같이, 컴퓨터로 읽을 수 있는 저장 매체(2000)는 배치 및 배선 프로그램(2100), 라이브러리(2200), 분석 프로그램(2300), 데이터 구조(2400)를 포함할 수 있다. 배치 및 배선 프로그램(2100)은 본 발명의 예시적 실시예에 따른 크로스 커플 구조를 갖는 표준 셀들에 대한 정보를 포함한 표준 셀 라이브러리를 사용하여 집적 회로를 설계하는 방법을 수행하기 위하여 복수개의 명령어들을 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(2000)는 선행하는 도면들 중 하나 이상에서 도시된 표준 셀을 포함하는 표준 셀 라이브러리를 이용하여 집적 회로를 설계하기 위한 임의의 명령들을 포함하는 배치 및 배선 프로그램(2100)을 저장할 수 있다. 라이브러리(2200)는 집적 회로를 구성하는 단위인 표준 셀에 대한 정보를 포함할 수 있다.
분석 프로그램(2300)은 집적 회로를 정의하는 데이터에 기초하여 집적 회로를 분석하는 방법을 수행하는 복수개의 명령들을 포함할 수 있다. 데이터 구조(2400)는 라이브러리(2200)에 포함된 표준 셀 라이브러리를 사용하거나, 라이브러리(2200)에 포함된 일반 표준 셀 라이브러리로부터 특정 정보를 추출하거나, 또는 분석 프로그램(2300)에 의해서 집적 회로의 특성을 분석하는 과정에서 생성된 데이터를 관리하기 위한 저장 공간 등을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 소자 DS1, DS2: 제1 및 제2 우회 배선 구조물
M0 (M01, M02, M03, M04, M05): 하부 배선층
M1 (M11, M12): 상부 배선층 V0: 콘택 비아
CB1a, CB1b, CB2a, CB2b: 게이트 콘택들
GL1a, GL1b, GL2a, GL2b: 게이트 라인들
CPO: 공통 콘택 비아 DV0: 출력 비아

Claims (20)

  1. 적어도 하나의 표준 셀을 포함하는 집적회로 소자로서, 상기 적어도 하나의 표준 셀은,
    더미 영역 양 측 상에 각각 배치되며, 서로 다른 도전형을 가지며 제1 방향으로 연장되는 제1 및 제2 액티브 영역들;
    상기 제1 및 제2 액티브 영역들에 걸쳐 상기 제1 방향과 수직한 제2 방향으로 연장되고 서로 평행하게 배치되는 제1 및 제2 게이트 라인들;
    상기 제1 액티브 영역 상의 상기 제1 게이트 라인 부분을 상기 제2 액티브 영역 상의 상기 제2 게이트 라인 부분과 전기적으로 연결시키는 제1 우회 배선 구조물; 및
    상기 제1 액티브 영역 상의 상기 제2 게이트 라인 부분을 상기 제2 액티브 영역 상의 상기 제1 게이트 라인 부분과 전기적으로 연결시키는 제2 우회 배선 구조물을 포함하고,
    상기 제1 및 제2 우회 배선 구조물은, 상기 제1 방향으로 연장하는 하부 배선층, 상기 제2 방향으로 연장하는 상부 배선층, 및 상기 제1 액티브 영역 또는 상기 제2 액티브 영역 상부에 위치하며 상기 하부 배선층과 상기 상부 배선층 사이를 연결하는 콘택 비아를 포함하고,
    상기 더미 영역 상에서 상기 제1 및 제2 게이트 라인들을 가로지르도록 배치되어, 상기 제1 게이트 라인을 제1 하부 게이트 라인과 제1 상부 게이트 라인으로 분리하고, 상기 제2 게이트 라인을 제2 하부 게이트 라인과 제2 상부 게이트 라인으로 분리하는 게이트 절단층을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 우회 배선 구조물은 상기 제1 및 제2 액티브 영역들과 상기 더미 영역과 오버랩되도록 배치되고,
    상기 제2 우회 배선 구조물은 상기 제1 및 제2 액티브 영역들과 상기 더미 영역과 오버랩되도록 배치되고, 상기 제1 우회 배선 구조물과 이격되어 배치되는 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 액티브 영역 상의 상기 제1 게이트 라인 부분 상에 배치되는 제1 게이트 콘택;
    상기 제2 액티브 영역 상의 상기 제1 게이트 라인 부분 상에 배치되는 제2 게이트 콘택;
    상기 제1 액티브 영역 상의 상기 제2 게이트 라인 부분 상에 배치되는 제3 게이트 콘택; 및
    상기 제2 액티브 영역 상의 상기 제2 게이트 라인 부분 상에 배치되는 제4 게이트 콘택을 더 포함하고,
    상기 제1 및 제3 게이트 콘택들은 엇갈린 형태로(staggered form) 배치되거나, 상기 제2 및 제4 게이트 콘택들은 엇갈린 형태로 배치되는 것을 특징으로 하는 집적회로 소자.
  4. 제3항에 있어서,
    상기 제1 내지 제4 게이트 콘택들의 상기 제1 방향을 따른 폭이 상기 제1 및 제2 게이트 라인들의 피치 이하인 것을 특징으로 하는 집적회로 소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 게이트 절단층의 상기 제1 방향에 따른 폭은 상기 제1 및 제2 게이트 라인들의 피치의 2배 이하인 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 하부 배선층은 제1 내지 제4 하부 배선층들을 포함하고,
    상기 제1 및 제2 하부 배선층들 중 하나가 상기 제1 하부 게이트 라인에 연결되고, 상기 제1 및 제2 하부 배선층들 중 다른 하나가 상기 제2 하부 게이트 라인에 연결되는 것을 특징으로 하는 집적회로 소자.
  8. 제7항에 있어서,
    상기 제3 및 제4 하부 배선층들 중 하나가 상기 제1 상부 게이트 라인에 연결되고, 상기 제3 및 제4 하부 배선층들 중 다른 하나가 상기 제2 상부 게이트 라인에 연결되는 것을 특징으로 하는 집적회로 소자.
  9. 제7항에 있어서,
    상기 제1 및 제2 하부 배선층들은 상기 제1 액티브 영역 상에 배치되고,
    상기 제3 및 제4 하부 배선층들은 상기 제2 액티브 영역 상에 배치되는 것을 특징으로 하는 집적회로 소자.
  10. 제7항에 있어서,
    상기 제2 및 제3 하부 배선층들 중 어느 하나의 적어도 일부분이 상기 더미 영역과 오버랩되도록 배치되는 것을 특징으로 하는 집적회로 소자.
  11. 제1항에 있어서,
    상기 제1 및 제2 게이트 라인들 사이의 상기 제1 액티브 영역 상의 일부분으로부터 상기 제1 및 제2 게이트 라인들 사이의 상기 제2 액티브 영역 상의 일부분까지 연장되는 공통 콘택 패드를 더 포함하는 집적회로 소자.
  12. 제11항에 있어서,
    상기 더미 영역 상의 상기 공통 콘택 패드 상에 배치되는 출력 비아를 더 포함하고,
    상기 하부 배선층은, 상기 출력 비아와 연결되며 상기 더미 영역 상에서 상기 제1 방향으로 연장되는 제5 하부 배선층을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  13. 더미 영역 양 측 상에 각각 배치되며, 서로 다른 도전형을 가지며 제1 방향으로 연장되는 제1 및 제2 액티브 영역들;
    상기 제1 액티브 영역 상에서 상기 제1 방향과 수직한 제2 방향으로 연장되고 서로 평행하게 배치되는 제1 및 제2 하부 게이트 라인들;
    상기 제2 액티브 영역 상에서 상기 제2 방향으로 연장되고 서로 평행하게 배치되며, 상기 제1 및 제2 하부 게이트 라인들과 각각 이격되어 배치되는 제1 및 제2 상부 게이트 라인들;
    상기 제1 하부 게이트 라인을 상기 제2 상부 게이트 라인과 전기적으로 연결시키는 제1 우회 배선 구조물; 및
    상기 제2 하부 게이트 라인을 상기 제1 상부 게이트 라인과 전기적으로 연결시키는 제2 우회 배선 구조물을 포함하고,
    상기 제1 및 제2 우회 배선 구조물은, 상기 제1 방향으로 연장하는 단방향 구조의 하부 배선층, 상기 제2 방향으로 연장하는 단방향 구조의 상부 배선층, 및 상기 제1 액티브 영역 또는 상기 제2 액티브 영역 상부에 위치하며 상기 하부 배선층과 상기 상부 배선층 사이를 연결하는 콘택 비아를 포함하는 것을 특징으로 하는 집적회로 소자.
  14. 제13항에 있어서,
    상기 제1 하부 게이트 라인 상에 배치되는 제1 게이트 콘택;
    상기 제1 상부 게이트 라인 상에 배치되는 제2 게이트 콘택;
    상기 제2 하부 게이트 라인 상에 배치되는 제3 게이트 콘택; 및
    상기 제2 상부 게이트 라인 부분 상에 배치되는 제4 게이트 콘택을 더 포함하고,
    상기 제1 및 제3 게이트 콘택들은 엇갈린 형태로 배치되거나, 상기 제2 및 제4 게이트 콘택들은 엇갈린 형태로 배치되는 것을 특징으로 하는 집적회로 소자.
  15. 제14항에 있어서,
    상기 제1 및 제3 게이트 콘택들 중 어느 하나는 상기 제1 우회 배선 구조물과 연결되고, 상기 제1 및 제3 게이트 콘택들 중 다른 하나는 상기 제2 우회 배선 구조물과 연결되는 것을 특징으로 하는 집적회로 소자.
  16. 제14항에 있어서,
    상기 제2 및 제4 게이트 콘택들 중 어느 하나는 상기 제1 우회 배선 구조물과 연결되고, 상기 제2 및 제4 게이트 콘택들 중 다른 하나는 상기 제2 우회 배선 구조물과 연결되는 것을 특징으로 하는 집적회로 소자.
  17. 제14항에 있어서,
    상기 제1 내지 제4 게이트 콘택들의 상기 제1 방향을 따른 폭이 상기 제1 및 제2 게이트 라인들의 피치 이하인 것을 특징으로 하는 집적회로 소자.
  18. 제14항에 있어서,
    상기 하부 배선층은 상기 제1 액티브 영역 상의 제1 및 제2 하부 배선층들, 및 상기 제2 액티브 영역 상의 제3 및 제4 하부 배선층들을 포함하고,
    상기 제1 및 제2 하부 배선층들 중 어느 하나는 상기 제1 우회 배선 구조물과 연결되고, 상기 제1 및 제2 하부 배선층들 중 다른 하나는 상기 제2 우회 배선 구조물과 연결되는 것을 특징으로 하는 집적회로 소자.
  19. 제18항에 있어서,
    상기 제3 및 제4 하부 배선층들 중 어느 하나는 상기 제1 우회 배선 구조물과 연결되고, 상기 제3 및 제4 하부 배선층들 중 다른 하나는 상기 제2 우회 배선 구조물과 연결되는 것을 특징으로 하는 집적회로 소자.
  20. 제13항에 있어서,
    상기 제1 하부 게이트 라인과 상기 제2 하부 게이트 라인 사이에서 상기 제1 액티브 영역 상의 일부분으로부터 상기 제1 상부 게이트 라인과 상기 제2 상부 게이트 라인 사이에서 상기 제2 액티브 영역 상의 일부분까지 연장되며, 상기 더미 영역과 오버랩되도록 배치되는 공통 콘택 패드를 더 포함하는 집적회로 소자.
KR1020160166212A 2016-12-07 2016-12-07 집적회로 소자 KR102633141B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020160166212A KR102633141B1 (ko) 2016-12-07 2016-12-07 집적회로 소자
US15/655,125 US10249605B2 (en) 2016-12-07 2017-07-20 Integrated circuit devices
TW106134248A TWI715809B (zh) 2016-12-07 2017-10-03 積體電路及其裝置
CN201711283666.2A CN108172571B (zh) 2016-12-07 2017-12-07 集成电路器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160166212A KR102633141B1 (ko) 2016-12-07 2016-12-07 집적회로 소자

Publications (2)

Publication Number Publication Date
KR20180065427A KR20180065427A (ko) 2018-06-18
KR102633141B1 true KR102633141B1 (ko) 2024-02-02

Family

ID=62243370

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160166212A KR102633141B1 (ko) 2016-12-07 2016-12-07 집적회로 소자

Country Status (4)

Country Link
US (1) US10249605B2 (ko)
KR (1) KR102633141B1 (ko)
CN (1) CN108172571B (ko)
TW (1) TWI715809B (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105493253B (zh) * 2013-09-25 2019-11-29 英特尔公司 用于finfet架构的用固态扩散源掺杂的隔离阱
US11222947B2 (en) 2015-09-25 2022-01-11 Intel Corporation Methods of doping fin structures of non-planar transistor devices
KR102633141B1 (ko) * 2016-12-07 2024-02-02 삼성전자주식회사 집적회로 소자
US10236886B2 (en) 2016-12-28 2019-03-19 Qualcomm Incorporated Multiple via structure for high performance standard cells
US10943830B2 (en) 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
KR102362016B1 (ko) * 2017-09-19 2022-02-10 삼성전자주식회사 마스터 슬레이브 플립 플롭
US11881520B2 (en) * 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
DE102018126911A1 (de) 2017-11-30 2019-06-06 Intel Corporation Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung
US20190252408A1 (en) * 2018-02-13 2019-08-15 Qualcomm Incorporated Staggered self aligned gate contact
KR102518811B1 (ko) * 2018-06-25 2023-04-06 삼성전자주식회사 멀티-하이트 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법
US10784869B2 (en) 2018-07-16 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of manufacturing the same
KR20200011367A (ko) * 2018-07-24 2020-02-03 삼성전자주식회사 크로스-커플(cross-couple) 구조를 갖는 래치를 포함하는 수직 전계 효과 트랜지스터(vfet) 장치
US11121129B2 (en) * 2018-07-31 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
KR102495912B1 (ko) * 2018-08-10 2023-02-03 삼성전자 주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
DE102019121157B4 (de) 2018-09-06 2024-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transfer-gate-struktur, layout, verfahren und system
US10867113B2 (en) * 2018-09-06 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Transmission gate structure, layout, methods, and system
DE102019125461A1 (de) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur, vorrichtung und verfahren
KR102609556B1 (ko) 2018-11-23 2023-12-04 삼성전자주식회사 집적회로 장치
EP3723127A1 (en) * 2019-04-10 2020-10-14 IMEC vzw A standard cell device and a method for forming an interconnect structure for a standard cell device
US11107805B2 (en) 2019-04-15 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
US11057026B2 (en) * 2019-08-07 2021-07-06 Samsung Electronics Co., Ltd. Semi-dynamic flip-flop implemented as multi-height standard cell and method of designing integrated circuit including the same
CN117727761A (zh) * 2019-08-20 2024-03-19 联华电子股份有限公司 半导体装置
KR20210077189A (ko) * 2019-12-17 2021-06-25 삼성전자주식회사 반도체 집적 회로
US11735592B2 (en) * 2019-12-20 2023-08-22 Samsung Electronics Co., Ltd. Integrated circuit including integrated standard cell structure
US11509293B2 (en) * 2020-06-12 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Footprint for multi-bit flip flop
KR20220023897A (ko) * 2020-08-21 2022-03-03 삼성전자주식회사 반도체 장치
KR20220065924A (ko) 2020-11-13 2022-05-23 삼성전자주식회사 반도체 소자
US20230395675A1 (en) * 2022-06-07 2023-12-07 Globalfoundries U.S. Inc. Cross couple design for high density standard cells
US12003242B2 (en) 2022-11-01 2024-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having latch with transistors of different gate widths

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040243966A1 (en) 2003-05-28 2004-12-02 Eric Dellinger Modular array defined by standard cell logic

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268319A (en) * 1988-06-08 1993-12-07 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
KR100304710B1 (ko) * 1999-08-30 2001-11-01 윤종용 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7919792B2 (en) * 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
KR101914798B1 (ko) 2010-07-20 2018-11-02 유니버시티 오브 버지니아 페이턴트 파운데이션 메모리 셀
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US8987128B2 (en) 2012-07-30 2015-03-24 Globalfoundries Inc. Cross-coupling based design using diffusion contact structures
US9123565B2 (en) 2012-12-31 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Masks formed based on integrated circuit layout design having standard cell that includes extended active region
JP6281570B2 (ja) * 2013-08-23 2018-02-21 株式会社ソシオネクスト 半導体集積回路装置
KR102178732B1 (ko) 2013-12-20 2020-11-13 삼성전자주식회사 반도체 소자
US9183933B2 (en) * 2014-01-10 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
JP6121961B2 (ja) * 2014-09-17 2017-04-26 株式会社東芝 抵抗変化メモリ
KR102423878B1 (ko) * 2014-09-18 2022-07-22 삼성전자주식회사 다수의 소자 측정이 가능한 테스트용 반도체 장치 및 그것의 제조 방법 및 테스트 방법
KR102368072B1 (ko) * 2014-10-02 2022-02-28 삼성전자주식회사 스캔 플립플롭 및 상기 스캔 플립플롭을 포함하는 스캔 테스트 회로
US9379027B2 (en) 2014-10-15 2016-06-28 Globalfoundries Inc. Method of utilizing trench silicide in a gate cross-couple construct
US9337099B1 (en) 2015-01-30 2016-05-10 Globalfoundries Inc. Special constructs for continuous non-uniform active region FinFET standard cells
US9583493B2 (en) * 2015-04-08 2017-02-28 Samsung Electronics Co., Ltd. Integrated circuit and semiconductor device
US9431300B1 (en) 2015-08-27 2016-08-30 Globalfoundries Inc. MOL architecture enabling ultra-regular cross couple
KR102633141B1 (ko) * 2016-12-07 2024-02-02 삼성전자주식회사 집적회로 소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040243966A1 (en) 2003-05-28 2004-12-02 Eric Dellinger Modular array defined by standard cell logic

Also Published As

Publication number Publication date
US10249605B2 (en) 2019-04-02
US20180158811A1 (en) 2018-06-07
TW201834185A (zh) 2018-09-16
TWI715809B (zh) 2021-01-11
CN108172571A (zh) 2018-06-15
KR20180065427A (ko) 2018-06-18
CN108172571B (zh) 2023-01-10

Similar Documents

Publication Publication Date Title
KR102633141B1 (ko) 집적회로 소자
US11289469B2 (en) Integrated circuit and semiconductor device
US11621703B2 (en) Cell of transmission gate free circuit and integrated circuit layout including the same
US11581300B2 (en) Semiconductor device including source/drain contact having height below gate stack
US10211156B2 (en) Semiconductor device
US9299811B2 (en) Methods of fabricating semiconductor devices
US9704864B2 (en) Semiconductor devices including an isolation layer on a fin and methods of forming semiconductor devices including an isolation layer on a fin
TWI719535B (zh) 靜態隨機存取記憶體周邊電路的佈局
TW202243211A (zh) 記憶體單元
KR20200044810A (ko) 멀티 버전 라이브러리 셀 핸들링 및 그로부터 제조된 집적 회로 구조들
KR101893656B1 (ko) 반도체 디바이스용 구조 및 방법
US20230326519A1 (en) Sram Performance Optimization Via Transistor Width And Threshold Voltage Tuning
KR20210077189A (ko) 반도체 집적 회로
US20240324164A1 (en) Integrated circuit
US20230371228A1 (en) Memory device and method for manufacturing the same
US20240266290A1 (en) Integrated circuit including backside wiring pattern
US20230049882A1 (en) Integrated circuit including standard cell and method of designing the integrated circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant