TW201834185A - 積體電路及其裝置 - Google Patents

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Abstract

一種積體電路（IC）裝置包括至少一個標準單元。所述至少一個標準單元包括：第一主動區及第二主動區，分別設置於虛擬區的兩側中的每一側上，第一主動區與第二主動區具有不同的導電類型且在第一方向上延伸；第一閘極線及第二閘極線，跨越第一主動區及第二主動區在垂直於第一方向的第二方向上彼此平行地延伸；第一迂回內連結構，被配置成將第一閘極線與第二閘極線電性連接；以及第二迂回內連結構，被配置成將第二閘極線與第一閘極線電性連接。第一迂回內連結構及第二迂回內連結構包括在第一方向上延伸的下部內連層、在第二方向上延伸的上部內連層及接觸介層窗。

Description

積體電路裝置
根據本發明概念示例性實施例的設備及方法是有關於一種積體電路（integrated circuit，IC）裝置，且更具體而言，是有關於一種包括至少一個標準單元的積體電路裝置。
隨著電子產品趨於重量輕、薄、且小，對於高度積體化半導體裝置的需要正在增加。隨著近期半導體裝置的尺寸按比例縮減，積體電路裝置中所包括的標準單元的高度已減小。在包括交叉耦合結構的積體電路裝置中，可能需要一種能夠移除製程風險圖案而不會違反設計原理的佈局來實作具有減小的高度的標準單元。
示例性實施例提供一種包括被設計成大小減小的至少一個標準單元的積體電路（IC）裝置。
示例性實施例亦提供一種包括被設計成移除製程風險圖案（或者具有在光刻圖案化製程期間改變形狀的風險的圖案，例如對角線形圖案或不規則形圖案）的至少一個標準單元的積體電路裝置。
根據示例性實施例的態樣，提供一種包括至少一個標準單元的積體電路裝置。所述至少一個標準單元可包括：第一主動區及第二主動區，分別設置於虛擬區的兩側中的每一側上，所述第一主動區與所述第二主動區具有不同的導電類型且在第一方向上延伸；第一閘極線及第二閘極線，跨越所述第一主動區及所述第二主動區在第二方向上彼此平行地延伸，所述第二方向垂直於所述第一方向，其中所述第一閘極線包括所述第一閘極線的第一部分及所述第一閘極線的第二部分，且其中所述第二閘極線包括所述第二閘極線的第一部分及所述第二閘極線的第二部分；第一迂回內連結構，被配置成將位於所述第一主動區上的所述第一閘極線的所述第一部分與位於所述第二主動區上的所述第二閘極線的所述第二部分電性連接；以及第二迂回內連結構，被配置成將位於所述第一主動區上的所述第二閘極線的所述第一部分與位於所述第二主動區上的所述第一閘極線的所述第二部分電性連接。所述第一迂回內連結構及所述第二迂回內連結構包括下部內連層、上部內連層及接觸介層窗，所述下部內連層在所述第一方向上延伸，所述上部內連層在所述第二方向上延伸，所述接觸介層窗位於所述第一主動區及所述第二主動區中的至少一者上以將所述下部內連層與所述上部內連層連接。
根據示例性實施例的態樣，提供一種積體電路裝置，所述積體電路裝置可包括：第一主動區及第二主動區，分別設置於虛擬區的兩側中的每一者上，所述第一主動區及所述第二主動區具有不同的導電類型且在第一方向上延伸；第一下部閘極線及第二下部閘極線，在所述第一主動區上在第二方向上彼此平行地延伸，所述第二方向垂直於所述第一方向；第一上部閘極線及第二上部閘極線，在所述第二主動區上在所述第二方向上延伸且彼此平行地排列，所述第一上部閘極線及所述第二上部閘極線分別與所述第一下部閘極線及所述第二下部閘極線間隔開；第一迂回內連結構，被配置成將所述第一下部閘極線與所述第二上部閘極線電性連接；以及第二迂回內連結構，被配置成將所述第二下部閘極線與所述第一上部閘極線電性連接。所述第一迂回內連結構及所述第二迂回內連結構包括下部內連層、上部內連層及接觸介層窗，所述下部內連層具有在所述第一方向上延伸的單向結構，所述上部內連層具有在所述第二方向上延伸的單向結構，所述接觸介層窗位於所述第一主動區及所述第二主動區中的至少一者上以將所述下部內連層與所述上部內連層連接。
根據示例性實施例的態樣，一種積體電路可包括：第一主動區，在第一方向上延伸；第二主動區，在所述第一方向上延伸；虛擬區，夾置於所述第一主動區與所述第二主動區之間，所述虛擬區在所述第一方向上延伸；第一閘極線，設置於所述第一主動區、所述第二主動區及所述虛擬區上，且在垂直於所述第一方向的第二方向上延伸，所述第一閘極線包括第一下部閘極線及第一上部閘極線；第二閘極線，設置於所述第一主動區、所述第二主動區及所述虛擬區上，且在所述第二方向上延伸，所述第二閘極線包括第二下部閘極線及第二上部閘極線；第一迂回內連結構；及第二迂回內連結構。所述第一迂回內連結構可包括：第一下部內連層，經由第一閘極接點電性連接至所述第一下部閘極線；第一上部內連層，經由第一接觸介層窗電性連接至所述第一下部內連層；以及第二下部內連層，經由第二接觸介層窗電性連接至所述第一上部內連層，所述第二下部內連層經由第二閘極接點電性連接至所述第二上部閘極線。所述第二迂回內連結構可包括：第三下部內連層，經由第三閘極接點電性連接至所述第二下部閘極線；第二上部內連層，經由第三接觸介層窗電性連接至所述第三下部內連層；以及第四下部內連層，經由第四接觸介層窗電性連接至所述第二上部內連層，所述第四下部內連層經由第四閘極接點電性連接至所述第一上部閘極線。
為使本發明的前述及其他特徵及優點可易於理解，以下詳細闡述附有圖的若干示例性實施例。
如本文所述，應理解，標準單元包括「閘極線（gate line）」，且基於所述標準單元實施的半導體裝置包括與閘極線對應的「閘極電極（gate electrode）」。另外，應理解，標準單元包括「閘極切割層（gate cutting layer）」，且基於所述標準單元實施的半導體裝置具有與閘極切割層對應的「閘極線切割區（gate line cutting region）」。
圖1是根據示例性實施例的交叉耦合結構XC的電路圖。
如圖1所示，交叉耦合結構XC可包括串聯連接的第一P型金屬氧化物半導體（P-type metal-oxide-semiconductor，PMOS）電晶體PM1與第一N型金屬氧化物半導體（N-type metal-oxide-semiconductor ，NMOS）電晶體NM1，以及串聯連接的第二PMOS電晶體PM2與第二NMOS電晶體NM2。交叉耦合結構XC可包含於各種標準單元中，所述各種標準單元包括例如時序邏輯單元（例如，鎖存器及正反器）或組合邏輯單元（例如，多工器及加法器（adder））。
舉例而言，第一PMOS電晶體PM1可具有連接至第一電壓端子V1的源極、第一控制訊號A所施加至的閘極以及連接至輸出節點Y的汲極。第一NMOS電晶體NM1可具有連接至輸出節點Y的汲極、被施加第二控制訊號B的閘極以及連接至第二電壓端子V2的源極。第二PMOS電晶體PM2可具有連接至第三電壓端子V3的源極、被施加第二控制訊號B的閘極以及連接至輸出節點Y的汲極。第二NMOS電晶體NM2可具有連接至輸出節點Y的汲極、被施加第一控制訊號A的閘極以及連接至第四電壓端子V4的源極。
第一PMOS電晶體PM1的閘極與第二NMOS電晶體NM2的閘極可電性連接至彼此並接收第一控制訊號A。另外，第一NMOS電晶體NM1的閘極與第二PMOS電晶體PM2的閘極可電性連接至彼此並接收第二控制訊號B。因此，第一PMOS電晶體PM1及第二PMOS電晶體PM2以及第一NMOS電晶體NM1及第二NMOS電晶體NM2可構成交叉耦合結構XC。
圖2A是根據示例性實施例的與圖1所示交叉耦合結構XC對應的標準單元100的一部分的立體圖。圖2B示出圖2A所示標準單元100的佈局。圖2A省略了標準單元100的一些組件（例如，圖2B所示接觸接墊CPA及輸出介層窗DV0）。
如圖2A及圖2B所示，標準單元100可包括第一主動區AR1及第二主動區AR2、第一閘極線GL1及第二閘極線GL2、閘極切割層CT、第一閘極接點至第四閘極接點CB1a、CB1b、CB2a及CB2b，以及第一迂回內連結構DS1及第二迂回內連結構DS2。
第一主動區AR1及第二主動區AR2可在第一方向（例如，X方向）上延伸，並在實質上垂直於第一方向的第二方向（例如，Y方向）上彼此平行。第一主動區AR1及第二主動區AR2可在第二方向上間隔開且具有不同的導電類型。第一主動區AR1及第二主動區AR2可被稱為擴散區。另外，第一主動區AR1與第二主動區AR2之間的區可被稱為虛擬區DR。第一主動區AR1及第二主動區AR2在第二方向上可分別具有第一高度H1及第三高度H3，且虛擬區DR在第二方向上可具有第二高度H2。
第一閘極線GL1及第二閘極線GL2可跨越第一主動區AR1及第二主動區AR2在第二方向上延伸，且在第一方向上彼此平行。第一閘極線GL1及第二閘極線GL2可對應於半導體裝置的閘極電極。第一閘極線GL1與第二閘極線GL2可彼此間隔開預定距離。第一閘極線GL1及第二閘極線GL2的節距（例如，閘極節距）可被稱為臨界電晶體節距（critical poly pitch，CPP）或接觸電晶體節距（contacted poly pitch，CPP）。根據示例性實施例的態樣，可在與2CPP對應的區中設計標準單元100中的交叉耦合結構。因此，標準單元100中所包含的交叉耦合結構可被稱為「2CPP交叉耦合結構」。
閘極切割層CT可跨越第一閘極線GL1及第二閘極線GL2位於虛擬區DR上。此處，閘極切割層CT可為第一閘極線GL1的切割部分及第二閘極線GL2的切割部分的標記層（marking layer）。因此，第一閘極線GL1及第二閘極線GL2中的每一者可被分離成兩部分。具體而言，閘極切割線CT可跨越第一閘極線GL1行進並將第一閘極線GL1分離成第一下部閘極線GL1a及第一上部閘極線GL1b。同樣地，閘極切割層CT可跨越第二閘極線GL2行進並將第二閘極線GL2分離成第二下部閘極線GL2a及第二上部閘極線GL2b。
第一寬度W1（即，閘極切割層CT在第一方向上的大小）可為2CPP或小於2CPP。因此，標準單元100中所包含的交叉耦合結構可被稱為「具有2CPP閘極切割線的2CPP交叉耦合結構」。
然而，本發明概念並非僅限於此，且第一寬度W1可為大於1CPP與第一閘極線GL1及第二閘極線GL2中的任一者的寬度之和且小於2CPP的任意大小，進而使得閘極切割層CT可跨越第一閘極線GL1及第二閘極線GL2二者行進且在第一方向上延伸。
第一閘極接點至第四閘極接點CB1a、CB1b、CB2a及CB2b可位於第一主動區AR1或第二主動區AR2上。舉例而言，第一閘極接點CB1a可位於第一主動區AR1上的第一下部閘極線GL1a上，且第二閘極接點CB1b可位於第二主動區AR2上的第一上部閘極線GL1b上。另外，第三閘極接點CB2a可位於第一主動區AR1上的第二下部閘極線GL2a上，且第四閘極接點CB2b可位於第二主動區AR2上的第二上部閘極線GL2b上。在此種情形中，第一閘極接點至第四閘極接點CB1a、CB1b、CB2a及CB2b可被稱為閘極接觸圖案或閘極接觸插塞。
第二控制訊號B可藉由第一閘極接點CB1a及第四閘極接點CB2b施加至第一下部閘極線GL1a及第二上部閘極線GL2b。第一控制訊號A可藉由第二閘極接點CB1b及第三閘極接點CB2a施加至第一上部閘極線GL1b及第二下部閘極線GL2a。
第一閘極接點CB1a與第三閘極接點CB2a可相對於彼此呈交錯形式定位，且第二閘極接點CB1b與第四閘極接點CB2b可相對於彼此呈交錯形式定位。在本文中，表達「交錯形式」可表示兩個組件未在第一方向或第二方向上以直線定位，而是一個組件相對於另一組件在對角線方向上移位。舉例而言，第一閘極接點CB1a及第三閘極接點CB2a可不沿第一方向或第二方向以直線定位，而是第三閘極接點CB2a可以相對於第一閘極接點CB1a在對角線方向上定位。舉例而言，第一閘極接點CB1a及第三閘極接點CB2a可以Z字形（zigzag）形式定位，且第二閘極接點CB1b及第四閘極接點CB2b可以Z字形形式定位。
第一閘極接點至第四閘極接點CB1a、CB1b、CB2a及CB2b可具有島形式，所述島可在第一方向或第二方向上彼此間隔開。第一閘極接點至第四閘極接點CB1a、CB1b、CB2a及CB2b中的一者可具有例如以下各種垂直截面形狀中的一者：矩形形狀、正方形形狀、圓形形狀及橢圓形形狀。第二寬度W2（即，第一閘極接點至第四閘極接點CB1a、CB1b、CB2a及CB2b中的每一者在第一方向上的大小）可為1CPP或小於1CPP。如在圖2B中示出，第二寬度W2（即，第一閘極接點至第四閘極接點CB1a、CB1b、CB2a及CB2b中的每一者在第一方向上的大小）可等於或大於第一閘極線GL1及第二閘極線GL2中的每一者在第一方向上的寬度。由於第一閘極接點至第四閘極接點CB1a、CB1b、CB2a及CB2b中的每一者具有典型截面形狀（例如，矩形形狀），因此可大大降低在形成具有非典型截面形狀的接觸介層窗（例如，對角線接點（例如圖5中的CBd））期間可能會出現的製程風險（例如，圖案化錯位（patterning misalignment））。
第一閘極接點CB1a與第四閘極接點CB2b可藉由第一迂回內連結構DS1電性連接至彼此，且第二閘極接點CB1b與第三閘極接點CB2a可藉由第二迂回內連結構DS2電性連接至彼此。因此，可藉由第一迂回內連結構DS1來向第一下部閘極線GL1a及第二上部閘極線GL2b傳送第二控制訊號B。同樣地，可藉由第二迂回內連結構DS2來向第一上部閘極線GL1b及第二下部閘極線GL2a傳送第一控制訊號A。
第一迂回內連結構DS1及第二迂回內連結構DS2可包括下部內連層M0、上部內連層M1及接觸介層窗V0，下部內連層M0具有單向結構，上部內連層M1具有單向結構，接觸介層窗V0被配置成將下部內連層M0與上部內連層M1連接。
在本文中，「單向結構」可指其中在同一階層處形成的多個內連層在同一方向上延伸的的結構。舉例而言，下部內連層M0可形成於較第一閘極線GL1的頂表面及第二閘極線GL2的頂表面高的水平高度處且在第一方向上延伸。下部內連層M0亦可被稱為金屬0層。上部內連層M1可形成於較下部內連層M0的頂表面高的水平高度處且在與第一方向不同的第二方向上延伸。此處，第一方向與第二方向可彼此垂直，但本發明概念並非僅限於此。上部內連層M1亦可被稱為金屬1層。
下部內連層M0可包括形成於實質上相同的水平高度處的第一下部內連層至第五下部內連層M01、M02、M03、M04及M05。第一下部內連層M01及第二下部內連層M02可位於第一主動區AR1之上，第三下部內連層M03及第四下部內連層M04可位於第二主動區AR2之上，且第五下部內連層M05可位於虛擬區DR之上。
上部內連層M1可包括形成於實質上相同的水平高度處的第一上部內連層M11及第二上部內連層M12。上部內連層M1可位於較下部內連層M0高的水平高度處。在本文中，較靠近第二閘極線GL2而言更靠近第一閘極線GL1定位的上部內連層M1可由第二上部內連層M12表示，且較靠近第一閘極線GL1而言更靠近第二閘極線GL2定位的上部內連層M1可由第一上部內連層M11表示。如圖2B所示，第一上部內連層M11可位於第二閘極線GL2的一側上，且第二上部內連層M12可位於第一閘極線GL1的一側上。然而，本發明概念並非僅限於此，且第一上部內連層M11及第二上部內連層M12中的至少一者可與第一閘極線GL1及第二閘極線GL2中的一者交疊。
第一迂回內連結構DS1可包括第二下部內連層M02、第三下部內連層M03及第一上部內連層M11。另外，第一迂回內連結構DS1可更包括位於第二下部內連層M02與第一上部內連層M11之間，以及位於第三下部內連層M03與第一上部內連層M11之間的接觸介層窗V0。第一閘極接點CB1a可更位於第一迂回內連結構DS1與第一下部閘極線GL1a之間，且第四閘極接點CB2b可更位於第一迂回內連結構DS1與第二上部閘極線GL2b之間。換言之，電性路徑DP1可形成為自第一下部閘極線GL1a經由第一閘極接點CB1a、第二下部內連層M02、由接觸介層窗V0連接的第一上部內連層M11、由接觸介層窗V0連接的第三下部內連層M03，以及第四閘極接點CB2b到達第二上部閘極線GL2b，且可向電性路徑DP1提供第二控制訊號B。
第二迂回內連結構DS2可包括第一下部內連層M01、第四下部內連層M04及第二上部內連層M12。另外，第二迂回內連結構DS2可更包括位於第一下部內連層M01與第二上部內連層M12之間，以及位於第四下部內連層M04與第二上部內連層M12之間的接觸介層窗V0。第二閘極接點CB1b可更位於第二迂回內連結構DS2與第一上部閘極線GL1b之間，且第三閘極接點CB2a可更位於第二迂回內連結構DS2與第二下部閘極線GL2a之間。換言之，電性路徑DP2可形成為自第一上部閘極線GL1b經由第二閘極接點CB1b、第四下部內連層M04、由接觸介層窗V0連接的第二上部內連層M12、由接觸介層窗V0連接的第一下部內連層M01，以及第三閘極接點CB2a到達第二下部閘極線GL2a，且可向電性路徑DP2提供第一控制訊號A。
由於第一閘極接點CB1a與第三閘極接點CB2a相對於彼此呈交錯形式定位，因此第一下部閘極線GL1a與第二下部閘極線GL2a可分別藉由第一閘極接點CB1a及第三閘極接點CB2a分別連接至第二下部內連層M02及第一下部內連層M01。另外，由於第二閘極接點CB1b與第四閘極接點CB2b相對於彼此呈交錯形式定位，因此第一上部閘極線GL1b與第二上部閘極線GL2b可分別藉由第二閘極接點CB1b及第四閘極接點CB2b分別連接至第四下部內連層M04及第三下部內連層M03。因此，第一迂回內連結構DS1及第二迂回內連結構DS2可形成於具有等於2CPP的相對小寬度的標準單元100的區中。另外，為形成第一迂回內連結構DS1及第二迂回內連結構DS2所需要的內連層M0及M1的數目（或金屬軌道（metal track）的數目）亦可減少，因此可減小標準單元的區的高度。
如圖2B所示，接觸介層窗V0中的每一者可位於其中在第一方向上延伸的下部內連層M0與在第二方向上延伸的上部內連層M1交疊的位置（或者其中在第一方向上延伸的下部內連層M0與在第二方向上延伸的上部內連層M1在X-Y平面上交叉的位置）。舉例而言，接觸介層窗V0中的每一者可為島型式。舉例而言，如圖2A所示，接觸介層窗V0中的每一者可具有圓形水平橫截面（例如，圓柱形接觸介層窗）。作為另外一種選擇，如圖2B所示，接觸介層窗V0中的每一者可具有正方形水平橫截面（例如，正方體接觸介層窗）。接觸介層窗V0可位於第一主動區AR1及第二主動區AR2之上。因此，接觸介層窗V0可形成於其中第一迂回內連結構DS1及第二迂回內連結構DS2與第一主動區AR1及第二主動區AR2以及虛擬區DR交疊的位置處。
如圖2B所示，共用接觸接墊CPO可位於第一閘極線GL1與第二閘極線GL2之間的第一主動區AR1的一部分中。共用接觸接墊CPO可在第二方向上延伸至第一閘極線GL1與第二閘極線GL2之間的第二主動區AR2的一部分。另外，下部內連層M0可更包括位於虛擬區DR上的第五下部內連層M05。輸出介層窗DVO可位於虛擬區DR上的共用接觸接墊CPO上，且共用接觸接墊CPO可藉由輸出介層窗DVO電性連接至第五下部內連層M05。因此，第一主動區AR1及第二主動區AR2可經由共用接觸接墊CPO及輸出介層窗DVO連接至輸出節點Y。
根據示例性實施例的態樣的標準單元100可包括相對小數目的在第一方向上延伸的下部內連層M0（例如，總共五個下部內連層M0），下部內連層M0可形成於第一主動區AR1及第二主動區AR2以及虛擬區DR之上。一般而言，由於具有預定寬度的下部內連層M0彼此之間間隔開預定距離而重複地排列，因此減少標準單元100中所包含的下部內連層M0的數目（即，下部內連層M0的軌道的數目）可有利於縮減標準單元大小（例如，標準單元高度）。然而，在其中交叉耦合結構的對角線接點（例如，圖5中的CBd）形成於虛擬區（例如，圖5中的DRX）之上的根據比較例的標準單元（例如，圖5中的100X）中，可能需要增大高度（例如，圖5中虛擬區DRX的H2X或Y方向長度），且因此標準單元的高度亦可減小。
然而，在根據示例性實施例的態樣的標準單元100中，可藉由可自第一主動區AR1延伸至第二主動區AR2的第一迂回內連結構DS1及第二迂回內連結構DS2來實施交叉耦合結構。因此，可不需要在虛擬區DR中形成交叉耦合結構的對角線接點CBd。因此，虛擬區DR的第二高度H2可小於圖5所示標準單元100X中的虛擬區DRX的高度H2X。
另外，由於輸出節點Y的第五下部內連層M05連接至共用接觸接墊CPO，因此輸出節點Y的下部內連層M0可位於虛擬區DR之上。因此，可藉由例如總共五個下部內連層M0來獲得2CPP交叉耦合結構。換言之，可藉由具有較少的軌道的下部內連層M0來實施單元高度減小的交叉耦合結構。
因此，可藉由包括下部內連層M0及上部內連層M1的第一迂回內連結構DS1及第二迂回內連結構DS2來實施交叉耦合結構，下部內連層M0及上部內連層M1中的每一者具有單向結構。因此，可不需要在虛擬區DR之上形成交叉耦合結構的對角線接點。因此，可降低在形成對角線接點期間可能會出現的製程風險。另外，由於共用接觸接墊CPO及輸出介層窗DVO位於虛擬區DR上而不位於對角線接點上，因此虛擬區DR的單元高度可減小。結果，可減小標準單元100的單元高度。
圖3示出根據示例性實施例的與圖1所示交叉耦合結構XC對應的標準單元100A的一部分的佈局。
如圖3所示，第一閘極接點CB1a可位於其中第一下部內連層M01與第一下部閘極線GL1a交疊的區（或者其中第一下部內連層M01與第一下部閘極線GL1a在X-Y平面上交叉的區）上，且第三閘極接點CB2a可位於其中第二下部內連層M02與第二下部閘極線GL2a交疊的區上。因此，第一迂回內連結構DS1A可包括第一下部內連層M01，而第二迂回內連結構DS2A可包括第二下部內連層M02。
分別由第一迂回內連結構DS1A及第二迂回內連結構DS2A形成的電性路徑DP1A及DP2A可具有相同的長度。舉例而言，在圖2B所示標準單元100中，在可由第一迂回內連結構DS1提供的電性路徑DP1中所包含的第一上部內連層M11的長度可小於在可由第二迂回內連結構DS2提供的電性路徑DP2中所包含的第二上部內連層M12的長度。然而，在圖3所示標準單元100A中，在可由第一迂回內連結構DS1A提供的電性路徑DP1A中所包含的第一上部內連層M11的長度可實質上等於在可由第二迂回內連結構DS2A提供的電性路徑DP2A中所包含的第二上部內連層M12的長度。因此，由第一迂回內連結構DS1A及第二迂回內連結構DS2A形成的電性路徑DP1A及DP2A可具有實質上相同的長度。
圖4示出根據示例性實施例的與圖1所示交叉耦合結構XC對應的標準單元100B的一部分的佈局。
如圖4所示，標準單元100B可包括沿總共四條線延伸（例如，排列成四列）的下部內連層M0。舉例而言，圖2B及圖3中所分別示出的標準單元100及100A可包括可彼此在第二方向（例如，Y方向）上平行地延伸的總共五個下部內連層M0，同時圖4所示標準單元100B可包括可彼此在第二方向上沿總共四條線平行地延伸的總共五個內連層M0。
下部內連層M0可包括第一下部內連層至第五下部內連層M01、M02、M03、M04及M05，且第三下部內連層M03及第四下部內連層M04可在第一方向上沿一條直線位於第二主動區AR2之上。因此，分別連接至第四下部內連層M04及第三下部內連層M03的第二閘極接點CB1b及第四閘極接點CB2b可在第一方向上沿直線定位。如圖4所示，在標準單元100B中，下部內連層M0可在高度方向上沿總共四條線延伸。標準單元100B中所包含的下部內連層M0的數目可小於圖2B所示標準單元100中的下部內連層M0的數目。
作為另外一種選擇，不同於圖4所示，第一下部內連層M01及第二下部內連層M02可在第一方向上沿直線（例如，排列於同一列中）位於第一主動區AR1之上，且第三下部內連層M03與第四下部內連層M04可在第一方向上彼此平行地延伸。
如圖4所示，第一閘極接點CB1a可位於第一主動區AR1上的第一下部閘極線GL1a上，且第三閘極接點CB2a可位於虛擬區DR上的第二下部閘極線GL2a上。然而，第一閘極接點CB1a及第三閘極接點CB2a的位置並非僅限於此。第一閘極接點CB1a及第三閘極接點CB2a的位置可相依於第一主動區AR1在Y方向上的高度、在第一主動區AR1中形成的鰭型主動區的數目、虛擬區DR在Y方向上的高度，以及下部內連層M0之間的線寬度（例如，Y方向寬度）或距離。舉例而言，不同於圖4所示，第一閘極接點CB1a可位於第一主動區AR1上，而第三閘極接點CB2b可在虛擬區DR與第一主動區AR1之間的邊界處與虛擬區DR及第一主動區AR1二者交疊。
在根據示例性實施例的態樣的標準單元100B中，可利用第一迂回內連結構DS1B及第二迂回內連結構DS2B以及具有較少軌道的下部內連層M0來實施2CPP交叉耦合結構。
圖5示出根據比較例的與交叉耦合結構對應的標準單元100X的一部分的佈局。此處，標準單元100X可對應於包括對角線接點CBd的2CPP交叉耦合結構。
如圖5所示，標準單元100X可包括第一主動區AR1及第二主動區AR2、第一閘極線GL1及第二閘極線GL2、閘極切割層CT、閘極接點CB1a、CB1b、CB2a及CB2b，以及對角線接點CBd。第一主動區AR1及第二主動區AR2在第二方向（例如，Y方向）上可分別具有第一高度H1X及第三高度H3X，且虛擬區DRX在第二方向上可具有第二高度H2X。
閘極接點CB1a、CB1b、CB2a及CB2b可全部位於虛擬區DRX上。可向分別位於第一上部閘極線GL1b及第二下部閘極線GL2a上的閘極接點CB1b及CB2a施加第一控制訊號A，且可向分別位於第一下部閘極線GL1a及第二上部閘極線GL2b上的閘極接點CB1a及CB2b施加第二控制訊號B。在此種情形中，閘極接點CB1a及CB2b可藉由對角線接點CBd電性連接至彼此。
當基於標準單元100X來形成半導體裝置時，在將閘極接點CB1a及CB2b自對角線接點CBd斷開或對對角線接點CBd進行切割時可造成報警點（warning point）或弱圖案（weak pattern）。結果，半導體裝置的良率可能會降低。
另外，在標準單元100X中，由於閘極接點CB1a、CB1b、CB2a及CB2b以及對角線接點CBd全部位於虛擬區DRX上，因此，可能需要增大虛擬區DRX的第二高度H2X（例如，Y方向長度），進而對標準單元區域的縮減造成不利影響。
圖6示出根據示例性實施例的標準單元200的一部分的佈局。圖7A是沿圖6所示線7A-7A’截取的剖視圖，圖7B是沿圖6所示線7B-7B’截取的剖視圖，且圖7C是沿圖6所示線7C-7C’截取的剖視圖。
根據本實施例的標準單元200是圖2A及圖2B所示標準單元100的實例。圖2A及圖2B的說明可應用於本實施例，且將不再對其予以贅述。將主要闡述根據本實施例的標準單元200與圖2A及圖2B所示標準單元100之間的差異。
如圖6、圖7A、圖7B及圖7C所示，基板210可為半導體基板。舉例而言，基板210可包含例如矽（Si）或鍺（Ge）等半導體或例如矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）等化合物半導體。基板210可包括導電區，例如摻雜阱（doped well）或摻雜結構（doped structure）。
多個第一鰭型主動區AF1及第二鰭型主動區AF2以及多個虛擬主動區DF可自基板210突出。舉例而言，多個第一主動鰭AF1可位於第一主動區AR1上，且多個第二主動鰭AF2可位於第二主動區AR2上。舉例而言，所述多個第一主動鰭AF1可構成NMOS電晶體（例如，圖1所示NM1及NM2），且所述多個第二主動鰭AF2可構成PMOS電晶體（例如，圖1所示PM1及PM2）。所述多個虛擬鰭DF可位於虛擬區DR上。
隔離層212可位於基板210上且覆蓋所述多個鰭AF1、AF2及DF中的每一者的下部側壁。
第一閘極線至第三閘極線GL1、GL2及GL3可跨越所述多個鰭AF1、AF2及DF行進並在Y方向上彼此平行地延伸。第一閘極線至第三閘極線GL1、GL2及GL3可延伸並覆蓋所述多個鰭AF1、AF2及DF中的每一者的頂表面及兩個側壁以及隔離層212的頂表面。
第一閘極線GL1及第二閘極線GL2可為交叉耦合結構中所包含的閘極線，且第三閘極線GL3可為對標準單元200中所包括的另一個組件提供的閘極線。第一閘極線GL1及第二閘極線GL2中的每一者可由閘極切割層CT分離成兩部分。舉例而言，如圖7A所示，第二閘極線GL2可被分離成第二下部閘極線GL2a及第二上部閘極線GL2b，且可與閘極切割層CT交疊並可被移除的第二閘極線GL2的一部分可由隱埋絕緣層220填充。
閘極線GL1、GL2及GL3可包括功函數含金屬層（work-function metal-containing layer）及/或填隙金屬膜（gap-fill metal film）。功函數含金屬層可包含選自由以下組成的群組中的至少一種金屬：鈦（Ti）、鎢（W）、釕（Ru）、鈮（Nb）、鉬（Mo）、鉿（Hf）、鎳（Ni）、鈷（Co）、鉑（Pt）、鐿（Yb）、鋱（Tb）、鏑（Dy）、鉺（Er）及鈀（Pd）。填隙金屬膜可包括W膜或鋁（Al）膜。閘極線GL1、GL2及GL3中的每一者可包括TiAlC/TiN/W堆疊結構、TiN/TaN/TiAlC/TiN/W堆疊結構、或TiN/TaN/TiN/TiAlC/TiN/W堆疊結構，但本發明概念並非僅限於此。可利用例如化學氣相沈積（chemical vapor deposition，CVD）製程或原子層沈積（atomic layer deposition，ALD）製程來形成閘極線GL1、GL2及GL3。
在閘極線GL1、GL2及GL3與所述多個鰭AF1、AF2及DF之間可形成閘極絕緣膜232。閘極絕緣膜232可為氧化矽膜、高介電常數介電膜（high-k dielectric film）或其組合。高介電常數介電膜可包含介電常數較氧化矽膜大的材料。舉例而言，閘極絕緣膜232可具有約10至約25的介電常數。高介電常數介電膜可包含金屬氧化物或金屬氮氧化物。舉例而言，高介電常數介電膜可包含選自由以下組成的群組中的材料：氮氧化鉿、氮氧化鉿、氧化鉿矽、氮氧化鑭、氮氧化鑭鋁、氮氧化鋯、氧化鋯矽、氮氧化鉭、氮氧化鈦，及其組合，但本發明概念並非僅限於此。在一些實施例中，在所述多個鰭AF1、AF2及DF與閘極絕緣膜232之間可夾置有界面層。界面層可包含絕緣材料，例如氧化物膜、氮化物膜或氮氧化物膜。
絕緣間隔壁234可位於閘極線GL1、GL2及GL3中的每一者的兩個側壁上。絕緣間隔壁234可包括氮化矽膜、碳氮氧化矽（silicon oxycarbonitride，SiOCN）膜、碳氮化矽（silicon carbonitride，SiCN）膜或其組合。在一些示例性實施例中，絕緣間隔壁234可包括介電常數較氮化矽膜低的材料膜，例如SiOCN膜、SiCN膜或其組合。
在所述多個鰭AF1、AF2及DF上的閘極線GL1、GL2及GL3中的每一者的兩個側上可形成源極及汲極區240。閘極線GL1、GL2及GL3與源極及汲極區240可利用位於其之間的閘極絕緣膜232及絕緣間隔壁234而間隔開。源極及汲極區240可包括：離子植入區，形成於所述多個鰭AF1、AF2及DF的某些部分中；半導體磊晶層，自形成於所述多個鰭AF1、AF2及DF中的多個凹陷區磊晶生長；或其組合。源極及汲極區240可包括磊晶生長Si層、磊晶生長SiC層或多個磊晶生長SiGe層。形成於所述多個第一主動鰭AF1上的電晶體可為NMOS電晶體，且第一主動鰭AF1的兩個側上的源極及汲極區240可包括磊晶生長Si層或磊晶生長SiC層且含有N型雜質。另外，形成於所述多個第二主動鰭AF2上的電晶體可為PMOS電晶體，且第二主動鰭AF2的兩個側上的源極及汲極區240可包括磊晶生長SiGe層且含有P型雜質。
源極及汲極區240的部分區可被閘極間介電膜242覆蓋。閘極間介電膜242可為氧化矽膜。在閘極線GL1、GL2及GL3以及閘極間介電膜242上可形成第一蝕刻終止層244。第一蝕刻終止層244可包括氮化矽膜、SiOCN膜、SiCN膜或其組合。第一層間絕緣膜246可形成於第一蝕刻終止層244上。第一層間絕緣膜246可包括氮化矽膜、SiOCN膜、SiCN膜或其組合。第一層間絕緣膜246可包含相對於第一蝕刻終止層244具有蝕刻選擇性的材料。
主動接觸接墊CPA可在閘極線GL1、GL2及GL3中的每一者的兩側上形成於所述多個鰭AF1、AF2及DF上並連接至源極及汲極區240。主動接觸接墊CPA中的每一者可在與所述多個鰭AF1、AF2及DF交叉的方向（例如，圖1所示Y方向）上延伸。主動接觸接墊CPA可被閘極間介電膜242、第一蝕刻終止層244及第一層間絕緣膜246環繞。在主動接觸接墊CPA中的每一者的側壁上可視需要形成障壁膜248。主動接觸接墊CPA可包含鎢（W）、鈷（Co）、鎳（Ni）、矽化鎢（WSix ）、矽化鈷（CoSix ）、矽化鎳（NiSix ）或其組合，且障壁膜248可包含鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）或其組合。
共用接觸接墊CPO可在第一閘極線GL1與第二閘極線GL2之間形成於所述多個鰭AF1、AF2及DF上並連接至源極及汲極區240。共用接觸接墊CPO可在第二方向上延伸且與第一主動區AR1、第二主動區AR2及虛擬區DR中的所有者交疊。
絕緣襯墊250可共形地覆蓋主動接觸接墊CPA的頂表面、共用接觸接墊CPO的頂表面及第一層間絕緣膜246的頂表面。絕緣襯墊250可包括氮化矽膜、SiOCN膜、SiCN膜或其組合。絕緣襯墊250可包含相對於第一層間絕緣膜246具有蝕刻選擇性的材料。
在閘極線GL1、GL2及GL3上可形成閘極接觸插塞260。閘極接觸插塞260可對應於參照圖2A及圖2B所述的閘極接點CB1a、CB1b、CB2a及CB2b。閘極接觸插塞260可被第一蝕刻終止層244、第一層間絕緣膜246、及絕緣襯墊250環繞，且在閘極接觸插塞260的側壁上可形成障壁膜262。閘極接觸插塞260可包含鎢（W）或鈷（Co），且障壁膜262可包含Ti、Ta、TiN、TaN、或其組合。
隱埋絕緣層264可形成於位於主動接觸接墊CPA上的絕緣襯墊250上。隱埋絕緣層264的頂表面可與閘極接觸插塞260的頂表面共面。在主動接觸插塞270的側壁上可形成障壁膜272。主動接觸插塞270可對應於參照圖2A及圖2B所述的輸出接點DVO。另外，主動接觸插塞270可對應於被配置成將主動接觸接墊CPA與電源內連層VSS及VDD連接的主動接點（例如，圖6中的CPP）。
下部內連層M0可形成於閘極接觸插塞260及絕緣襯墊250上且在第一方向上延伸。下部內連層M0可包括參照圖2A及圖2B所述的第一下部內連層至第五下部內連層M01、M02、M03、M04及M05。下部內連層M0可更包括可在第一方向上延伸的電源內連層VSS及VDD。
第二層間絕緣膜274可形成於絕緣襯墊250上並覆蓋下部內連層M0。第二層間絕緣膜274可包括正矽酸四乙酯（tetraethyl orthosilicate，TEOS）膜或具有為約2.2至約2.4的超低介電常數k的超低介電常數（ultralow-k，ULK）膜。超低介電常數膜可包括SiOC膜或SiCOH膜。
上部內連層M1可形成於第二層間絕緣膜274上且在第二方向上延伸。上部內連層M1可對應於參照圖2A及圖2B所述的第一上部內連層M11及第二上部內連層M12。介層窗插塞276可穿透第二層間絕緣膜274並將上部內連層M1與下部內連層M0連接。介層窗插塞276可對應於參照圖2A及圖2B所述的接觸介層窗V0。在介層窗插塞276的側壁上可形成障壁膜278。
為簡潔起見，圖7A、圖7B及圖7C示出其中下部內連層M0及上部內連層M1分別在第一方向及第二方向上延伸的單向內連結構。然而，可更於上部內連層M1上形成在第一方向上延伸的另外的內連層，且上部內連層M1可經由接觸介層窗V0連接至所述另外的內連層。
圖8示出根據示例性實施例的標準單元200A的一部分的佈局。根據本實施例的標準單元200A是圖4所示標準單元100B的實例。圖4的說明可應用於本實施例，且將不再對其予以贅述。
如圖8所示，在標準單元200A中，兩個第一主動鰭AF1可位於第一主動區AR1上，兩個第二主動鰭AF2可位於第二主動區AR2上，且兩個虛擬鰭DF可位於虛擬區DR上。相比之下，在參照圖6所述的標準單元200中，三個第一主動鰭AF1可位於第一主動區AR1上，三個第二主動鰭AF2可位於第二主動區AR2上，且三個虛擬鰭DF可位於虛擬區DR上。舉例而言，當標準單元200A中所包含的鰭AF1、AF2及DF的數目相對小時，標準單元200A可包括可沿總共四條線延伸（例如，排列成四列）的下部內連層M0，並實施2CPP交叉耦合結構。因此，標準單元200A可具有緊湊的單元面積。
然而，本發明概念並非僅限於此。即使標準單元200A中所包含的鰭AF1、AF2及DF的數目相對大，標準單元200A仍可包括總共四個下部內連層M0以確保下部內連層M0之間的距離相對大。
儘管圖8示出其中第三下部內連層M03與第四下部內連層M04在第二主動區AR2上以直線定位的情形，然而本發明概念並非僅限於此。在另一種情形中，第一下部內連層M01及第二下部內連層M02可在第一主動區AR1上以直線定位。
圖9是根據示例性實施例的具有交叉耦合結構的掃描正反器400的方塊圖。
如圖9所示，掃描正反器400可包括多工器MUX及正反器FF。掃描正反器400可包括以上參照圖1至圖8所述的交叉耦合結構中的一者。具體而言，多工器MUX及正反器FF中的每一者可包括交叉耦合結構（例如，圖1中的XC）。多工器MUX、主鎖存器ML及/或從鎖存器SL中的每一者可由圖2A、圖2B、圖3、圖4、圖6、圖7A、圖7B、圖7C或圖8所示標準單元100、100A、100B、200或200A來實施。掃描正反器400可由標準單元來實施。根據示例性實施例的積體電路裝置可包括標準單元，所述標準單元可實施包括交叉耦合結構的掃描正反器400。
多工器MUX可接收資料輸入訊號D及掃描輸入訊號SI，根據操作模式來選擇資料輸入訊號D及掃描輸入訊號SI中的一者，並將所選擇的訊號作為內部訊號IS提供至正反器FF。多工器MUX可包括交叉耦合結構（例如，圖1中的XC）。多工器MUX可在第一操作模式中選擇資料輸入訊號D，基於資料輸入訊號D向正反器FF提供內部訊號IS。多工器MUX可在第二操作模式中選擇掃描輸入訊號SI，並基於掃描輸入訊號SI向正反器FF提供內部訊號IS。舉例而言，第一操作模式可為進行資料傳送的正常操作模式，且第二操作模式可為執行測試操作的掃描測試模式。
正反器FF可基於時脈訊號CLK鎖存內部訊號IS。正反器FF可為包括主鎖存器ML及從鎖存器SL的主從正反器。主鎖存器ML可基於時脈訊號CLK鎖存內部訊號IS，且從鎖存器SL可基於時脈訊號CLK鎖存主鎖存器ML的輸出並提供輸出訊號OUT。主鎖存器ML及/或從鎖存器SL可包括交叉耦合結構。
圖10是根據示例性實施例的具有交叉耦合結構XC的多工器500的電路圖。
如圖10所示，多工器500可包括第一三態反相器TIVTa及第二三態反相器TIVTb。第一三態反相器TIVTa與第二三態反相器TIVTb可彼此共享輸出節點Y並彼此相反地定位。多工器500可由標準單元來實施。交叉耦合結構XC可對應於圖1所示交叉耦合結構XC。
第一三態反相器TIVTa可包括第一PMOS電晶體PM1及第三PMOS電晶體PM3以及第一NMOS電晶體NM1及第三NMOS電晶體NM3。具體而言，第三PMOS電晶體PM3可包括連接至電源端子VDD的源極以及被施加資料輸入訊號D的閘極。第三NMOS電晶體NM3可包括連接至接地節點VSS的源極以及被施加資料輸入訊號D的閘極。第一PMOS電晶體PM1可包括連接至第三PMOS電晶體PM3的汲極的源極、被施加掃描賦能訊號SE的閘極，以及連接至輸出節點Y的汲極。第一NMOS電晶體NM1可包括連接至第一PMOS電晶體PM1的汲極以及輸出節點Y的汲極、被施加反相掃描賦能訊號NSE的閘極、以及連接至第三NMOS電晶體NM3的汲極的源極。
第二三態反相器TIVTb可包括第二PMOS電晶體PM2及第四PMOS電晶體PM4以及第二NMOS電晶體NM2及第四NMOS電晶體NM4。具體而言，第四PMOS電晶體PM4可包括連接至電源端子VDD的源極以及被施加掃描輸入訊號SI的閘極。第四NMOS電晶體NM4可包括連接至接地節點VSS的源極以及被施加掃描輸入訊號SI的閘極。第二PMOS電晶體PM2可包括連接至第四PMOS電晶體PM4的汲極的源極、被施加反相掃描賦能訊號NSE的閘極，以及連接至輸出節點Y的汲極。第二NMOS電晶體NM2可包括連接至第二PMOS電晶體PM2的汲極以及輸出節點Y的汲極、被施加掃描賦能訊號SE的閘極，以及連接至第四NMOS電晶體NM4的汲極的源極。
因此，掃描賦能訊號SE可施加至第一PMOS電晶體PM1的閘極及第二NMOS電晶體NM2的閘極，且反相掃描賦能訊號NSE可施加至第一NMOS電晶體NM1的閘極及第二PMOS電晶體PM2的閘極。因此，第一PMOS電晶體PM1及第二PMOS電晶體PM2以及第一NMOS電晶體NM1及第二NMOS電晶體NM2可構成交叉耦合結構XC。交叉耦合結構XC可由圖2A、圖2B、圖3、圖4、圖6、圖7A、圖7B、圖7C或圖8所示標準單元100、100A、100B、200或200A來實施。
圖11是根據示例性實施例的具有交叉耦合結構XC的記憶體單元600的電路圖。
如圖11所示，記憶體單元600可包括在電源端子VCC與接地節點VSS之間並聯連接的一對反相器INV1與INV2，以及分別連接至反相器INV1的輸出節點及反相器INV2的輸出節點的第一傳送電晶體PS1及第二傳送電晶體PS2。所述一對反相器INV1與INV2可構成交叉耦合結構XC，交叉耦合結構XC可對應於圖1所示交叉耦合結構XC。第一傳送電晶體PS1及第二傳送電晶體PS2可分別連接至位元線BL及互補位元線/BL。第一傳送電晶體PS1的閘極及第二傳送電晶體PS2的閘極可連接至字元線WL。
第一反相器INV1可包括串聯連接的第一上拉電晶體PU1與第一下拉電晶體PD1，同時第二反相器INV2可包括串聯連接的第二上拉電晶體PU2與第二下拉電晶體PD2。第一上拉電晶體PU1及第二上拉電晶體PU2可為PMOS電晶體，同時第一下拉電晶體PD1及第二下拉電晶體PD2可為NMOS電晶體。另外，第一反相器INV1的輸入節點可連接至第二反相器INV2的輸出節點，且第二反相器INV2的輸入節點可連接至第一反相器INV1的輸出節點，以使得第一反相器INV1與第二反相器INV2可構成一個鎖存電路。交叉耦合結構XC可由圖2A、圖2B、圖3、圖4、圖6、圖7A、圖7B、圖7C或圖8所示標準單元100、100A、100B、200或200A來實施。
圖12是根據示例性實施例的包括具有交叉耦合結構的掃描正反器的資料處理裝置1000的方塊圖。
如圖12所示，資料處理裝置1000可包括掃描正反器群組1100及邏輯電路1200。資料處理裝置1000可由積體電路（IC）、系統晶片（system on chip，SoC）、中央處理單元（central processing unit，CPU）或處理器來實作。
掃描正反器群組1100可包括多個掃描正反器SFF，所述多個掃描正反器SFF中的每一者可由圖9所示掃描正反器400來實施。掃描正反器SFF中的每一者可包括根據示例性實施例的交叉耦合結構。具體而言，掃描正反器SFF中的每一者可由圖2A、圖2B、圖3、圖4、圖6、圖7A至圖7C或圖8所示標準單元100、100A、100B、200或200A來實施。掃描正反器SFF中的每一者可因應於時脈訊號CLK而與邏輯電路1200進行資料通訊。邏輯電路1200可由同步電路或異步電路實施。邏輯電路1200可處理輸入資料DIN或掃描資料SIN並輸出與處理結果對應的輸出資料DOUT。
圖13是根據示例性實施例的電腦可讀取儲存媒體2000的方塊圖。
如圖13所示，電腦可讀取儲存媒體2000可包括儲存媒體，所述儲存媒體可由電腦讀取並同時用於向電腦提供命令及/或資料。舉例而言，電腦可讀取儲存媒體2000可包括：磁性媒體或光學媒體，例如磁碟、磁帶、光碟唯讀記憶體（Compact Disc Read-Only Memory，CD-ROM）、數位多功能光碟唯讀記憶體（digital versatile disc read-only memory，DVD-ROM）、可記錄光碟（Compact Disc-Recordable，CD-R）、可重寫光碟（Compact Disc-ReWritable，CD-RW）、可記錄數位多功能光碟（DVD recordable，DVD-R）及可重寫數位多功能光碟（DVD rewritable，DVD-RW）。
如圖13所示，電腦可讀取儲存媒體2000可包括揮發性記憶體或非揮發性記憶體，例如隨機存取記憶體（random access memory，RAM）、唯讀記憶體、快閃記憶體、可經由通用串列匯流排（universal serial bus，USB）介面進行存取的非揮發性記憶體及微機電系統（microelectromechanical system，MEMS）。電腦可讀取儲存媒體2000可插入電腦中，整合於電腦中，或藉由例如網路及/或無線鏈路等通訊媒體而與電腦加以組合。
如圖13所示，電腦可讀取儲存媒體2000可包括放置及路由（placing & routing，P&R）程式2100、庫2200、分析程式2300及資料結構2400。放置及路由程式2100可包括多個命令以執行一種使用標準單元庫來設計積體電路的方法，所述標準單元庫包括具有交叉耦合結構的標準單元的信息。舉例而言，電腦可讀取儲存媒體2000可儲存放置及路由程式2100，放置及路由程式2100包括用於使用標準單元庫來設計積體電路的一些命令，所述標準單元庫包括各個圖中的至少一者所示的標準單元。庫2200可包括作為積體電路的單元的標準單元的資訊。
分析程式2300可包括多個命令以執行一種基於界定積體電路的資料來分析積體電路的方法。資料結構2400可包括用於管理在以下過程期間儲存的資料的儲存空間：使用包含於庫2200中的標準單元庫的過程、自包含於庫2200中的典型標準單元庫提取專用資訊的過程，或使用分析程式2300來分析積體電路的特性的過程。
對於熟習此項技術者而言將顯而易見，可對本發明的結構作出各種潤飾及變化，此並不背離本發明的範圍或精神。綜上所述，旨在使本發明涵蓋本發明的潤飾及變化，只要所述潤飾及變化落於以下申請專利範圍及其等效範圍的範圍內即可。
7A-7A’、7B-7B’、7C-7C’‧‧‧線
100、100A、100B、100X、200、200A‧‧‧標準單元
210‧‧‧基板
212‧‧‧隔離層
220、264‧‧‧隱埋絕緣層
232‧‧‧閘極絕緣膜
234‧‧‧絕緣間隔壁
240‧‧‧源極及汲極區
242‧‧‧閘極間介電膜
244‧‧‧第一蝕刻終止層
246‧‧‧第一層間絕緣膜
248、262、272、278‧‧‧障壁膜
250‧‧‧絕緣襯墊
260‧‧‧閘極接觸插塞
270‧‧‧主動接觸插塞
274‧‧‧第二層間絕緣膜
276‧‧‧介層窗插塞
400、SFF‧‧‧掃描正反器
500、MUX‧‧‧多工器
600‧‧‧記憶體單元
1000‧‧‧資料處理裝置
1100‧‧‧掃描正反器群組
1200‧‧‧邏輯電路
2000‧‧‧電腦可讀取儲存媒體
2100‧‧‧放置及路由程式
2200‧‧‧庫
2300‧‧‧分析程式
2400‧‧‧資料結構
A‧‧‧第一控制訊號
AF1‧‧‧第一鰭型主動區/第一主動鰭/鰭
AF2‧‧‧第二鰭型主動區/第二主動鰭/鰭
AR1‧‧‧第一主動區
AR2‧‧‧第二主動區
B‧‧‧第二控制訊號
BL‧‧‧位元線
CBd‧‧‧對角線接點
CB1a‧‧‧第一閘極接點/閘極接點
CB1b‧‧‧第二閘極接點/閘極接點
CB2a‧‧‧第三閘極接點/閘極接點
CB2b‧‧‧第四閘極接點/閘極接點
CLK‧‧‧時脈訊號
CPA‧‧‧接觸接墊/主動接觸接墊
CPO‧‧‧共用接觸接墊
CPP‧‧‧主動接點
CT‧‧‧閘極切割層
D‧‧‧資料輸入訊號
DF‧‧‧虛擬主動區/虛擬鰭/鰭
DIN‧‧‧輸入資料
DP1、DP1A、DP2、DP2A‧‧‧電性路徑
DR、DRX‧‧‧虛擬區
DS1、DS1A、DS1B‧‧‧第一迂回內連結構
DS2、DS2A、DS2B‧‧‧第二迂回內連結構
DOUT‧‧‧輸出資料
DVO‧‧‧輸出介層窗
FF‧‧‧正反器
GL1‧‧‧第一閘極線/閘極線
GL1a‧‧‧第一下部閘極線
GL1b‧‧‧第一上部閘極線
GL2‧‧‧第二閘極線/閘極線
GL2a‧‧‧第二下部閘極線
GL2b‧‧‧第二上部閘極線
GL3‧‧‧第三閘極線/閘極線
H1、H1X‧‧‧第一高度
H2‧‧‧第二高度
H3、H3X‧‧‧第三高度
H2X‧‧‧高度/第二高度
INV1‧‧‧反相器/第一反相器
INV2‧‧‧反相器/第二反相器
IS‧‧‧內部訊號
M0‧‧‧下部內連層/內連層
M01‧‧‧第一下部內連層
M02‧‧‧第二下部內連層
M03‧‧‧第三下部內連層
M04‧‧‧第四下部內連層
M05‧‧‧第五下部內連層
M1‧‧‧上部內連層
M11‧‧‧第一上部內連層
M12‧‧‧第二上部內連層
ML‧‧‧主鎖存器
NM1‧‧‧第一NMOS電晶體
NM2‧‧‧第二NMOS電晶體
NM3‧‧‧第三NMOS電晶體
NM4‧‧‧第四PMOS電晶體
NSE‧‧‧反相掃描賦能訊號
OUT‧‧‧輸出訊號
PD1‧‧‧第一下拉電晶體
PD2‧‧‧第二下拉電晶體
PM1‧‧‧第一PMOS電晶體
PM2‧‧‧第二PMOS電晶體
PM3‧‧‧第三PMOS電晶體
PM4‧‧‧第四PMOS電晶體
PS1‧‧‧第一傳送電晶體
PS2‧‧‧第二傳送電晶體
PU1‧‧‧第一上拉電晶體
PU2‧‧‧第二上拉電晶體
SE‧‧‧掃描賦能訊號
SFF‧‧‧掃描正反器
SI‧‧‧掃描輸入訊號
SIN‧‧‧掃描資料
SL‧‧‧從鎖存器
TIVTa‧‧‧第一三態反相器
TIVTb‧‧‧第二三態反相器
V0‧‧‧接觸介層窗
V1‧‧‧第一電壓端子
V2‧‧‧第二電壓端子
V3‧‧‧第三電壓端子
V4‧‧‧第四電壓端子
VCC‧‧‧電源端子
VDD‧‧‧電源內連層/電源端子
VSS‧‧‧電源內連層/接地節點
W1‧‧‧第一寬度
W2‧‧‧第二寬度
WL‧‧‧字元線
XC‧‧‧交叉耦合結構
Y‧‧‧輸出節點
X、Y、Z‧‧‧方向
/BL‧‧‧互補位元線
圖1是根據示例性實施例的交叉耦合結構的電路圖。
圖2A是根據示例性實施例的與圖1所示交叉耦合結構對應的標準單元的一部分的立體圖。
圖2B示出圖2A所示標準單元的佈局。
圖3示出根據示例性實施例的與圖1所示交叉耦合結構對應的標準單元的一部分的佈局。
圖4示出根據示例性實施例的與圖1所示交叉耦合結構對應的標準單元的一部分的佈局。
圖5示出根據示例性實施例的與交叉耦合結構對應的標準單元的一部分的佈局。
圖6示出根據示例性實施例的標準單元的一部分的佈局。
圖7A是沿圖6所示線7A-7A'截取的剖視圖。
圖7B是沿圖6所示線7B-7B'截取的剖視圖。
圖7C是沿圖6所示線7C-7C'截取的剖視圖。
圖8示出根據示例性實施例的標準單元的一部分的佈局。
圖9是根據示例性實施例的具有交叉耦合結構的掃描正反器（scan flip-flop）的方塊圖。
圖10是根據示例性實施例的具有交叉耦合結構的多工器的電路圖。
圖11是根據示例性實施例的具有交叉耦合結構的記憶體單元的電路圖。
圖12是根據示例性實施例的包括具有交叉耦合結構的掃描正反器的資料處理裝置的方塊圖。
圖13是根據示例性實施例的電腦可讀取儲存媒體的方塊圖。

Claims (20)

  1. 一種積體電路裝置，包括至少一個標準單元，其中所述至少一個標準單元包括： 第一主動區及第二主動區，分別設置於虛擬區的兩側中的每一側上，所述第一主動區與所述第二主動區具有不同的導電類型且在第一方向上延伸； 第一閘極線及第二閘極線，跨越所述第一主動區及所述第二主動區在第二方向上彼此平行地延伸，所述第二方向垂直於所述第一方向，其中所述第一閘極線包括所述第一閘極線的第一部分及所述第一閘極線的第二部分，且所述第二閘極線包括所述第二閘極線的第一部分及所述第二閘極線的第二部分； 第一迂回內連結構，被配置成將位於所述第一主動區上的所述第一閘極線的所述第一部分與位於所述第二主動區上的所述第二閘極線的所述第二部分電性連接；以及 第二迂回內連結構，被配置成將位於所述第一主動區上的所述第二閘極線的所述第一部分與位於所述第二主動區上的所述第一閘極線的所述第二部分電性連接， 其中所述第一迂回內連結構及所述第二迂回內連結構包括下部內連層、上部內連層及接觸介層窗，所述下部內連層在所述第一方向上延伸，所述上部內連層在所述第二方向上延伸，所述接觸介層窗位於所述第一主動區及所述第二主動區中的至少一者上以將所述下部內連層與所述上部內連層連接。
  2. 如申請專利範圍第1項所述的積體電路裝置，其中所述第一迂回內連結構與所述第一主動區及所述第二主動區以及所述虛擬區交疊，且 其中所述第二迂回內連結構與所述第一主動區及所述第二主動區以及所述虛擬區交疊且與所述第一迂回內連結構間隔開。
  3. 如申請專利範圍第1項所述的積體電路裝置，更包括： 第一閘極接點，設置於位於所述第一主動區上的所述第一閘極線的所述第一部分上； 第二閘極接點，設置於位於所述第二主動區上的所述第一閘極線的所述第二部分上； 第三閘極接點，設置於位於所述第一主動區上的所述第二閘極線的所述第一部分上；以及 第四閘極接點，設置於位於所述第二主動區上的所述第二閘極線的所述第二部分上， 其中所述第一閘極接點與所述第三閘極接點相對於彼此呈交錯形式，或者所述第二閘極接點與所述第四閘極接點相對於彼此呈交錯形式。
  4. 如申請專利範圍第3項所述的積體電路裝置，其中所述第一閘極接點、所述第二閘極接點、所述第三閘極接點及所述第四閘極接點具有較所述第一閘極線及所述第二閘極線的節距小或與所述第一閘極線及所述第二閘極線的所述節距相等的寬度。
  5. 如申請專利範圍第1項所述的積體電路裝置，更包括跨越所述第一閘極線及所述第二閘極線位於所述虛擬區上的閘極切割層，所述閘極切割層被配置成將所述第一閘極線分離成第一下部閘極線及第一上部閘極線且將所述第二閘極線分離成第二下部閘極線及第二上部閘極線。
  6. 如申請專利範圍第5項所述的積體電路裝置，其中所述閘極切割層在所述第一方向上的寬度小於或等於所述第一閘極線及所述第二閘極線的節距的兩倍。
  7. 如申請專利範圍第5項所述的積體電路裝置，其中所述下部內連層包括第一下部內連層至第四下部內連層，且 其中所述第一下部內連層及所述第二下部內連層中的一者連接至所述第一下部閘極線，且所述第一下部內連層及所述第二下部內連層中的另一者連接至所述第二下部閘極線。
  8. 如申請專利範圍第7項所述的積體電路裝置，其中所述第三下部內連層及所述第四下部內連層中的一者連接至所述第一上部閘極線，且所述第三下部內連層及所述第四下部內連層中的另一者連接至所述第二上部閘極線。
  9. 如申請專利範圍第7項所述的積體電路裝置，其中所述第一下部內連層及所述第二下部內連層位於所述第一主動區上，且 其中所述第三下部內連層及所述第四下部內連層位於所述第二主動區上。
  10. 如申請專利範圍第7項所述的積體電路裝置，其中所述第二下部內連層及所述第三下部內連層中的任一者的至少一部分與所述虛擬區交疊。
  11. 如申請專利範圍第1項所述的積體電路裝置，更包括共用接觸接墊，所述共用接觸接墊自位於所述第一閘極線與所述第二閘極線之間的所述第一主動區的一部分延伸至位於所述第一閘極線與所述第二閘極線之間的所述第二主動區的一部分。
  12. 如申請專利範圍第11項所述的積體電路裝置，更包括輸出介層窗，所述輸出介層窗位於所述虛擬區上的所述共用接觸接墊上， 其中所述下部內連層更包括第五下部內連層，所述第五下部內連層連接至所述輸出介層窗，且 其中所述第五下部內連層在所述虛擬區上在所述第一方向上延伸。
  13. 一種積體電路裝置，包括： 第一主動區及第二主動區，分別設置於虛擬區的兩側中的每一者上，所述第一主動區及所述第二主動區具有不同的導電類型且在第一方向上延伸； 第一下部閘極線及第二下部閘極線，在所述第一主動區上在第二方向上彼此平行地延伸，所述第二方向垂直於所述第一方向； 第一上部閘極線及第二上部閘極線，在所述第二主動區上在所述第二方向上延伸且彼此平行地排列，所述第一上部閘極線及所述第二上部閘極線分別與所述第一下部閘極線及所述第二下部閘極線間隔開； 第一迂回內連結構，被配置成將所述第一下部閘極線與所述第二上部閘極線電性連接；以及 第二迂回內連結構，被配置成將所述第二下部閘極線與所述第一上部閘極線電性連接， 其中所述第一迂回內連結構及所述第二迂回內連結構包括下部內連層、上部內連層及接觸介層窗，所述下部內連層具有在所述第一方向上延伸的單向結構，所述上部內連層具有在所述第二方向上延伸的單向結構，所述接觸介層窗位於所述第一主動區及所述第二主動區中的至少一者上以將所述下部內連層與所述上部內連層連接。
  14. 如申請專利範圍第13項所述的積體電路裝置，更包括： 第一閘極接點，設置於所述第一下部閘極線上； 第二閘極接點，設置於所述第一上部閘極線上； 第三閘極接點，設置於所述第二下部閘極線上；以及 第四閘極接點，設置於所述第二上部閘極線上， 其中所述第一閘極接點與所述第三閘極接點相對於彼此呈交錯形式，或者所述第二閘極接點與所述第四閘極接點相對於彼此呈交錯形式。
  15. 如申請專利範圍第14項所述的積體電路裝置，其中所述第一閘極接點及所述第三閘極接點中的一者連接至所述第一迂回內連結構，且所述第一閘極接點及所述第三閘極接點中的另一者連接至所述第二迂回內連結構。
  16. 如申請專利範圍第14項所述的積體電路裝置，其中所述第二閘極接點及所述第四閘極接點中的一者連接至所述第一迂回內連結構，且所述第二閘極接點及所述第四閘極接點中的另一者連接至所述第二迂回內連結構。
  17. 如申請專利範圍第14項所述的積體電路裝置，其中所述第一閘極接點、所述第二閘極接點、所述第三閘極接點及所述第四閘極接點在所述第一方向上具有較所述第一上部閘極線及所述第二上部閘極線的節距小或等於所述第一上部閘極線及所述第二上部閘極線的所述節距的寬度。
  18. 如申請專利範圍第14項所述的積體電路裝置，其中所述下部內連層包括位於所述第一主動區上的第一下部內連層及第二下部內連層以及位於所述第二主動區上的第三下部內連層及第四下部內連層，且 其中所述第一下部內連層及所述第二下部內連層中的一者連接至所述第一迂回內連結構，且所述第一下部內連層及所述第二下部內連層中的另一者連接至所述第二迂回內連結構。
  19. 如申請專利範圍第13項所述的積體電路裝置，更包括共用接觸接墊，所述共用接觸接墊自位於所述第一下部閘極線與所述第二下部閘極線之間的所述第一主動區的一部分延伸至位於所述第一上部閘極線與所述第二上部閘極線之間的所述第二主動區的一部分，其中所述共用接觸接墊與所述虛擬區交疊。
  20. 一種積體電路，包括： 第一主動區，在第一方向上延伸； 第二主動區，在所述第一方向上延伸； 虛擬區，夾置於所述第一主動區與所述第二主動區之間，所述虛擬區在所述第一方向上延伸； 第一閘極線，設置於所述第一主動區、所述第二主動區及所述虛擬區上，且在垂直於所述第一方向的第二方向上延伸，所述第一閘極線包括第一下部閘極線及第一上部閘極線； 第二閘極線，設置於所述第一主動區、所述第二主動區及所述虛擬區上，且在所述第二方向上延伸，所述第二閘極線包括第二下部閘極線及第二上部閘極線； 第一迂回內連結構，包括： 第一下部內連層，經由第一閘極接點電性連接至所述第一下部閘極線； 第一上部內連層，經由第一接觸介層窗電性連接至所述第一下部內連層；以及 第二下部內連層，經由第二接觸介層窗電性連接至所述第一上部內連層，所述第二下部內連層經由第二閘極接點電性連接至所述第二上部閘極線；以及 第二迂回內連結構，包括： 第三下部內連層，經由第三閘極接點電性連接至所述第二下部閘極線； 第二上部內連層，經由第三接觸介層窗電性連接至所述第三下部內連層；以及 第四下部內連層，經由第四接觸介層窗電性連接至所述第二上部內連層，所述第四下部內連層經由第四閘極接點電性連接至所述第一上部閘極線。
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