CN108172571B - 集成电路器件 - Google Patents

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Abstract

一种集成电路(IC)器件包括至少一个标准单元。该至少一个标准单元包括：第一有源区和第二有源区，分别设置在虚设区域的两侧的每个上，第一有源区和第二有源区具有不同的导电类型并在第一方向上延伸；第一栅线和第二栅线，在垂直于第一方向的第二方向上平行于彼此延伸跨过第一有源区和第二有源区；第一旁路互连结构，配置为电连接第一栅线与第二栅线；以及第二旁路互连结构，配置为电连接第二栅线与第一栅线。第一旁路互连结构和第二旁路互连结构包括在第一方向上延伸的下互连层、在第二方向上延伸的上互连层以及接触通路。

Description

集成电路器件
技术领域
根据本发明构思的示范性实施方式的装置和方法涉及集成电路(IC)器件，更具体地，涉及包括至少一个标准单元的IC器件。
背景技术
由于电子产品趋向于重量轻、薄且小，对于高度集成的半导体器件的需求正在增长。随着半导体器件的最近的等比例缩小，包括在IC器件中的标准单元的高度已经减小。在包括交叉耦合结构的IC器件中，会要求能够除去工艺风险图案而没有违反设计原则的布局以实现具有减小的高度的标准单元。
发明内容
示范性实施方式提供包括设计为具有减小的尺寸的至少一个标准单元的集成电路(IC)器件。
示范性实施方式还提供包括设计为除去工艺风险图案(或在光刻图案化工艺期间具有改变其形状的风险的图案，诸如对角形的图案或异常形状的图案)的至少一个标准单元的IC器件。
根据示范性实施方式的方面，提供一种包括至少一个标准单元的IC器件。至少一个标准单元可以包括：分别设置在虚设区域的两侧的每个上的第一有源区和第二有源区，第一有源区和第二有源区具有不同的导电类型并在第一方向上延伸；第一栅线和第二栅线，在垂直于第一方向的第二方向上跨过第一有源区和第二有源区平行于彼此延伸，其中第一栅线包括第一栅线的第一部分和第一栅线的第二部分，并且其中第二栅线包括第二栅线的第一部分和第二栅线的第二部分；第一旁路互连结构，配置为电连接第一栅线的在第一有源区上的第一部分与第二栅线的在第二有源区上的第二部分；以及第二旁路互连结构，配置为电连接第二栅线的在第一有源区上的第一部分与第一栅线的在第二有源区上的第二部分。第一和第二旁路互连结构包括在第一方向上延伸的下互连层、在第二方向上延伸的上互连层以及在第一有源区和第二有源区中的至少一个上以连接下互连层与上互连层的接触通路。
根据示范性实施方式的一方面，提供一种IC器件，该IC器件可以包括：第一有源区和第二有源区，分别设置在虚设区域的两侧的每个上，第一有源区和第二有源区具有不同的导电类型并在第一方向上延伸；第一下栅线和第二下栅线，在第一有源区上在垂直于第一方向的第二方向上平行于彼此延伸；第一上栅线和第二上栅线，在第二有源区上在第二方向上延伸并平行于彼此布置，第一上栅线和第二上栅线分别与第一下栅线和第二下栅线间隔开设置；第一旁路互连结构，配置为电连接第一下栅线与第二上栅线；以及第二旁路互连结构，配置为电连接第二下栅线与第一上栅线。第一和第二旁路互连结构包括具有在第一方向上延伸的单向结构的下互连层、具有在第二方向上延伸的单向结构的上互连层以及在第一有源区和第二有源区中的至少一个上以连接下互连层与上互连层的接触通路。
根据示范性实施方式的方面，一种集成电路可以包括：第一有源区，在第一方向上延伸；第二有源区，在第一方向上延伸；虚设区域，插设在第一和第二有源区之间，虚设区域在第一方向上延伸；第一栅线，设置在第一有源区、第二有源区和虚设区域上，并在垂直于第一方向的第二方向上延伸，第一栅线包括第一下栅线和第一上栅线；第二栅线，设置在第一有源区、第二有源区和虚设区域上，并在第二方向上延伸，第二栅线包括第二下栅线和第二上栅线；第一旁路互连结构；以及第二旁路互连结构。第一旁路互连结构可以包括：第一下互连层，通过第一栅极接触电连接到第一下栅线；第一上互连层，通过第一接触通路电连接到第一下互连层；以及第二下互连层，通过第二接触通路电连接到第一上互连层，第二下互连层通过第二栅极接触电连接到第二上栅线。第二旁路互连结构可以包括：第三下互连层，通过第三栅极接触电连接到第二下栅线；第二上互连层，通过第三接触通路电连接到第三下互连层；以及第四下互连层，通过第四接触通路电连接到第二上互连层，第四下互连层通过第四栅极接触电连接到第一上栅线。
附图说明
从以下结合附图的详细描述，示范性实施方式的以上和/或其它的方面将被更清楚地理解，附图中：
图1是根据示范性实施方式的交叉耦合结构的电路图；
图2A是根据示范性实施方式的对应于图1的交叉耦合结构的标准单元的一部分的透视图；
图2B示出图2A的标准单元的布局；
图3示出根据示范性实施方式的对应于图1的交叉耦合结构的标准单元的部分的布局；
图4示出根据示范性实施方式的对应于图1的交叉耦合结构的标准单元的部分的布局；
图5示出根据示范性示例的对应于交叉耦合结构的标准单元的部分的布局；
图6示出根据示范性实施方式的标准单元的部分的布局；
图7A是沿图6的线7A-7A'截取的截面图；
图7B是沿图6的线7B-7B'截取的截面图；
图7C是沿图6的线7C-7C'截取的截面图；
图8示出根据示范性实施方式的标准单元的部分的布局；
图9是根据示范性实施方式的具有交叉耦合结构的扫描触发器的方框图；
图10是根据示范性实施方式的具有交叉耦合结构的多路复用器的电路图；
图11是根据示范性实施方式的具有交叉耦合结构的存储器单元的电路图；
图12是包括根据示范性实施方式的具有交叉耦合结构的扫描触发器的数据处理装置的方框图；以及
图13是根据示范性实施方式的计算机可读存储介质的方框图。
具体实施方式
如这里使用的，将理解，标准单元包括“栅线”，根据标准单元实施的半导体器件包括对应于栅线的“栅电极”。此外，将理解，标准单元包括“栅极切断层”，根据标准单元实施的半导体器件具有对应于栅极切断层的“栅线切断区域”。
图1是根据示范性实施方式的交叉耦合结构XC的电路图。
如图1所示，交叉耦合结构XC可以包括串联连接的第一P型金属氧化物半导体(PMOS)晶体管PM1和第一N型金属氧化物半导体(NMOS)晶体管NM1以及串联连接的第二PMOS晶体管PM2和第二NMOS晶体管NM2。交叉耦合结构XC可以被包括在各种标准单元中，各种标准单元包括例如时序逻辑单元(例如锁存器和触发器)或组合逻辑单元(例如多路复用器和加法器)。
例如，第一PMOS晶体管PM1可以具有连接到第一电压端子V1的源极、第一控制信号A施加到其的栅极以及连接到输出节点Y的漏极。第一NMOS晶体管NM1可以具有连接到输出节点Y的漏极、第二控制信号B施加到其的栅极以及连接到第二电压端子V2的源极。第二PMOS晶体管PM2可以具有连接到第三电压端子V3的源极、第二控制信号B施加到其的栅极以及连接到输出节点Y的漏极。第二NMOS晶体管NM2可以具有连接到输出节点Y的漏极、第一控制信号A施加到其的栅极以及连接到第四电压端子V4的源极。
第一PMOS晶体管PM1的栅极和第二NMOS晶体管NM2的栅极可以电连接到彼此并接收第一控制信号A。同样地，第一NMOS晶体管NM1的栅极和第二PMOS晶体管PM2的栅极可以电连接到彼此并接收第二控制信号B。因此，第一PMOS晶体管PM1和第二PMOS晶体管PM2以及第一NMOS晶体管NM1和第二NMOS晶体管NM2可以构成交叉耦合结构XC。
图2A是根据示范性实施方式的对应于图1的交叉耦合结构XC的标准单元100的一部分的透视图。图2B示出图2A的标准单元100的布局。标准单元100的一些部件(例如图2B的接触垫CPA和输出通路DVO)在图2A中省略。
如图2A和图2B所示，标准单元100可以包括第一有源区AR1和第二有源区AR2、第一栅线GL1和第二栅线GL2、栅极切断层CT、第一至第四栅极接触CB1a、CB1b、CB2a和CB2b以及第一旁路互连结构DS1和第二旁路互连结构DS2。
第一有源区AR1和第二有源区AR2可以在第一方向(例如X方向)上延伸并在基本上垂直于第一方向的第二方向(例如Y方向)上平行于彼此。第一有源区AR1和第二有源区AR2可以在第二方向上彼此间隔开并具有不同的导电类型。第一有源区AR1和第二有源区AR2可以称为扩散区。此外，第一有源区AR1和第二有源区AR2之间的区域可以称为虚设区域DR。第一有源区AR1和第二有源区AR2可以分别在第二方向上具有第一高度H1和第三高度H3，虚设区域DR可以在第二方向上具有第二高度H2。
第一栅线GL1和第二栅线GL2可以在第二方向上延伸跨过第一有源区AR1和第二有源区AR2并在第一方向上平行于彼此。第一栅线GL1和第二栅线GL2可以对应于半导体器件的栅电极。第一栅线GL1和第二栅线GL2可以彼此间隔开预定距离。第一栅线GL1和第二栅线GL2的节距(例如栅极节距)可以称为临界多晶硅节距(critical poly pitch)或多晶硅触点节距(contacted poly pitch，CPP)。根据示范性实施方式的一方面，标准单元100中的交叉耦合结构可以设计在对应于2CPP的区域中。因此，包括在标准单元100中的交叉耦合结构可以称为“2CPP交叉耦合结构”。
栅极切断层CT可以位于虚设区域DR上跨过第一栅线GL1和第二栅线GL2。这里，栅极切断层CT可以是用于切断第一栅线GL1和第二栅线GL2的部分的标记层。因此，第一栅线GL1和第二栅线GL2的每个可以分成两个部分。具体地，栅极切断层CT可以横过第一栅线GL1并将第一栅线GL1分离为第一下栅线GL1a和第一上栅线GL1b。此外，栅极切断层CT可以横过第二栅线GL2并将第二栅线GL2分离为第二下栅线GL2a和第二上栅线GL2b。
第一宽度W1(其是栅极切断层CT在第一方向上的尺寸)可以是2CPP或更小。因此，包括在标准单元100中的交叉耦合结构可以被称为“具有2CPP栅极切断层的2CPP交叉耦合结构”。
然而，本发明构思不限于此，第一宽度W1可以是大于1CPP与第一栅线GL1和第二栅线GL2中的任一个的宽度之和且小于2CPP的任意尺寸，使得栅极切断层CT可以横过第一栅线GL1和第二栅线GL2两者并在第一方向上延伸。
第一至第四栅极接触CB1a、CB1b、CB2a和CB2b可以位于第一有源区AR1或第二有源区AR2上。例如，第一栅极接触CB1a可以位于定位在第一有源区AR1上的第一下栅线GL1a上，第二栅极接触CB1b可以位于定位在第二有源区AR2上的第一上栅线GL1b上。同样地，第三栅极接触CB2a可以位于定位在第一有源区AR1上的第二下栅线GL2a上，第四栅极接触CB2b可以位于定位在第二有源区AR2上的第二上栅线GL2b上。在这种情况下，第一至第四栅极接触CB1a、CB1b、CB2a和CB2b可以称为栅极接触图案或栅极接触插塞。
第二控制信号B可以通过第一栅极接触CB1a和第四栅极接触CB2b施加到第一下栅线GL1a和第二上栅线GL2b。第一控制信号A可以通过第二栅极接触CB1b和第三栅极接触CB2a施加到第一上栅线GL1b和第二下栅线GL2a。
第一栅极接触CB1a和第三栅极接触CB2a可以以相对于彼此交错的形式设置，第二栅极接触CB1b和第四栅极接触CB2b可以以相对于彼此交错的形式设置。这里，表述“交错的形式”可以表示两个部件不位于在第一方向或第二方向上的直线上，一个部件在对角线方向上偏移到另一个部件。例如，第一栅极接触CB1a和第三栅极接触CB2a可以不位于沿第一方向或第二方向的直线上，第三栅极接触CB2a可以位于第一栅极接触CB1a的对角线方向上。例如，第一栅极接触CB1a和第三栅极接触CB2a可以设置为Z字形形式，第二栅极接触CB1b和第四栅极接触CB2b可以设置为Z字形形式。
第一至第四栅极接触CB1a、CB1b、CB2a和CB2b可以具有可在第一方向或第二方向上彼此间隔开的岛形式。第一至第四栅极接触CB1a、CB1b、CB2a和CB2b的每个可以具有各种垂直截面形状例如矩形形状、正方形形状、圆形形状和椭圆形形状中的一种。第二宽度W2(其是第一至第四栅极接触CB1a、CB1b、CB2a和CB2b的每个在第一方向上的尺寸)可以是1CPP或更小。如图2B所示，第二宽度W2(其是第一至第四栅极接触CB1a、CB1b、CB2a和CB2b的每个在第一方向上的尺寸)可以等于或大于第一栅线GL1和第二栅线GL2的每个在第一方向上的宽度。由于第一至第四栅极接触CB1a、CB1b、CB2a和CB2b的每个具有一般的截面形状(例如矩形形状)，可以显著地降低可能在形成具有不规则的截面形状的接触通路(例如对角线接触诸如图5中的CBd)期间发生的工艺风险(例如图案化未对准)。
第一栅极接触CB1a和第四栅极接触CB2b可以通过第一旁路互连结构DS1电连接到彼此，第二栅极接触CB1b和第三栅极接触CB2a可以通过第二旁路互连结构DS2电连接到彼此。因此，第二控制信号B可以通过第一旁路互连结构DS1传输到第一下栅线GL1a和第二上栅线GL2b。此外，第一控制信号A可以通过第二旁路互连结构DS2传输到第一上栅线GL1b和第二下栅线GL2a。
第一旁路互连结构DS1和第二旁路互连结构DS2可以包括具有单向结构的下互连层M0、具有单向结构的上互连层M1以及配置为连接下互连层M0与上互连层M1的接触通路V0。
这里，“单向结构”可以指的是其中形成在同一水平的多个互连层在相同的方向上延伸的结构。例如，下互连层M0可以形成在比第一栅线GL1和第二栅线GL2的顶表面高的水平处并在第一方向上延伸。下互连层M0也可以被称为金属0层。上互连层M1可以形成在比下互连层M0的顶表面高的水平处并在不同于第一方向的第二方向上延伸。这里，第一方向和第二方向可以彼此垂直，但是本发明构思不限于此。上互连层M1也可以被称为金属1层。
下互连层M0可以包括形成在基本上相同的水平处的第一至第五下互连层M01、M02、M03、M04和M05。第一下互连层M01和第二下互连层M02可以位于第一有源区AR1之上，第三下互连层M03和第四下互连层M04可以位于第二有源区AR2之上，第五下互连层M05可以位于虚设区域DR之上。
上互连层M1可以包括形成在基本上相同的水平处的第一上互连层M11和第二上互连层M12。上互连层M1可以位于比下互连层M0高的水平处。这里，与第二栅线GL2相比更靠近第一栅线GL1设置的上互连层M1可以由第二上互连层M12表示，与第一栅线GL1相比更靠近第二栅线GL2设置的上互连层M1可以由第一上互连层M11表示。如图2B所示，第一上互连层M11可以位于第二栅线GL2的一侧，第二上互连层M12可以位于第一栅线GL1的一侧。然而，本发明构思不限于此，第一上互连层M11和第二上互连层M12中的至少一个可以交叠第一栅线GL1和第二栅线GL2中的一个。
第一旁路互连结构DS1可以包括第二下互连层M02、第三下互连层M03和第一上互连层M11。此外，第一旁路互连结构DS1还可以包括位于第二下互连层M02和第一上互连层M11之间以及在第三下互连层M03和第一上互连层M11之间的接触通路V0。第一栅极接触CB1a还可以位于第一旁路互连结构DS1和第一下栅线GL1a之间，第四栅极接触CB2b还可以位于第一旁路互连结构DS1和第二上栅线GL2b之间。也就是，电路径DP1可以从第一下栅线GL1a通过第一栅极接触CB1a、第二下互连层M02、由接触通路V0连接的第一上互连层M11、由接触通路V0连接的第三下互连层M03和第四栅极接触CB2b到第二上栅线GL2b形成，第二控制信号B可以提供到电路径DP1。
第二旁路互连结构DS2可以包括第一下互连层M01、第四下互连层M04和第二上互连层M12。此外，第二旁路互连结构DS2还可以包括位于第一下互连层M01和第二上互连层M12之间以及第四下互连层M04和第二上互连层M12之间的接触通路V0。第二栅极接触CB1b还可以位于第二旁路互连结构DS2和第一上栅线GL1b之间，第三栅极接触CB2a还可以位于第二旁路互连结构DS2和第二下栅线GL2a之间。也就是，电路径DP2可以从第一上栅线GL1b通过第二栅极接触CB1b、第四下互连层M04、由接触通路V0连接的第二上互连层M12、由接触通路V0连接的第一下互连层M01和第三栅极接触CB2a到第二下栅线GL2a形成，第一控制信号A可以提供到电路径DP2。
由于第一栅极接触CB1a和第三栅极接触CB2a设置为相对于彼此交错的形式，所以第一下栅线GL1a和第二下栅线GL2a可以分别通过第一栅极接触CB1a和第三栅极接触CB2a而分别连接到第二下互连层M02和第一下互连层M01。此外，由于第二栅极接触CB1b和第四栅极接触CB2b设置为相对于彼此交错的形式，所以第一上栅线GL1b和第二上栅线GL2b可以分别通过第二栅极接触CB1b和第四栅极接触CB2b而分别连接到第四下互连层M04和第三下互连层M03。因此，第一旁路互连结构DS1和第二旁路互连结构DS2可以形成在具有相对小的宽度2CPP的标准单元100的区域中。此外，形成第一旁路互连结构DS1和第二旁路互连结构DS2所需要的互连层M0和M1的数目(或金属路径的数目)也可以降低，所以可以降低标准单元的该区域的高度。
如图2B所示，每个接触通路V0可以位于其中在第一方向上延伸的下互连层M0交叠在第二方向上延伸的上互连层M1的位置(或X-Y平面上的其中在第一方向上延伸的下互连层M0交叉在第二方向上延伸的上互连层M1的位置)。例如，每个接触通路V0可以是岛型的。例如，如图2A所示，每个接触通路V0可以具有圆形的水平横截面(例如，圆柱形)。可选地，如图2B所示，每个接触通路V0可以具有正方形的水平横截面(例如立方形)。接触通路V0可以位于第一有源区AR1和第二有源区AR2之上。因此，接触通路V0可以形成在其中第一旁路互连结构DS1和第二旁路互连结构DS2交叠第一有源区AR1和第二有源区AR2以及虚设区域DR的位置。
如图2B所示，公共接触垫CPO可以位于第一有源区AR1在第一栅线GL1和第二栅线GL2之间的部分中。公共接触垫CPO可以在第二方向上延伸到第二有源区AR2在第一栅线GL1和第二栅线GL2之间的部分。此外，下互连层M0还可以包括位于虚设区域DR上的第五下互连层M05。输出通路DVO可以位于设置在虚设区域DR上的公共接触垫CPO上，公共接触垫CPO可以通过输出通路DVO电连接到第五下互连层M05。因此，第一有源区AR1和第二有源区AR2可以通过公共接触垫CPO和输出通路DVO连接到输出节点Y。
根据示范性实施方式的方面的标准单元100可以包括在第一方向上延伸的相对小的数目的下互连层M0(例如总共五个下互连层M0)，其可以形成在第一有源区AR1和第二有源区AR2以及虚设区域DR之上。通常，由于具有预定宽度的下互连层M0被重复地彼此间隔开预定距离地布置，所以降低包括在标准单元100中的下互连层M0的数目(即下互连层M0的路径的数目)在使标准单元尺寸(例如标准单元高度)按比例缩小上可以是有利的。然而，在根据比较例的其中用于交错耦合结构的对角线接触(例如图5中的CBd)形成在虚设区域(例如图5中的DRX)上的标准单元(例如图5中的100X)中，会需要增大高度(例如，H2X或图5中的虚设区域DRX的Y方向的长度)，因此标准单元的高度也会增大。
然而，在根据示范性实施方式的方面的标准单元100中，交叉耦合结构可以通过第一旁路互连结构DS1和第二旁路互连结构DS2实施，第一旁路互连结构DS1和第二旁路互连结构DS2可以从第一有源区AR1延伸到第二有源区AR2。因此，可以不需要在虚设区域DR中形成用于交叉耦合结构的对角线接触CBd。因此，虚设区域DR的第二高度H2可以小于图5的标准单元100X中的虚设区域DRX的高度H2X。
此外，由于用于输出节点Y的第五下互连层M05连接到公共接触垫CPO，所以用于输出节点Y的下互连层M0可以位于虚设区域DR之上。因此，2CPP交叉耦合结构可以通过例如总共五个下互连层M0获得。也就是，具有降低的单元高度的交叉耦合结构可以通过具有更少的路径的下互连层M0实施。
因此，交叉耦合结构可以通过包括下互连层M0和上互连层M1的第一和第二旁路DS1和DS2实施，每个具有单向的结构。因此，可以不需要在虚设区域DR之上形成用于交叉耦合结构的对角线接触。因此，可以减少在形成对角线接触期间可能发生的工艺风险。此外，由于公共接触垫CPO和输出通路DVO位于虚设区域DR上而不是对角线接触上，所以可以降低虚设区域DR的单元高度。因而，可以降低标准单元100的单元高度。
图3示出根据示范性实施方式的对应于图1的交叉耦合结构XC的标准单元100A的一部分的布局。
如图3所示，第一栅极接触CB1a可以位于第一下互连层M01交叠第一下栅线GL1a的区域(或X-Y平面上的第一下互连层M01交叉第一下栅线GL1a的区域)上，第三栅极接触CB2a可以位于第二下互连层M02交叠第二下栅线GL2a的区域上。因此，第一旁路互连结构DS1A可以包括第一下互连层M01，而第二旁路互连结构DS2A可以包括第二下互连层M02。
分别由第一旁路互连结构DS1A和第二旁路互连结构DS2A形成的电路径DP1A和DP2A可以具有相同的长度。例如，在图2B所示的标准单元100中，包括在可由第一旁路互连结构DS1提供的电路径DP1中的第一上互连层M11的长度可以小于包括在可由第二旁路互连结构DS2提供的电路径DP2中的第二上互连层M12的长度。然而，在图3所示的标准单元100A中，包括在可由第一旁路互连结构DS1A提供的电路径DP1A中的第一上互连层M11的长度可以基本上等于包括在可由第二旁路互连结构DS2A提供的电路径DP2A中的第二上互连层M12的长度。因此，由第一旁路互连结构DS1A和第二旁路互连结构DS2A形成的电路径DP1A和DP2A可以具有基本上相同的长度。
图4示出根据示范性实施方式的对应于图1的交叉耦合结构XC的标准单元100B的一部分的布局。
如图4所示，标准单元100B可以包括沿总共四条线延伸(例如，布置为四行)的下互连层M0。例如，分别在图2B和图3中示出的标准单元100和100A可以包括总共五个下互连层M0，其可以在第二方向(例如Y方向)上平行于彼此延伸，而图4所示的标准单元100B可以包括总共五个互连层M0，其可以在第二方向上沿总共四条线平行于彼此延伸。
下互连层M0可以包括第一至第五下互连层M01、M02、M03、M04和M05，第三下互连层M03和第四下互连层M04可以沿着在第一方向上的一条直线位于第二有源区AR2之上。因此，分别连接到第四下互连层M04和第三下互连层M03的第二栅极接触CB1b和第四栅极接触CB2b可以沿着在第一方向上的直线设置。如图4所示，在标准单元100B中，下互连层M0可以在高度方向上沿总共四条线延伸。包括在标准单元100B中的下互连层M0的数目可以小于图2B所示的标准单元100中的下互连层M0的数目。
或者，与图4所示的不同，第一下互连层M01和第二下互连层M02可以沿着在第一方向上的直线(例如，布置在相同的行中)位于第一有源区AR1之上，第三下互连层M03和第四下互连层M04可以在第一方向上平行于彼此延伸。
如图4所示，第一栅极接触CB1a可以位于设置在第一有源区AR1上的第一下栅线GL1a上，第三栅极接触CB2a可以位于设置在虚设区域DR上的第二下栅线GL2a上。然而，第一栅极接触CB1a和第三栅极接触CB2a的位置不限于此。第一栅极接触CB1a和第三栅极接触CB2a的位置可以取决于第一有源区AR1在Y方向上的高度、形成在第一有源区AR1中的鳍型有源区的数目、虚设区域DR在Y方向上的高度、以及下互连层M0的线宽度(例如Y方向的宽度)或下互连层M0之间的距离。例如，与图4所示的不同，第一栅极接触CB1a可以位于第一有源区AR1上，而第三栅极接触CB2a可以在虚设区域DR和第一有源区AR1之间的边界交叠虚设区域DR和第一有源区AR1两者。
在根据示范性实施方式的方面的标准单元100B中，2CPP交叉耦合结构可以利用第一旁路互连结构DS1B和第二旁路互连结构DS2B以及具有减少的路径的下互连层M0而实施。
图5示出根据比较例的对应于交叉耦合结构的标准单元100X的部分的布局。这里，标准单元100X可以对应于包括对角线接触CBd的2CPP交叉耦合结构。
如图5所示，标准单元100X可以包括第一有源区AR1和第二有源区AR2、第一栅线GL1和第二栅线GL2、栅极切断层CT、栅极接触CB1a、CB1b、CB2a和CB2b以及对角线接触CBd。第一有源区AR1和第二有源区AR2可以分别在第二方向(例如Y方向)上具有第一和第三高度H1X和H3X，虚设区域DRX可以在第二方向上具有第二高度H2X。
栅极接触CB1a、CB1b、CB2a和CB2b的全部可以位于虚设区域DRX上。第一控制信号A可以施加到分别位于第一上栅线GL1b和第二下栅线GL2a上的栅极接触CB1b和CB2a，第二控制信号B可以施加到分别位于第一下栅线GL1a和第二上栅线GL2b上的栅极接触CB1a和CB2b。在这种情况下，栅极接触CB1a和CB2b可以通过对角线接触CBd电连接到彼此。
当半导体器件根据标准单元100X形成时，会在使栅极接触CB1a和CB2b与对角线接触CBd分离或切断对角线接触CBd时引起警告点或弱图案。因而，半导体器件的产率会降低。
此外，在标准单元100X中，由于栅极接触CB1a、CB1b、CB2a和CB2b以及对角线接触CBd都位于虚设区域DRX上，所以会需要增大虚设区域DRX的第二高度H2X(例如Y方向的长度)，因此不利地影响标准单元区域的按比例缩小。
图6示出根据示范性实施方式的标准单元200的部分的布局。图7A是沿图6的线7A-7A'截取的截面图，图7B是沿图6的线7B-7B'截取的截面图，图7C是沿图6的线7C-7C'截取的截面图。
根据本实施方式的标准单元200是图2A和2B所示的标准单元100的示例。图2A和2B的描述可以应用于本实施方式，并将省略重复的描述。在下文，将主要地描述根据本实施方式的标准单元200和图2A和2B所示的标准单元100之间的差异。
如图6至图7C所示，基板210可以是半导体基板。例如，基板210可以包括半导体诸如硅(Si)或锗(Ge)、或化合物半导体诸如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)。基板210可以包括导电区域，例如掺杂的阱或掺杂的结构。
多个第一鳍型有源区AF1和第二鳍型有源区AF2以及多个虚设有源区DF可以从基板210突出。例如，多个第一有源鳍AF1可以位于第一有源区AR1上，多个第二有源鳍AF2可以位于第二有源区AR2上。例如，多个第一有源鳍AF1可以构成NMOS晶体管(例如图1的NM1和NM2)，多个第二有源鳍AF2可以构成PMOS晶体管(例如图1的PM1和PM2)。多个虚设鳍DF可以位于虚设区域DR上。
隔离层212可以位于基板210上并覆盖多个鳍AF1、AF2和DF的每个的下侧壁。
第一至第三栅线GL1、GL2和GL3可以横过多个鳍AF1、AF2和DF并在Y方向上平行于彼此延伸。第一至第三栅线GL1、GL2和GL3可以延伸并覆盖多个鳍AF1、AF2和DF的每个的顶表面和两个侧壁以及隔离层212的顶表面。
第一栅线GL1和第二栅线GL2可以是包括在交叉耦合结构中的栅线，第三栅线GL3可以是为包括在标准单元200中的另一个部件提供的栅线。第一栅线GL1和第二栅线GL2的每个可以通过栅极切断层CT分成两个部分。例如，如图7A所示，第二栅线GL2可以分成第二下栅线GL2a和第二上栅线GL2b，第二栅线GL2的可交叠栅极切断层CT并被除去的部分可以用埋入绝缘层220填充。
栅线GL1、GL2和GL3可以包括功函数含金属层和/或间隙填充金属膜。功函数含金属层可以包括从由钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)组成的组选择的至少一种金属。间隙填充金属膜可以包括W膜或铝(Al)膜。栅线GL1、GL2和GL3的每个可以包括TiAlC/TiN/W堆叠结构、TiN/TaN/TiAlC/TiN/W堆叠结构、或TiN/TaN/TiN/TiAlC/TiN/W堆叠结构，但是本发明构思不限于此。栅线GL1、GL2和GL3可以通过使用例如化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。
栅极绝缘膜232可以形成在栅线GL1、GL2和GL3与多个鳍AF1、AF2和DF之间。栅极绝缘膜232可以是硅氧化物膜、高k电介质膜或其组合。高k电介质膜可以包括具有比硅氧化物膜高的介电常数的材料。例如，栅绝缘膜232可以具有约10至约25的介电常数。高k电介质膜可以包括金属氧化物或金属氮氧化物。例如，高k电介质膜可以包括从由铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧氮氧化物、镧铝氮氧化物、锆氧化物、锆氮氧化物、锆硅氧化物、钽氧化物、钽氮氧化物、钛氧化物、钛氮氧化物及其组合组成的组选择的材料，但是本发明构思不限于此。在一些示范性实施方式中，界面层可以插设在多个鳍AF1、AF2和DF与栅极绝缘膜232之间。界面层可以包括绝缘材料诸如氧化物膜、氮化物膜或氮氧化物膜。
绝缘间隔物234可以位于栅线GL1、GL2和GL3的每个的两个侧壁上。绝缘间隔物234可以包括硅氮化物膜、硅氧碳氮化物(SiOCN)膜、硅碳氮化物(SiCN)膜或其组合。在一些示范性实施方式中，绝缘间隔物234可以包括具有比硅氮化物膜低的介电常数的材料膜，例如SiOCN膜、SiCN膜或其组合。
源极和漏极区240可以形成在多个鳍AF1、AF2和DF上在栅线GL1、GL2和GL3的每个的两侧。栅线GL1、GL2和GL3可以与源极和漏极区240间隔开，使栅极绝缘膜232和绝缘间隔物234在其间。源极和漏极区240可以包括形成在多个鳍AF1、AF2和DF的部分中的离子注入区域、从形成在多个鳍AF1、AF2和DF中的多个凹陷区外延生长的半导体外延层、或其组合。源极和漏极区240可以包括外延生长的Si层、外延生长的SiC层或多个外延生长的SiGe层。形成在多个第一有源鳍AF1上的晶体管可以是NMOS晶体管，在第一有源鳍AF1两侧的源极和漏极区240可以包括外延生长的Si层或外延生长的SiC层并包含N型杂质。此外，形成在多个第二有源鳍AF2上的晶体管可以是PMOS晶体管，在第二有源鳍AF2两侧的源极和漏极区240可以包括外延生长的SiGe层并包含P型杂质。
源极和漏极区240的部分区域可以被栅极间电介质膜242覆盖。栅极间电介质膜242可以是硅氧化物膜。第一蚀刻停止层244可以形成在栅线GL1、GL2和GL3以及栅极间电介质膜242上。第一蚀刻停止层244可以包括硅氮化物膜、SiOCN膜、SiCN膜或其组合。第一层间绝缘膜246可以形成在第一蚀刻停止层244上。第一层间绝缘膜246可以包括硅氮化物膜、SiOCN膜、SiCN膜或其组合。第一层间绝缘膜246可以包括相对于第一蚀刻停止层244具有蚀刻选择性的材料。
有源接触垫CPA可以形成在多个鳍AF1、AF2和DF上、在栅线GL1、GL2和GL3的每个的两侧并连接到源极和漏极区240。每个有源接触垫CPA可以在交叉多个鳍AF1、AF2和DF的方向(例如图1的Y方向)上延伸。有源接触垫CPA可以由栅极间电介质膜242、第一蚀刻停止层244和第一层间绝缘膜246围绕。阻挡膜248可以可选地形成在每个有源接触垫CPA的侧壁上。有源接触垫CPA可以包括钨(W)、钴(Co)、镍(Ni)、钨硅化物(WSix)、钴硅化物(CoSix)、镍硅化物(NiSix)或其组合，阻挡膜248可以包括钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)或其组合。
公共接触垫CPO可以形成在多个鳍AF1、AF2和DF上、在第一栅线GL1和第二栅线GL2之间并连接到源极和漏极区240。公共接触垫CPO可以在第二方向上延伸并交叠第一有源区AR1、第二有源区AR2和虚设区域DR的全部。
绝缘衬层250可以共形地覆盖有源接触垫CPA、公共接触垫CPO和第一层间绝缘膜246的顶表面。绝缘衬层250可以包括硅氮化物膜、SiOCN膜、SiCN膜或其组合。绝缘衬层250可以包括相对于第一层间绝缘膜246具有蚀刻选择性的材料。
栅极接触插塞260可以形成在栅线GL1、GL2和GL3上。栅极接触插塞260可以对应于参照图2A和2B描述的栅极接触CB1a、CB1b、CB2a和CB2b。栅极接触插塞260可以由第一蚀刻停止层244、第一层间绝缘膜246和绝缘衬层250围绕，阻挡膜262可以形成在栅极接触插塞260的侧壁上。栅极接触插塞260可以包括钨(W)或钴(Co)，阻挡膜262可以包括Ti、Ta、TiN、TaN或其组合。
埋入绝缘层264可以形成在位于有源接触垫CPA上的绝缘衬层250上。埋入绝缘层264的顶表面可以与栅极接触插塞260的顶表面共面。阻挡膜272可以形成在有源接触插塞270的侧壁上。有源接触插塞270可以对应于参照图2A和2B描述的输出接触DVO。此外，有源接触插塞270可以对应于有源接触(例如图6中的CPP)，该有源接触配置为连接有源接触垫CPA与电源互连层VSS和VDD。
下互连层M0可以形成在栅极接触插塞260和绝缘衬层250上并在第一方向上延伸。下互连层M0可以包括参照图2A和2B描述的第一至第五下互连层M01、M02、M03、M04和M05。下互连层M0还可以包括可在第一方向上延伸的电源互连层VSS和VDD。
第二层间绝缘膜274可以形成在绝缘衬层250上并覆盖下互连层M0。第二层间绝缘膜274可以包括正硅酸乙酯(TEOS)膜或具有约2.2至约2.4的超低介电常数k的超低k(ULK)膜。ULK膜可以包括SiOC膜或SiCOH膜。
上互连层M1可以形成在第二层间绝缘膜274上并在第二方向上延伸。上互连层M1可以对应于参照图2A和2B描述的第一和第二上互连层M11和M12。通路插塞276可以穿过第二层间绝缘膜274并连接上互连层M1与下互连层M0。通路插塞276可以对应于参照图2A和2B描述的接触通路V0。阻挡膜278可以形成在通路插塞276的侧壁上。
为了简便起见，图7A至7C示出单向的互连结构，其中下互连层M0和上互连层M1分别在第一方向和第二方向上延伸。然而，额外的互连层可以进一步形成在上互连层M1上并在第一方向上延伸，上互连层M1可以通过接触通路V0连接到额外的互连层。
图8示出根据示范性实施方式的标准单元200A的部分的布局。根据本实施方式的标准单元200A是图4所示的标准单元100B的示例。图4的描述可以应用于本实施方式，并将省略重复的描述。
如图8所示，在标准单元200A中，两个第一有源鳍AF1可以位于第一有源区AR1上，两个第二有源鳍AF2可以位于第二有源区AR2上，两个虚设鳍DF可以位于虚设区域DR上。作为比较，在参照图6描述的标准单元200中，三个第一有源鳍AF1可以位于第一有源区AR1上，三个第二有源鳍AF2可以位于第二有源区AR2上，三个虚设鳍DF可以位于虚设区域DR上。例如，当包括标准单元200A中的鳍AF1、AF2和DF的数目相对小时，标准单元200A可以包括可沿着总共四条线延伸(例如布置为四行)的下互连层M0，并实施2CPP交叉耦合结构。因此，标准单元200A可以具有紧凑的单元面积。
然而，本发明构思不限于此。即使包括在标准单元200A中的鳍AF1、AF2和DF的数目相对大，标准单元200A也可以包括总共四个下互连层M0以保证下互连层M0之间的相对大的距离。
尽管图8示出其中第三下互连层M03和第四下互连层M04位于第二有源区AR2上的直线中的情形，但是本发明构思不限于此。在另一情形中，第一下互连层M01和第二下互连层M02可以位于第一有源区AR1上的直线中。
图9是根据示范性实施方式的具有交叉耦合结构的扫描触发器400的方框图。
如图9所示，扫描触发器400可以包括多路复用器MUX和触发器FF。扫描触发器400可以包括以上参照图1至8描述的交叉耦合结构中的一种。具体地，多路复用器MUX和触发器FF的每个可以包括交叉耦合结构(例如图1中的XC)。多路复用器MUX、主锁存器ML和/或从锁存器SL的每个可以通过图2A、2B、3、4、6、7A、7B、7C或8所示的标准单元100、100A、100B、200或200A实施。扫描触发器400可以通过标准单元实施。根据示范性实施方式的IC器件可以包括标准单元，该标准单元可以实施包括交叉耦合结构的扫描触发器400。
多路复用器MUX可以接收数据输入信号D和扫描输入信号SI、根据操作模式选择数据输入信号D和扫描输入信号SI中的一个、以及提供所选择的信号作为内部信号IS到触发器FF。多路复用器MUX可以包括交叉耦合结构(例如图1中的XC)。多路复用器MUX可以在第一操作模式中选择数据输入信号D、根据数据输入信号D提供内部信号IS到触发器FF。多路复用器MUX可以在第二操作模式中选择扫描输入信号SI并根据扫描输入信号SI提供内部信号IS到触发器FF。例如，第一操作模式可以是其中数据被发送的正常操作模式，第二操作模式可以是其中测试操作被执行的扫描测试模式。
触发器FF可以根据时钟信号CLK锁存内部信号IS。触发器FF可以是包括主锁存器ML和从锁存器SL的主从触发器。主锁存器ML可以根据时钟信号CLK锁存内部信号IS，从锁存器SL可以根据时钟信号CLK锁存主锁存器ML的输出并提供输出信号OUT。主锁存器ML和/或从锁存器SL可以包括交叉耦合结构。
图10是根据示范性实施方式的具有交叉耦合结构XC的多路复用器500的电路图。
如图10所示，多路复用器500可以包括第一三态反相器TIVTa和第二三态反相器TIVTb。第一三态反相器TIVTa和第二三态反相器TIVTb可以彼此共用输出节点Y并彼此相反地设置。多路复用器500可以通过标准单元实施。交叉耦合结构XC可以对应于图1的交叉耦合结构XC。
第一三态反相器TIVTa可以包括第一PMOS晶体管PM1和第三PMOS晶体管PM3以及第一NMOS晶体管NM1和第三NMOS晶体管NM3。具体地，第三PMOS晶体管PM3可以包括连接到电源端子VDD的源极和数据输入信号D施加到其的栅极。第三NMOS晶体管NM3可以包括连接到接地节点VSS的源极和数据输入信号D施加到其的栅极。第一PMOS晶体管PM1可以包括连接到第三PMOS晶体管PM3的漏极的源极、扫描使能信号SE施加到其的栅极以及连接到输出节点Y的漏极。第一NMOS晶体管NM1可以包括连接到第一PMOS晶体管PM1的漏极和输出节点Y的漏极、反转的扫描使能信号NSE施加到其的栅极以及连接到第三NMOS晶体管NM3的漏极的源极。
第二三态反相器TIVTb可以包括第二PMOS晶体管PM2和第四PMOS晶体管PM4以及第二NMOS晶体管NM2和第四NMOS晶体管NM4。具体地，第四PMOS晶体管PM4可以包括连接到电源端子VDD的源极和扫描输入信号SI施加到其的栅极。第四NMOS晶体管NM4可以包括连接到接地节点VSS的源极和扫描输入信号SI施加到其的栅极。第二PMOS晶体管PM2可以包括连接到第四PMOS晶体管PM4的漏极的源极、反转的扫描使能信号NSE施加到其的栅极、以及连接到输出节点Y的漏极。第二NMOS晶体管NM2可以包括连接到第二PMOS晶体管PM2的漏极和输出节点Y的漏极、扫描使能信号SE施加到其的栅极以及连接到第四NMOS晶体管NM4的漏极的源极。
因此，扫描使能信号SE可以施加到第一PMOS晶体管PM1和第二NMOS晶体管NM2的栅极，反转的扫描使能信号NSE可以施加到第一NMOS晶体管NM1和第二PMOS晶体管PM2的栅极。因此，第一PMOS晶体管PM1和第二PMOS晶体管PM2以及第一NMOS晶体管NM1和第二NMOS晶体管NM2可以构成交叉耦合结构XC。交叉耦合结构XC可以通过图2A、2B、3、4、6、7A、7B、7C或8所示的标准单元100、100A、100B、200或200A实施。
图11是根据示范性实施方式的具有交叉耦合结构XC的存储器单元600的电路图。
如图11所示，存储器单元600可以包括并联连接在电源端子VCC和接地节点VSS之间的一对反相器INV1和INV2以及连接到反相器INV1和INV2的相应的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。一对反相器INV1和INV2可以构成交叉耦合结构XC，其可以对应于图1的交叉耦合结构XC。第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PS1和第二传输晶体管PS2的栅极可以连接到字线WL。
第一反相器INV1可以包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，而第二反相器INV2可以包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PMOS晶体管，而第一下拉晶体管PD1和第二下拉晶体管PD2可以是NMOS晶体管。此外，第一反相器INV1的输入节点可以连接到第二反相器INV2的输出节点，第二反相器INV2的输入节点可以连接到第一反相器INV1的输出节点，从而第一反相器INV1和第二反相器INV2可以构成一个锁存电路。交叉耦合结构XC可以通过图2A、2B、3、4、6、7A、7B、7C或8所示的标准单元100、100A、100B、200或200A实施。
图12是包括根据示范性实施方式的具有交叉耦合结构的扫描触发器的数据处理装置1000的方框图。
如图12所示，数据处理装置1000可以包括扫描触发器组1100和逻辑电路1200。数据处理装置1000可以通过集成电路(IC)、系统芯片(SoC)、中央处理单元(CPU)或处理器实施。
扫描触发器组1100可以包括多个扫描触发器SFF，每个可以通过图9所示的扫描触发器400实施。每个扫描触发器SFF可以包括根据示范性实施方式的交叉耦合结构。具体地，每个扫描触发器SFF可以通过图2A、2B、3、4、6、7A至7C或8所示的标准单元100、100A、100B、200或200A实施。每个扫描触发器SFF可以响应于时钟信号CLK进行与逻辑电路1200的数据通信。逻辑电路1200可以通过同步电路或异步电路实施。逻辑电路1200可以处理输入数据DIN或扫描数据SIN并产生对应于处理结果的输出数据DOUT。
图13是根据示范性实施方式的计算机可读存储介质2000的方框图。
如图13所示，计算机可读存储介质2000可以包括可被计算机读取同时用来提供命令和/或数据到计算机的存储介质。例如，计算机可读存储介质2000可以包括磁或光学介质，诸如磁盘、磁带、紧凑盘只读存储器(CD-ROM)、数字多功能盘只读存储器(DVD-ROM)、可记录紧凑盘(CD-R)、可重写紧凑盘(CD-RW)、可记录DVD(DVD-R)和可重写DVD(DVD-RW)。
如图13所示，计算机可读存储介质2000可以包括易失性或非易失性存储器诸如随机存取存储器(RAM)、ROM和闪速存储器、经由通用串行总线(USB)接口可访问的非易失性存储器、以及微机电系统(MEMS)。计算机可读存储介质2000可以插入计算机中、与计算机集成、或经由通信媒介诸如网络和/或无线电通信线路与计算机结合。
如图13所示，计算机可读存储介质2000可以包括布局布线(P&R)程序2100、库2200、分析程序2300和数据结构2400。P&R程序2100可以包括多个命令以进行通过使用包括具有交叉耦合结构的标准单元的信息的标准单元库来设计IC的方法。例如，计算机可读存储介质2000可以存储P&R程序2100，P&R程序2100包括用于通过使用标准单元库来设计IC的一些命令，该标准单元库包括附图中的至少一个所示的标准单元。库2200可以包括作为IC的单元的标准单元的信息。
分析程序2300可以包括多个命令以执行根据限定IC的数据来分析IC的方法。数据结构2400可以包括用于管理在使用库2200中包括的标准单元库的过程、从包括库2200中的一般标准单元库提取具体信息的过程、或者通过使用分析程序2300分析IC的特性的过程期间存储的数据的存储空间。
尽管已经具体示出和描述了本发明构思，但是将理解，可以在其中进行形式和详细上的各种变化而没有背离权利要求书的精神和范围。
本申请要求于2016年12月7日在韩国知识产权局提交的韩国专利申请第10-2016-0166212号的优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种集成电路器件，包括至少一个标准单元，其中所述至少一个标准单元包括：
第一有源区和第二有源区，分别设置在虚设区域的两侧的每个上，所述第一有源区和所述第二有源区具有不同的导电类型并在第一方向上延伸；
第一栅线和第二栅线，在垂直于所述第一方向的第二方向上跨过所述第一有源区和所述第二有源区平行于彼此延伸，其中第一栅线包括第一栅线的第一部分和第一栅线的第二部分，第二栅线包括第二栅线的第一部分和第二栅线的第二部分；
第一旁路互连结构，配置为电连接所述第一栅线的在所述第一有源区上的所述第一部分与所述第二栅线的在所述第二有源区上的所述第二部分；以及
第二旁路互连结构，配置为电连接所述第二栅线的在所述第一有源区上的所述第一部分与所述第一栅线的在所述第二有源区上的所述第二部分，
其中所述第一旁路互连结构和所述第二旁路互连结构包括在所述第一方向上延伸的下互连层、在所述第二方向上延伸的上互连层以及在所述第一有源区和所述第二有源区中的至少一个上以连接所述下互连层与所述上互连层的接触通路。
2.如权利要求1所述的集成电路器件，其中所述第一旁路互连结构交叠所述第一有源区、所述第二有源区以及所述虚设区域，并且
其中所述第二旁路互连结构交叠所述第一有源区、所述第二有源区以及所述虚设区域并与所述第一旁路互连结构间隔开。
3.如权利要求1所述的集成电路器件，还包括:
第一栅极接触，设置在所述第一栅线的在所述第一有源区上的所述第一部分上；
第二栅极接触，设置在所述第一栅线的在所述第二有源区上的所述第二部分上；
第三栅极接触，设置在所述第二栅线的在所述第一有源区上的所述第一部分上；以及
第四栅极接触，设置在所述第二栅线的在所述第二有源区上的所述第二部分上，
其中所述第一栅极接触和所述第三栅极接触处于相对于彼此交错的形式，或者所述第二栅极接触和所述第四栅极接触处于相对于彼此交错的形式。
4.如权利要求3所述的集成电路器件，其中所述第一栅极接触、所述第二栅极接触、所述第三栅极接触和所述第四栅极接触具有小于或等于所述第一栅线和所述第二栅线的节距的宽度。
5.如权利要求1所述的集成电路器件，还包括在所述虚设区域上跨过所述第一栅线和所述第二栅线的栅极切断层，所述栅极切断层配置为将所述第一栅线分离为所述第一栅线的第一部分和所述第一栅线的第二部分，并将所述第二栅线分离为所述第二栅线的第一部分和所述第二栅线的第二部分。
6.如权利要求5所述的集成电路器件，其中所述栅极切断层在所述第一方向上的宽度小于或等于所述第一栅线和所述第二栅线的节距的两倍。
7.如权利要求5所述的集成电路器件，其中所述下互连层包括第一至第四下互连层，
其中所述第一下互连层和所述第二下互连层中的一个连接到所述第一栅线的所述第一部分，所述第一下互连层和所述第二下互连层中的另一个连接到所述第二栅线的所述第一部分。
8.如权利要求7所述的集成电路器件，其中所述第三下互连层和所述第四下互连层中的一个连接到所述第一栅线的所述第二部分，所述第三下互连层和所述第四下互连层中的另一个连接到所述第二栅线的所述第二部分。
9.如权利要求7所述的集成电路器件，其中所述第一下互连层和所述第二下互连层在所述第一有源区上，并且
其中所述第三下互连层和所述第四下互连层在所述第二有源区上。
10.如权利要求7所述的集成电路器件，其中所述第二下互连层和所述第三下互连层中的任一个的至少一部分交叠所述虚设区域。
11.如权利要求1所述的集成电路器件，还包括公共接触垫，该公共接触垫从所述第一有源区的在所述第一栅线和所述第二栅线之间的部分延伸到所述第二有源区的在所述第一栅线和所述第二栅线之间的部分。
12.如权利要求11所述的集成电路器件，还包括在位于所述虚设区域上的所述公共接触垫上的输出通路，
其中所述下互连层还包括连接到所述输出通路的第五下互连层，并且
其中所述第五下互连层在所述第一方向上在所述虚设区域上延伸。
13.一种集成电路器件，包括：
第一有源区和第二有源区，分别设置在虚设区域的两侧的每个上，所述第一有源区和所述第二有源区具有不同的导电类型并在第一方向上延伸；
第一栅线的第一部分和第二栅线的第一部分，在所述第一有源区上在垂直于所述第一方向的第二方向上平行于彼此延伸；
第一栅线的第二部分和第二栅线的第二部分，在所述第二有源区上在所述第二方向上延伸并平行于彼此布置，所述第一栅线的所述第二部分和所述第二栅线的所述第二部分分别与所述第一栅线的所述第一部分和所述第二栅线的所述第一部分间隔开设置；
第一旁路互连结构，配置为电连接所述第一栅线的所述第一部分与所述第二栅线的所述第二部分；以及
第二旁路互连结构，配置为电连接所述第二栅线的所述第一部分与所述第一栅线的所述第二部分，
其中所述第一旁路互连结构和所述第二旁路互连结构包括具有在所述第一方向上延伸的单向结构的下互连层、具有在所述第二方向上延伸的单向结构的上互连层、以及在所述第一有源区和所述第二有源区中的至少一个上以连接所述下互连层与所述上互连层的接触通路。
14.如权利要求13所述的集成电路器件，还包括:
第一栅极接触，设置在所述第一栅线的所述第一部分上；
第二栅极接触，设置在所述第一栅线的所述第二部分上；
第三栅极接触，设置在所述第二栅线的所述第一部分上；以及
第四栅极接触，设置在所述第二栅线的所述第二部分上，
其中所述第一栅极接触和所述第三栅极接触处于相对于彼此交错的形式，或者所述第二栅极接触和所述第四栅极接触处于相对于彼此交错的形式。
15.如权利要求14所述的集成电路器件，其中所述第一栅极接触和所述第三栅极接触中的一个连接到所述第一旁路互连结构，所述第一栅极接触和所述第三栅极接触中的另一个连接到所述第二旁路互连结构。
16.如权利要求14所述的集成电路器件，其中所述第二栅极接触和所述第四栅极接触中的一个连接到所述第一旁路互连结构，所述第二栅极接触和所述第四栅极接触中的另一个连接到所述第二旁路互连结构。
17.如权利要求14所述的集成电路器件，其中所述第一栅极接触、所述第二栅极接触、所述第三栅极接触和所述第四栅极接触在所述第一方向上具有小于或等于所述第一栅线的所述第二部分和所述第二栅线的所述第二部分的节距的宽度。
18.如权利要求14所述的集成电路器件，其中所述下互连层包括在所述第一有源区上的第一下互连层和第二下互连层以及在所述第二有源区上的第三下互连层和第四下互连层，并且
其中所述第一下互连层和所述第二下互连层中的一个连接到所述第一旁路互连结构，所述第一下互连层和所述第二下互连层中的另一个连接到所述第二旁路互连结构。
19.如权利要求13所述的集成电路器件，还包括公共接触垫，该公共接触垫从所述第一有源区在所述第一栅线的所述第一部分和所述第二栅线的所述第一部分之间的部分延伸到所述第二有源区在所述第一栅线的所述第二部分和所述第二栅线的所述第二部分之间的部分，其中所述公共接触垫交叠所述虚设区域。
20.一种集成电路，包括：
第一有源区，在第一方向上延伸；
第二有源区，在所述第一方向上延伸；
虚设区域，插设在所述第一有源区和所述第二有源区之间，所述虚设区域在所述第一方向上延伸；
第一栅线，设置在所述第一有源区、所述第二有源区和所述虚设区域上，并在垂直于所述第一方向的第二方向上延伸，所述第一栅线包括所述第一栅线的第一部分和所述第一栅线的第二部分；
第二栅线，设置在所述第一有源区、所述第二有源区和所述虚设区域上，并在所述第二方向上延伸，所述第二栅线包括所述第二栅线的第一部分和所述第二栅线的第二部分；
第一旁路互连结构，包括：
第一下互连层，通过第一栅极接触电连接到所述第一栅线的所述第一部分；
第一上互连层，通过第一接触通路电连接到所述第一下互连层；以及
第二下互连层，通过第二接触通路电连接到所述第一上互连层，所述第二下互连层通过第二栅极接触电连接到所述第二栅线的所述第二部分，以及
第二旁路互连结构，包括：
第三下互连层，通过第三栅极接触电连接到所述第二栅线的所述第一部分；
第二上互连层，通过第三接触通路电连接到所述第三下互连层；以及
第四下互连层，通过第四接触通路电连接到所述第二上互连层，所述第四下互连层通过第四栅极接触电连接到所述第一栅线的所述第二部分。
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