KR20210077189A - 반도체 집적 회로 - Google Patents

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Abstract

본 발명의 일 실시예에 의해, 기판 및 상기 기판 상의 표준 셀을 포함하되, 상기 표준 셀은, 제1 게이트 패턴을 제4 게이트 패턴과 전기적으로 연결시키는 제1 배선 구조물, 제2 게이트 패턴을 제3 게이트 패턴과 전기적으로 연결시키는 제2 배선 구조물을 포함하며, 상기 제1 배선 구조물은 제1 하부 배선층과, 제2 하부 배선층과, 제1 및 제2 중간 배선층과, 제1 상부 배선층을 포함하고, 상기 제2 배선 구조물은 제3 하부 배선층과, 제4 하부 배선층과, 제3 및 제4 중간 배선층과, 제2 상부 배선층을 포함하는 반도체 집적 회로가 개시된다.

Description

반도체 집적 회로 {SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것이다.
전자 제품의 경박 단소화 경향에 따라 반도체 소자의 고집적화에 대한 요구가 증가하고 있다. 최근 반도체 소자의 다운스케일링에 따라, 집적회로 소자에 포함된 표준 셀의 높이가 감소되고 있다. 크로스 커플 구조를 포함하는 집적회로 소자의 경우, 감소된 높이의 표준 셀을 구현하기 위하여 공정 리스크 패턴을 제거하고 디자인 룰을 위반하지 않는 레이아웃이 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는, 배선층의 혼잡도(congestion)가 감소된 표준 셀을 포함하는 반도체 집적 회로를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 기판, 및 상기 기판 상의 표준 셀을 포함하되, 상기 표준 셀은, 상기 기판 상에서 제1 방향으로 연장되며 상기 제1 방향과 수직한 제2 방향으로 서로 이격되는 제1 및 제2 활성 영역들, 상기 제1 및 제2 활성 영역들 사이의 아이솔레이션 영역, 상기 제1 방향으로 이격된 상기 표준 셀의 양단에서 상기 제2 방향으로 연장되어 상기 제1 및 제2 활성 영역들과 중첩되고, 서로 평행한 한 쌍의 게이트 라인들, 상기 한 쌍의 게이트 라인들 사이에 배치되며, 상기 제1 활성 영역 상에서 상기 제2 방향으로 연장되는 제1 게이트 패턴, 상기 제2 활성 영역 상에서 상기 제2 방향으로 연장되며, 상기 제2 방향을 따라서 상기 제1 게이트 패턴과 동일선 상에 배치되는 제2 게이트 패턴, 상기 한 쌍의 게이트 라인들 사이에 배치되며, 상기 제1 활성 영역 상에서 상기 제1 게이트 패턴과 상기 제1 방향으로 이격되며, 상기 제1 게이트 패턴과 평행하게 연장되는 제3 게이트 패턴, 상기 제2 활성 영역 상에서 상기 제2 게이트 패턴과 상기 제1 방향으로 이격되며, 상기 제2 게이트 패턴과 평행하게 연장되며, 상기 제2 방향을 따라서 상기 제3 게이트 패턴과 동일선 상에 배치되는 제4 게이트 패턴, 상기 아이솔레이션 영역 상에서 상기 제1 게이트 패턴과 상기 제2 게이트 패턴의 사이와 상기 제3 게이트 패턴과 상기 제4 게이트 패턴의 사이를 분리하는 게이트 절단 영역, 상기 제1 및 제3 게이트 패턴들의 사이와 상기 제2 및 제4 게이트 패턴들의 사이에서 상기 제2 방향으로 연장되어 상기 제1 활성 영역 및 상기 제2 활성 영역들을 가로지르는 공통 콘택 라인, 상기 제1 게이트 패턴을 상기 제4 게이트 패턴과 전기적으로 연결시키는 제1 배선 구조물 및 상기 제2 게이트 패턴을 상기 제3 게이트 패턴과 전기적으로 연결시키는 제2 배선 구조물을 포함하며, 상기 제1 배선 구조물은, 상기 제1 활성 영역 상에서 상기 제1 방향으로 연장되며 상기 제1 게이트 패턴 상에서 상기 제1 게이트 패턴과 중첩되는 제1 하부 배선층과, 상기 제2 활성 영역 상에서 상기 제1 방향으로 연장되며 상기 제4 게이트 패턴 상에서 상기 제4 게이트 패턴과 중첩되는 제2 하부 배선층과, 상기 제1 하부 배선층과 상기 제2 하부 배선층 상에서 상기 제1 하부 배선층 및 상기 제2 하부 배선층과 각각 중첩되며 상기 제2 방향으로 연장되는 제1 및 제2 중간 배선층들과, 상기 제1 및 제2 중간 배선층들 상에서 상기 제1 및 제2 중간 배선층들과 중첩되며 상기 제1 방향으로 연장되는 제1 상부 배선층을 포함하고, 상기 제2 배선 구조물은, 상기 제1 활성 영역 상에서 상기 제1 방향으로 연장되며 상기 제3 게이트 패턴 상에서 상기 제3 게이트 패턴과 중첩되는 제3 하부 배선층과, 상기 제2 활성 영역 상에서 상기 제1 방향으로 연장되며 상기 제2 게이트 패턴 상에서 상기 제2 게이트 패턴과 중첩되는 제4 하부 배선층과, 상기 제3 하부 배선층과 상기 제4 하부 배선층 상에서 상기 제3 하부 배선층 및 상기 제4 하부 배선층과 각각 중첩되며 상기 제2 방향으로 연장되는 제3 및 제4 중간 배선층들과, 상기 제3 및 제4 중간 배선층들 상에서 상기 제3 및 제4 중간 배선층들과 중첩되며 상기 제1 방향으로 연장되는 제2 상부 배선층을 포함하고, 상기 표준 셀은 상기 아이솔레이션 영역 상에서 상기 제1 방향으로 연장되며 상기 공통 콘택 라인 상에서 상기 공통 콘택 라인과 중첩되는 제5 하부 배선층을 더 포함하고, 상기 제5 하부 배선층은 상기 제1 내지 제4 하부 배선층들과 평행한 반도체 집적 회로를 제공한다.
본 발명에 의해 게이트 콘택들을 동일선 상에 배치함으로써, 배선층의 혼잡도(congestion)가 감소된 표준 셀을 포함하는 반도체 집적 회로를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 크로스 커플 구조(cross-couple structure)의 일 예를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따라, 도 1의 크로스 커플 구조에 대응하는 표준 셀의 일부분을 나타내는 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표준 셀의 일부를 나타내는 레이아웃이다.
도 4a 내지 도 4c는 도 3의 레이아웃의 일부를 나타내는 레이아웃들이다.
도 5a 및 도 5b는 각각 도 3의 5A-5A' 및 5B-5B' 선에 따른 단면도들이다.
도 6은 도 3의 6A-6A' 선에 따른 단면도이다.
도 7은 도 3의 7A-7A' 선에 따른 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 표준 셀의 일부를 나타내는 레이아웃이다.
도 9는 본 발명의 다른 실시예에 따른 표준 셀의 일부를 나타내는 레이아웃이다.
도 10은 본 발명의 다른 실시예에 따른 표준 셀의 일부를 나타내는 레이아웃이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 크로스 커플 구조(cross-couple structure)의 일 예를 나타내는 회로도이다.
도 1을 참조하면, 크로스 커플 구조(XC)는 직렬 연결된 제1 PMOS 트랜지스터(PM1) 및 제1 NMOS 트랜지스터(NM1), 그리고 직렬 연결된 제2 PMOS 트랜지스터(PM2) 및 제2 NMOS 트랜지스터(NM2)를 포함할 수 있다. 예시적인 크로스 커플 구조(XC)는 예를 들어, 래치, 플립플롭 등과 같은 순차(sequential) 논리 셀들, 또는 멀티플렉서(multiplexer), 가산기(adder) 등과 같은 조합(combinational) 논리 셀들을 포함하는 다양한 표준 셀들에 포함될 수 있다.
제1 PMOS 트랜지스터(PM1)는 제1 전압 단자(V1)에 연결된 소스, 제1 제어 신호(A)를 수신하는 게이트, 및 출력 노드(ND)에 연결된 드레인을 가질 수 있다. 제1 NMOS 트랜지스터(NM1)는 출력 노드(ND)에 연결된 드레인, 제2 제어 신호(B)를 수신하는 게이트, 및 제2 전압 단자(V2)에 연결된 소스를 가질 수 있다. 제2 PMOS 트랜지스터(PM2)는 제3 전압 단자(V3)에 연결된 소스, 제2 제어 신호(B)를 수신하는 게이트, 및 출력 노드(ND)에 연결된 드레인을 가질 수 있다. 제2 NMOS 트랜지스터(NM2)는 출력 노드(ND)에 연결된 드레인, 제1 제어 신호(A)를 수신하는 게이트, 및 제4 전압 단자(V4)에 연결된 소스를 가질 수 있다.
제1 PMOS 트랜지스터(PM1)와 제2 NMOS 트랜지스터(NM2)의 게이트들은 서로 전기적으로 연결되어 제1 제어 신호(A)를 수신할 수 있다. 또한, 제1 NMOS 트랜지스터(NM1)와 제2 PMOS 트랜지스터(PM2)의 게이트들은 서로 전기적으로 연결되어 제2 제어 신호(B)를 수신할 수 있다. 이로써, 제1 및 제2 PMOS 트랜지스터들(PM1, PM2)과 제1 및 제2 NMOS 트랜지스터들(NM1, NM2)은 크로스 커플 구조(XC)를 구성할 수 있다.
도 2는 본 발명의 일 실시예에 따라, 도 1의 크로스 커플 구조에 대응하는 표준 셀의 일부분을 나타내는 사시도이다. 도 2는 본 발명의 일 실시예에서 제1 및 제2 배선 구조물을 나타내기 위해서, 도 3의 레이아웃에서 공통 콘택 라인(CAO), 출력 비아(VAO), 전원 배선층(VSS, VDD) 등이 생략되어 도시된다.
도 2를 참조하면, 예시적인 실시예에서 표준 셀은 제1 및 제2 활성 영역들(AR1, AR2), 제1 및 제2 게이트 라인들(GL1, GL2), 게이트 절단층(gate cutting layer)(CT), 제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b) 및 제1 및 제2 배선 구조물들(DS1, DS2)을 포함할 수 있다.
제1 및 제2 활성 영역들(AR1, AR2)은 제1 방향(X)을 따라 연장되며, 제1 방향(X)에 실질적으로 수직인 제2 방향(Y)으로 서로 평행하게 배치될 수 있다. 제1 활성 영역(AR1)과 제2 활성 영역(AR2)은 제2 방향(Y)으로 서로 이격되도록 배치될 수 있고, 서로 다른 도전형을 가질 수 있다. 제1 및 제2 활성 영역들(AR1, AR2)은 디퓨전(diffusion) 영역들이라고 지칭될 수 있다. 또한, 제1 활성 영역(AR1)과 제2 활성 영역(AR2) 사이의 영역을 아이솔레이션 영역(isolation region, IR) 또는 더미 영역(dummy region)(DR)으로 지칭할 수 있다.
제1 및 제2 게이트 라인들(GL1, GL2)은 제1 및 제2 활성 영역들(AR1, AR2)에 걸쳐서 제2 방향(Y)을 따라 연장되고, 제1 방향(X)으로 서로 평행하게 배치될 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)은 반도체 장치의 게이트 전극들에 대응할 수 있다. 제1 및 제2 게이트 라인들(GL1, GL2)은 서로 일정한 간격으로 이격될 수 있다.
게이트 절단층(CT)은 아이솔레이션 영역(IR) 상에서 제1 및 제2 게이트 라인들(GL1, GL2)을 가로지르도록 배치될 수 있다. 여기서, 게이트 절단층(CT)은 제1 및 제2 게이트 라인들(GL1, GL2)의 일부 영역을 절단할 수 있다. 게이트 절단층(CT)에 의해 제1 및 제2 게이트 라인들(GL1, GL2)은 각각 두 개로 분리될 수 있다. 게이트 절단층(CT)은 제1 게이트 라인(GL1)을 가로질러 제1 게이트 라인(GL1)을 제1 게이트 패턴(GL1a) 및 제2 게이트 패턴(GL1b)으로 분리할 수 있다. 또한, 게이트 절단층(CT)은 제2 게이트 라인(GL2)을 가로질러 제2 게이트 라인(GL2)을 제3 게이트 패턴(GL2a) 및 제4 게이트 패턴(GL2b)으로 분리할 수 있다. 게이트 절단층(CT)은 제1 방향(X)으로 연장될 수 있다. 게이트 절단층(CT)은 제1 방향(X)을 기준으로 제1 및 제2 게이트 라인들(GL1, GL2)을 모두 절단할 수 있는 길이를 가질 수 있다.
제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)은 제1 활성 영역(AR1) 또는 제2 활성 영역(AR2)과 중첩될 수 있다. 예를 들어, 제1 활성 영역(AR1) 상의 제1 게이트 콘택(또는 제1 하부 게이트 콘택으로 지칭함)(CB1a)는 제1 게이트 패턴(GL1a)과 중첩되고, 제2 활성 영역(AR2) 상의 제2 게이트 콘택(또는 제1 상부 게이트 콘택으로 지칭함)(CB1b)은 제2 게이트 패턴(GL1b)과 중첩될 수 있다. 또한, 제1 활성 영역(AR1) 상의 제3 게이트 콘택(또는 제2 하부 게이트 콘택으로 지칭함)(CB2a)은 제3 게이트 패턴(GL2a)과 중첩되고, 제2 활성 영역(AR2) 상의 제4 게이트 콘택(또는 제2 상부 게이트 콘택으로 지칭함)(CB2b)은 제4 게이트 패턴(GL2b)과 중첩될 수 있다. 이때, 제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)은 게이트 콘택 패턴들 또는 게이트 콘택 플러그들이라고 지칭할 수도 있다.
제1 및 제4 게이트 콘택들(CB1a, CB2b)을 통해 제1 게이트 패턴(GL1a) 및 제4 게이트 패턴(GL2b)에 제2 제어 신호(B)가 인가될 수 있다. 제2 및 제3 게이트 콘택들(CB1b, CB2a)을 통해 제2 게이트 패턴(GL1b) 및 제3 게이트 패턴(GL2a)에 제1 제어 신호(A)가 인가될 수 있다.
일 실시예에서, 제1 게이트 콘택(CB1a)과 제3 게이트 콘택(CB2a)은 서로 일직선 상에 배치될 수 있고, 제2 게이트 콘택(CB1b)과 제4 게이트 콘택(CB2b)은 서로 일직선 상에 배치될 수 있다.
본 명세서에서, "일직선 상"이란 두 개의 구성요소들이 제1 방향(X) 또는 제2 방향(Y)을 따라 서로 실질적으로 일직선 상에 배치되며, 하나의 구성요소가 다른 하나의 구성요소에 대하여 사선 방향으로 쉬프트되지 않은 것을 의미하도록 사용된다. 예를 들어, 제1 게이트 콘택(CB1a)과 제3 게이트 콘택(CB2a)은 제1 방향(X)을 따라 일직선 상에 배치되며, 제3 게이트 콘택(CB2a)이 제1 하부 게이트 게이트 콘택(CB1a)에 대하여 사선 방향으로 배치되지 않을 수 있다. 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)이 서로 일직선 상에 배치됨으로써, 게이트 콘택들(CB1a, CB1b, CB2a, CB2b) 상에 배치되는 하부 배선층(M1)의 혼잡도(congestion)를 감소시킬 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)의 제1 방향(X) 또는 제2 방향(Y)으로 이격되어 배치되는 아일랜드 형상일 수 있고, 그 수직 단면은 예를 들어 직사각형, 정사각형, 사다리꼴 등 다양한 형상을 가질 수 있다. 제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b) 각각의 제1 방향(X)에 따른 폭은 게이트 라인들(GL1, GL2) 사이의 이격 거리 이하일 수 있다. 또한, 제1 내지 제4 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)의 폭은 제1 및 제2 게이트 라인들(GL1, GL2) 각각의 제1 방향(X)에 따른 폭보다 크거나 같을 수 있다.
제1 하부 및 제2 상부 게이트 콘택들(CB1a, CB2b)은 제1 배선 구조물(DS1)에 의해 서로 전기적으로 연결될 수 있고, 제1 상부 및 제2 하부 게이트 콘택들(CB1b, CB2a)은 제2 배선 구조물(DS2)에 의해 서로 전기적으로 연결될 수 있다. 이에 따라, 제2 제어 신호(B)는 제1 배선 구조물(DS1)에 의해 제1 게이트 패턴(GL1a) 및 제4 게이트 패턴(GL2b)에 전달될 수 있다. 또한 제1 제어 신호(A)는 제2 배선 구조물(DS2)에 의해 제2 게이트 패턴(GL1b) 및 제3 게이트 패턴(GL2a)에 전달될 수 있다. 제1 및 제2 배선 구조물들(DS1, DS2)은 서로 이격될 수 있다.
제1 및 제2 배선 구조물들(DS1, DS2)은 단방향 구조(unidirectional structure)를 갖는 하부 배선층(M11, M12, M13, M14)(이하 M1으로 지칭할 수 있음)과, 단방향 구조를 갖는 중간 배선층(M21, M22, M23, M24)(이하 M2로 지칭할 수 있음)과, 단방향 구조를 갖는 상부 배선층(M31, M32)(이하 M3으로 지칭할 수 있음)과, 하부 배선층(M1)과 중간 배선층(M2)을 연결하는 하부 콘택 비아(V1), 중간 배선층(M2)과 상부 배선층(M3)을 연결하는 중간 콘택 비아(V2)를 포함할 수 있다.
여기서 "단방향 구조"는 동일한 레벨 상에 형성되는 복수의 배선층들 각각이 동일한 연장 방향을 따라 바(bar) 또는 라인(line) 모양으로 연장되는 구조를 의미할 수 있다. 예를 들어, 하부 배선층(M1)은 제1 및 제2 게이트 라인들(GL1, GL2)의 상면보다 높은 레벨에서 형성되며, 제1 방향(X)으로 연장될 수 있다. 중간 배선층(M2)은 하부 배선층(M1)의 상면보다 보다 높은 레벨에 형성되며 제2 방향(Y)으로 연장될 수 있다. 상부 배선층(M3)은 중간 배선층(M2)의 상면보다 높은 레벨에서 형성되며, 제1 방향(X)으로 연장될 수 있다. 여기서, 제1 방향(X)과 제2 방향(Y)은 서로 수직일 수 있으나, 이에 한정되는 것은 아니다.
하부 배선층(M1)은 실질적으로 동일한 레벨 상에 형성되는 제1 내지 제5 하부 배선층들(M11, M12, M13, M14, M15)을 포함할 수 있다. 제1 및 제3 하부 배선층들(M11, M13)은 제1 활성 영역(AR1)과 중첩될 수 있고, 제2 및 제4 하부 배선층들(M12, M14)은 제2 활성 영역(AR2)과 중첩될 수 있고, 제5 하부 배선층(M15)은 아이솔레이션 영역(IR)과 중첩될 수 있다.
중간 배선층(M2)은 실질적으로 동일한 레벨 상에 형성되는 제1 내지 제4 중간 배선층들(M21, M22, M23, M24)을 포함할 수 있다. 중간 배선층(M2)은 하부 배선층(M1) 보다 높은 레벨에 배치될 수 있다. 중간 배선층(M2)은 하부 배선층(M1)과 중첩될 수 있다. 중간 배선층(M2)은 제1 활성 영역(AR1)과 제2 활성 영역(AR2) 중 적어도 어느 하나와 중첩되도록 배치될 수 있다.
상부 배선층(M3)은 실질적으로 동일한 레벨 상에 형성되는 제1 및 제2 상부 배선층들(M31, M32)을 포함할 수 있다. 상부 배선층(M3)은 중간 배선층(M2)보다 높은 레벨 상에 배치될 수 있다. 상부 배선층(M3)은 중간 배선층(M2)과 중첩될 수 있다. 상부 배선층(M3)은 적어도 일부가 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 벗어나도록 배치될 수 있다.
예를 들어, 제1 배선 구조물(DS1)은 제1 방향(X)으로 연장되며 제1 게이트 패턴(GL1a)상에서 제1 게이트 패턴(GL1a)과 중첩되는 제1 하부 배선층(M11)과, 제2 방향(Y)으로 연장되며 제1 하부 배선층(M11) 상에서 제1 하부 배선층(M11)과 중첩되는 제1 중간 배선층(M21)과, 제1 방향(X)으로 연장되며 제1 중간 배선층(M21) 상에서 제1 중간 배선층(M21)과 중첩되는 제1 상부 배선층(M31)과, 제2 방향(Y)으로 연장되며 제1 상부 배선층(M31)의 하부에서 제1 상부 배선층(M31)과 중첩되는 제2 중간 배선층(M22)과, 제1 방향(X)으로 연장되며 제4 게이트 패턴(GL2b) 상에서 제4 게이트 패턴(GL2b)과 중첩되는 제2 하부 배선층(M12)을 포함할 수 있다. 또한, 제1 하부 배선층(M11)과 제1 중간 배선층(M21) 사이와 제2 하부 배선층(M12)과 제2 중간 배선층(M22) 사이에 배치되어 서로를 전기적으로 연결하는 하부 콘택 비아(V1) 및 제1 상부 배선층(M31)과 제1 중간 배선층(M21) 및 제2 중간 배선층(M22) 사이에 배치되어 서로를 전기적으로 연결하는 중간 콘택 비아(V2)를 포함할 수 있다.
예를 들어, 제2 배선 구조물(DS2)은 제1 방향(X)으로 연장되며 제2 게이트 패턴(GL1b) 상에서 제2 게이트 패턴(GL1b)과 중첩되는 제4 하부 배선층(M14)과, 제2 방향(Y)으로 연장되며 제4 하부 배선층(M14) 상에서 제4 하부 배선층(M14)과 중첩되는 제4 중간 배선층(M24)과, 제1 방향(X)으로 연장되며 제4 중간 배선층(M24) 상에서 제4 중간 배선층(M24)과 중첩되는 제2 상부 배선층(M32)과, 제2 방향(Y)으로 연장되며 제2 상부 배선층(M32)의 하부에서 제2 상부 배선층(M32)과 중첩되는 제3 중간 배선층(M23)과, 제1 방향(X)으로 연장되며 제3 게이트 패턴(GL2a) 상에서 제3 게이트 패턴(GL2a)과 중첩되는 제3 하부 배선층(M13)을 포함할 수 있다. 또한, 제3 하부 배선층(M13)과 제3 중간 배선층(M23) 사이와 제4 하부 배선층(M14)과 제4 중간 배선층(M24) 사이에 배치되어 서로를 전기적으로 연결하는 하부 콘택 비아(V1) 및 제2 상부 배선층(M32)과 제4 중간 배선층(M24) 및 제3 중간 배선층(M23) 사이에 배치되어 서로를 전기적으로 연결하는 중간 콘택 비아(V2)를 포함할 수 있다.
제1 게이트 콘택(CB1a)은 제3 게이트 콘택(CB2a)과 서로 동일선 상에 배치될 수 있다. 제1 게이트 콘택(CB1a) 상에서 제1 게이트 콘택(CB1a)과 중첩된 제1 하부 배선층(M11)은 제3 게이트 콘택(CB2a) 상에서 제3 게이트 콘택(CB2a)과 중첩된 제3 하부 배선층(M13)과 동일선 상에 배치될 수 있다. 또한, 제2 게이트 콘택(CB1b)은 제4 게이트 콘택(CB2b)과 서로 동일선 상에 배치될 수 있다. 제2 게이트 콘택(CB1b) 상에서 제2 게이트 콘택(CB1b)과 중첩된 제4 하부 배선층(M14)은 제4 게이트 콘택(CB2b) 상에서 제4 게이트 콘택(CB2b)과 중첩된 제2 하부 배선층(M12)과 서로 동일선 상에 배치될 수 있다. 서로 마주보는 제1 하부 배선층(M11)의 끝단과 제3 하부 배선층(M13)의 끝단 사이에는 제1 하부 배선층(M11)과 제3 하부 배선층(M13)을 분리시키는 제1 절단영역(도 4b의 CUT1)이 형성될 수 있고, 서로 마주보는 제4 하부 배선층(M14)의 끝단과 제2 하부 배선층(M12)의 끝단 사이에는 제4 하부 배선층(M14)과 제2 하부 배선층(M12)을 분리시키는 제2 절단영역(도 4b의 CUT2)이 형성될 수 있다.
따라서, 4개의 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)에 연결되는 하부 배선층의 수(또는 금속 트랙의 수)를 줄여 하부 배선층의 혼잡도를 감소시킬 수 있다. 또한, 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)에 연결되는 하부 배선층 이외의 추가적인 하부 배선층의 형성 영역을 확보할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표준 셀(100A)의 일부를 나타내는 레이아웃이다. 도 4a 내지 도 4c는 도 3의 표준 셀(100A)의 일부를 나타내는 레이아웃들이다. 도 2를 참조하여 상술된 내용과 중복된 설명은 생략하기로 한다.
도 3 및 도 4a 내지 도 4c를 참조하면, 본 발명에 따른 반도체 집적 회로는 기판 및 기판 상의 표준 셀을 포함하되, 본 발명의 일 실시예에 따른 표준 셀(100A)은 서로 다른 도전형을 가지며 제1 방향(X)으로 평행하게 연장되고, 서로 제2 방향(Y)으로 이격된 제1 및 제2 활성 영역들(AR1, AR2), 제1 및 제2 활성 영역들(AR1, AR2) 사이의 아이솔레이션 영역(IR), 제1 방향(X)으로 이격된 표준 셀(100A)의 양단에서 제2 방향(Y)으로 연장되어 제1 및 제2 활성 영역들(AR1, AR2)과 중첩되고, 서로 평행한 한 쌍의 게이트 라인들(GL4), 한 쌍의 게이트 라인들(GL4) 사이에 배치되며, 제1 활성 영역(AR1) 상에서 제2 방향(Y)으로 연장되는 제1 게이트 패턴(GL1a), 제2 활성 영역(AR2) 상에서 제2 방향(Y)으로 연장되며, 제2 방향(Y)을 따라서 제1 게이트 패턴(GL1a)과 동일선 상에 배치되는 제2 게이트 패턴(GL1b), 한 쌍의 게이트 라인들(GL4) 사이에 배치되며, 제1 활성 영역(AR1) 상에서 제1 게이트 패턴(GL1a)과 제1 방향(X)으로 이격되며, 제1 게이트 패턴(GL1a)과 평행하게 연장되는 제3 게이트 패턴(GL2a), 제2 활성 영역(AR2) 상에서 제2 게이트 패턴(GL1b)과 제1 방향(X)으로 이격되며, 제2 게이트 패턴(GL1b)과 평행하게 연장되며, 제2 방향(Y)을 따라서 제3 게이트 패턴(GL2a)과 동일선 상에 배치되는 제4 게이트 패턴(GL2b), 아이솔레이션 영역(IR) 상에서 제1 게이트 패턴(GL1a)과 제2 게이트 패턴(GL1b)의 사이와 제3 게이트 패턴(GL2a)과 제4 게이트 패턴(GL2b)의 사이를 분리하는 게이트 절단 영역(CT), 제1 및 제3 게이트 패턴들(GL1a, GL2a)의 사이와 제2 및 제4 게이트 패턴들(GL1b, GL2b)의 사이에서 제2 방향(Y)으로 연장되어 제1 활성 영역 및 제2 활성 영역들(AR1, AR2)을 가로지르는 공통 콘택 라인(CAO), 제1 게이트 패턴(GL1a)을 제4 게이트 패턴(GL2b)과 전기적으로 연결시키는 제1 배선 구조물(도 2의 DS1) 및 제2 게이트 패턴(GL1b)을 제3 게이트 패턴(GL2a)과 전기적으로 연결시키는 제2 배선 구조물(도 2의 DS2)을 포함하며, 제1 배선 구조물(도 2의 DS1)은, 제1 활성 영역(AR1) 상에서 제1 방향(X)으로 연장되며 제1 게이트 패턴(GL1a) 상에서 제1 게이트 패턴(GL1a)과 중첩되는 제1 하부 배선층(M11)과, 제2 활성 영역(AR2) 상에서 제1 방향(X)으로 연장되며 제4 게이트 패턴(GL2b) 상에서 제4 게이트 패턴(GL2b)과 중첩되는 제2 하부 배선층(M12)과, 제1 하부 배선층(M11)과 제2 하부 배선층(M12) 상에서 제1 하부 배선층(M11) 및 제2 하부 배선층(M12)과 각각 중첩되며 제2 방향(Y)으로 연장되는 제1 및 제2 중간 배선층들(M21, M22)과, 제1 및 제2 중간 배선층들(M21, M22) 상에서 제1 및 제2 중간 배선층들(M21, M22)과 중첩되며 제1 방향(X)으로 연장되는 제1 상부 배선층(M31)을 포함하고, 제2 배선 구조물(도 2의 DS2)은, 제1 활성 영역(AR1) 상에서 제1 방향(X)으로 연장되며 제3 게이트 패턴(GL2a) 상에서 제3 게이트 패턴(GL2a)과 중첩되는 제3 하부 배선층(M13)과, 제2 활성 영역(AR2) 상에서 제1 방향(X)으로 연장되며 제2 게이트 패턴(GL1b) 상에서 제2 게이트 패턴(GL1b)과 중첩되는 제4 하부 배선층(M14)과, 제3 하부 배선층(M13)과 제4 하부 배선층(M14) 상에서 제3 하부 배선층(M13) 및 제4 하부 배선층(M14)과 각각 중첩되며 제2 방향(Y)으로 연장되는 제3 및 제4 중간 배선층들(M23, M24)과, 제3 및 제4 중간 배선층들(M23, M24) 상에서 제3 및 제4 중간 배선층들(M23, 24)과 중첩되며 제1 방향(X)으로 연장되는 제2 상부 배선층(M32)을 포함하고, 표준 셀(100A)은 아이솔레이션 영역(IR) 상에서 제1 방향(X)으로 연장되며 공통 콘택 라인(CAO) 상에서 공통 콘택 라인(CAO)과 중첩되는 제5 하부 배선층(M15)을 더 포함하고, 제5 하부 배선층(M15)은 제1 내지 제4 하부 배선층들(M11, M12, M13, M14)과 평행할 수 있다.
또한, 표준 셀(100A)은 공통 콘택 라인(CAO)과 제5 하부 배선층(M15) 사이에 배치되며 공통 콘택 라인(CAO)과 제5 하부 배선층(M15)을 전기적으로 연결하는 출력 비아(VAO)를 더 포함할 수 있고, 출력 비아(VAO)는 제1 방향(X) 및 제2 방향(Y)과 수직한 제3 방향(Z)으로 아이솔레이션 영역(IR)과 중첩될 수 있다. 따라서, 제1 및 제2 활성 영역들(AR1, AR2)이 공통 콘택 라인(CAO) 및 출력 비아(VAO)를 통해 출력 노드(ND)에 연결될 수 있다.
또한, 제1 활성 영역(AR1) 또는 제2 활성 영역(AR2) 상에서 제2 방향(Y)으로 연장되는 액티브 콘택(도 4a의 CA) 및 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)과 중첩되지 않도록 표준 셀(100A)의 상단과 하단에 각각 배치되며 제1 방향(X)으로 연장되는 전원 배선층(VSS, VDD)을 더 포함할 수 있다. 액티브 콘택(CA)은 전원 배선층(VSS, VDD)과 중첩되도록 연장되는 액티브 콘택 패드(CAP)를 포함할 수 있고, 액티브 콘택 패드(CAP)는 액티브 콘택 비아(VAP)에 의해 전원 배선층(VSS, VDD)에 전기적으로 연결될 수 있다.
또한, 어느 하나의 표준 셀 내에서, 제3 및 제4 게이트 라인(GL3, GL4)을 더 포함할 수 있다. 제3 게이트 라인(GL3)은 다른 표준 셀 내에 포함되는 다른 구성요소를 위하여 제공되는 게이트 라인들일 수 있다. 제4 게이트 라인(GL4)은 제1 방향(X)으로 이격된 표준 셀(100A)의 양단에서 제2 방향(Y)으로 연장되어 제1 및 제2 활성 영역들(AR1, AR2)과 중첩되고, 서로 평행한 한 쌍의 게이트 라인들로 제공될 수 있다. 어느 하나의 표준 셀(100A) 내에서, 한 쌍의 게이트 라인들(GL4) 사이에 제1 내지 제3 게이트 라인들(GL1, GL2, GL3)이 배치될 수 있다. 한 쌍의 게이트 라인들(GL4)은 더미(dummy) 라인일 수 있다. 제1 내지 제3 게이트 라인들(GL1, GL2, GL3)은 게이트 전극을 포함할 수 있다.
예를 들어, 표준 셀(100A)은 제2 방향(Y)으로 연장되어 제1 및 제2 활성 영역(AR1, AR2)과 중첩되고, 서로 평행한 한 쌍의 게이트 라인들(GL4)을 포함할 수 있다. 제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b)은 한 쌍의 게이트 라인들(GL4) 사이에 배치될 수 있다. 한 쌍의 게이트 라인들(GL4)과 제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b)은 서로 동일한 높이에 위치하는 부분을 포함할 수 있다.
제1 배선 구조물(도 2의 DS1)은 제1 방향(X)으로 연장되며 제1 게이트 패턴(GL1a) 상에서 제1 게이트 패턴(GL1a)과 중첩되는 제1 하부 배선층(M11)과, 제2 방향(Y)으로 연장되며 제1 하부 배선층(M11) 상에서 제1 하부 배선층(M11)과 중첩되는 제1 중간 배선층(M21)과, 제1 방향(X)으로 연장되며 제1 중간 배선층(M21) 상에서 제1 중간 배선층(M21)과 중첩되는 제1 상부 배선층(M31)과, 제2 방향(Y)으로 연장되며 제1 상부 배선층(M31)의 하부에서 제1 상부 배선층(M31)과 중첩되는 제2 중간 배선층(M22)과, 제1 방향(X)으로 연장되며 제2 중간 배선층(M22)의 하부에서 제2 중간 배선층(M22)과 중첩되는 제2 하부 배선층(M12)을 포함할 수 있고, 제2 하부 배선층(M12)은 제4 게이트 패턴(GL2b) 상에서 제4 게이트 패턴(GL2b)과 중첩될 수 있다. 또한, 제1 하부 배선층(M11)과 제1 중간 배선층(M21) 사이와 제2 하부 배선층(M12)과 제2 중간 배선층(M22) 사이에 각각 배치되는 하부 콘택 비아들(V1) 및 제1 상부 배선층(M31)과 제1 중간 배선층(M21) 및 제2 중간 배선층(M22) 사이에 각각 배치되는 중간 콘택 비아들(V2)를 포함할 수 있다.
따라서, 제1 게이트 패턴(GL1a)으로부터 제1 게이트 콘택(CB1a)에 의해 연결된 제1 하부 배선층(M11), 하부 콘택 비아(V1)에 의해 연결된 제1 중간 배선층(M21), 중간 콘택 비아(V2)에 의해 연결된 제1 상부 배선층(M31), 중간 콘택 비아(V2)에 의해 연결된 제2 중간 배선층(M22), 하부 콘택 비아(V1)에 의해 연결된 제2 하부 배선층(M12), 제4 게이트 콘택(CB2b)에 의해 연결된 제4 게이트 패턴(GL2b)까지 전기적 경로(DP1)가 형성될 수 있고, 전기적 경로(DP1)를 따라서 제2 제어 신호(B)가 전달될 수 있다.
제2 배선 구조물(도 2의 DS2)은 제1 방향(X)으로 연장되며 제2 게이트 패턴(GL1b) 상에서 제2 게이트 패턴(GL1b)과 중첩되는 제4 하부 배선층(M14)과, 제2 방향(Y)으로 연장되며 제4 하부 배선층(M14) 상에서 제4 하부 배선층(M14)과 중첩되는 제4 중간 배선층(M24)과, 제1 방향(X)으로 연장되며 제4 중간 배선층(M24) 상에서 제4 중간 배선층(M24)과 중첩되는 제2 상부 배선층(M32)과, 제2 방향(Y)으로 연장되며 제2 상부 배선층(M32)의 하부에서 제2 상부 배선층(M32)과 중첩되는 제3 중간 배선층(M23)과, 제1 방향(X)으로 연장되며 제3 중간 배선층(M23)의 하부에서 제3 중간 배선층(M23)과 중첩되는 제3 하부 배선층(M13)을 포함할 수 있고, 제3 하부 배선층(M13)은 제3 게이트 패턴(GL2a) 상에서 제3 게이트 패턴(GL2a)과 중첩될 수 있다. 또한, 제4 하부 배선층(M14)과 제4 중간 배선층(M24) 사이와 제3 하부 배선층(M13)과 제3 중간 배선층(M23) 사이에 각각 배치되는 하부 콘택 비아들(V1) 및 제2 상부 배선층(M32)과 제3 중간 배선층(M23) 및 제4 중간 배선층(M24) 사이에 각각 배치되는 중간 콘택 비아들(V2)를 포함할 수 있다.
따라서, 제2 게이트 패턴(GL1b)으로부터 제2 게이트 콘택(CB1b)에 의해 연결된 제4 하부 배선층(M14), 하부 콘택 비아(V1)에 의해 연결된 제4 중간 배선층(M24), 중간 콘택 비아(V2)에 의해 연결된 제2 상부 배선층(M32), 중간 콘택 비아(V2)에 의해 연결된 제3 중간 배선층(M23), 하부 콘택 비아(V1)에 의해 연결된 제3 하부 배선층(M13), 제3 게이트 콘택(CB2a)에 의해 연결된 제3 게이트 패턴(GL2a)까지 전기적 경로(DP2)가 형성될 수 있고, 전기적 경로(DP2)를 따라서 제1 제어 신호(A)가 전달될 수 있다.
제1 내지 제5 하부 배선층들(M11, M12, M13, M14, M15)은 총 3개의 라인을 따라 서로 평행하게 연장될 수 있다. 예를 들어, 제1 활성 영역(AR1) 상에서 제1 게이트 패턴(GL1a) 및 제3 게이트 패턴(GL2a)과 중첩되도록 제1 방향(X)으로 연장되며, 제1 게이트 패턴(GL1a)과 제3 게이트 패턴(GL2a) 사이의 제1 절단 영역(CUT1)에 의해 제1 하부 배선층(M11)과 제3 하부 배선층(M13)으로 분리되는 제1 도전 라인(CL1)과, 제2 활성 영역(AR2) 상에서 제2 게이트 패턴(GL1b) 및 제4 게이트 패턴(GL2b)과 중첩되도록 제1 방향(X)으로 연장되며, 제2 게이트 패턴(GL1b)과 제4 게이트 패턴(GL2b) 사이의 제2 절단 영역(CUT2)에 의해 제2 하부 배선층(M12)과 제4 하부 배선층(M14)으로 분리되는 제2 도전 라인(CL2)과, 아이솔레이션 영역(IR) 상에서 공통 콘택 라인(CAO)과 중첩되도록 제1 방향(X)으로 연장되는 제3 도전 라인(CL3)이 형성될 수 있다. 제1 하부 배선층(M11)과 제3 하부 배선층(M13)은 제1 활성 영역(AR1)과 중첩되도록 배치되고, 제4 하부 배선층(M14)과 제2 하부 배선층(M12)은 제2 활성 영역(AR2)과 중첩되도록 배치되고, 제5 하부 배선층(M15)은 아이솔레이션 영역과 중첩되도록 배치될 수 있다. 또한, 제1 하부 배선층(M11)과 제3 하부 배선층(M13)은 제1 방향(X)을 따라 서로 일직선 상에 배치되고, 제4 하부 배선층(M14)과 제2 하부 배선층(M12)은 제1 방향(X)을 따라 서로 일직선 상에 배치될 수 있다. 이때, 서로 마주보는 제1 하부 배선층(M11)의 끝단과 제3 하부 배선층(M13)의 끝단 사이의 제1 절단영역(도 4b의 CUT1) 및 서로 마주보는 제4 하부 배선층(M14)의 끝단과 제2 하부 배선층(M12)의 끝단 사이의 제2 절단영역(도 4b의 CUT2)이 형성될 수 있다.
하부 콘택 비아(V1)는 제1 방향(X)으로 연장되는 하부 배선층(M1)과 제2 방향(Y)으로 연장되는 중간 배선층(M2)이 중첩되는(또는 X-Y 평면 상에서 교차하는) 위치에 배치될 수 있고, 예를 들어 아일랜드 타입일 수 있다. 하부 콘택 비아(V1)는 사각형 수직 단면을 가질 수 있다. 하부 콘택 비아(V1)는 제1 및 제2 활성 영역(AR1, AR2) 상에 배치될 수 있다.
제1 내지 제4 중간 배선층들(M21, M22, M23, M24)은 서로 다른 길이(Y방향으로 연장된 길이)를 가질 수 있다. 예를 들어, 제1 중간 배선층(M21)과 제2 중간 배선층(M22) 중 어느 하나의 중간 배선층(M24)는 제1 방향(X) 및 제2 방향(Y)과 수직한 제3 방향(Z)으로 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)과 중첩되고, 제4 중간 배선층(M24)과 제3 중간 배선층(M23) 중 어느 하나의 중간 배선층(M23)는 제3 방향으로 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)과 중첩될 수 있다. 이때, 제1 중간 배선층(M21)과 제2 중간 배선층(M22) 중 나머지 하나의 중간 배선층(M21) 및 제4 중간 배선층(M24)과 제3 중간 배선층(M23) 중 나머지 하나의 중간 배선층(M22) 중 적어도 하나의 중간 배선층(M22)은 제3 방향으로 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 중 하나와 중첩되지 않을 수 있다.
또한, 일부 실시예에서 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 중 하나와 중첩되지 않는 중간 배선층(M22)은 제2 상부 배선층(M32)과 제4 하부 배선층(M14) 사이에서 수직적인 전기 연결 경로를 형성하는 랜딩 패드(Landing pad)일 수 있다. 이 경우, 제2 상부 배선층(M32)과 제4 하부 배선층(M14)의 적어도 일부분은 제3 방향으로 서로 중첩되게 배치될 수도 있다.
중간 콘택 비아(V2)는 제2 방향(Y)으로 연장되는 중간 배선층(M2)과 제1 방향(X)으로 연장되는 상부 배선층(M3)이 중첩되는(또는 X-Y 평면 상에서 교차하는) 위치에 배치될 수 있고, 예를 들어 아일랜드 타입일 수 있다. 중간 콘택 비아(V2)는 사각형 수직 단면을 가질 수 있다. 중간 콘택 비아(V2)는 제1 및 제2 활성 영역(AR1, AR2)과 중첩될 수 있다.
제1 및 제2 게이트 라인들(GL1, GL2) 사이의 제1 활성 영역(AR1) 부분에는 공통 콘택 라인 또는 공통 콘택 패드(CAO)가 배치될 수 있고, 공통 콘택 라인(CAO)은 제2 방향(Y)으로 연장되어 제1 및 제2 게이트 라인(GL1, GL2) 사이의 제2 활성 영역(AR2) 부분까지 연장될 수 있다.
일반적으로 하부 배선층(M1)은 일정한 폭 및 일정한 간격으로 반복적으로 배치되므로, 표준 셀에 포함되는 하부 배선층(M1)의 개수(하부 배선층(M1)의 트랙 수)를 줄이는 것이 표준 셀 사이즈 스케일링(예를 들어 표준 셀 높이 스케일링)에 유리할 수 있다.
일 실시예에 따른 표준 셀(100A)은 총 3개의 라인(CL1, CL2, CL3) 중 전원 배선층(VSS, VDD)에 가깝게 배치된 라인(CL1, CL2)에 컷-라인을 형성함으로써, 총 3개의 라인을 따라 서로 이격되며 평행하게 연장되는 제1 내지 제5 하부 배선층(M11, M12, M13, M14, M15)을 포함할 수 있다. 따라서, 하부 배선층의 혼잡도를 감소시켜 표준 셀의 사이즈를 줄일 수 있으며, 하부 배선층을 추가 형성할 수 있는 영역을 확보할 수 있다.
또한, 출력 노드(ND)를 위한 제5 하부 배선층(M15)이 공통 콘택 라인(CAO)과 연결되며 아이솔레이션 영역(IR)과 중첩될 수 있다. 따라서, 감소된 트랙 수의 하부 배선층들(M1)에 의해 감소된 셀 높이를 갖는 크로스 커플 구조가 구현될 수 있다.
또한, 게이트 절연층(CT)과 제1 내지 제4 하부 배선층들(M11, M12, M13, M14)이 충분히 이격됨으로써, 게이트 콘택(CB1a, CB1b, CB2a, CB2b) 형성에서 발생할 수 있는 공정 리스크가 감소될 수 있다.
도 5a 및 도 5b는 각각 도 3의 5A-5A' 및 5B-5B' 선에 따른 단면도들이다. 도 6은 도 3의 6A-6A' 선에 따른 단면도이다. 도 7은 도 3의 7A-7A' 선에 따른 단면도이다.
도 3과 함께 도 5 내지 도 7을 참조하면, 표준 셀(100A)은 제1 활성 영역 및 제2 활성 영역들(AR1, AR2) 상에서 제1 방향(X)으로 서로 이격된 복수의 소스/드레인 영역들(S/D)과, 복수의 소스/드레인 영역들(S/D) 사이에서 제1 방향(X) 및 제2 방향(Y)에 수직한 제3 방향(Z)으로 서로 이격되어 적층된 복수의 반도체 층들(124-1, 124-2, 124-3, 124-4)고, 복수의 절연 스페이서들(126a, 126b)을 포함할 수 있다. 여기서, 제1 및 제3 게이트 패턴들(GL1a, GL2a)은 제1 활성 영역(AR1) 상의 복수의 반도체 층들(124-1, 124-3)을 둘러싸면서 제2 방향(Y)(Y)으로 연장될 수 있고, 제2 및 제4 게이트 패턴들(GL1b, GL2b)은 제2 활성 영역(AR2) 상의 복수의 반도체 층들(124-2, 124-4)을 둘러싸면서 제2 방향(Y)으로 연장될 수 있다. 제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b)의 각각은 복수의 반도체 층들(124-1, 124-2, 124-3, 124-4) 각각의 하부를 덮는 복수의 하부 게이트 전극들(122b)과 복수의 반도체 층들(124-1, 124-2, 124-3, 124-4) 각각의 최상측 반도체 층의 상부를 덮는 상부 게이트 전극(122a)을 포함할 수 있다. 다만, 본 발명에 따른 표준 셀의 트랜지스터가 이에 한정되는 것은 아니다. 따라서, 본 발명의 다양한 실시예에 따른 반도체 집적 회로는 핀형 채널을 포함하는 핀형 트랜지스터(FinFET), 터널링 전계 효과 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터(즉, MBCFET®(Multi Bridge Channel FET)), 또는 3차원(3D) 트랜지스터를 포함할 수 있다.
제1 및 제2 활성 영역들(AR1, AR2)은 기판(110) 상에서 서로 다른 도전형을 가지는 영역이며, 예를 들어, 제1 활성 영역(AR1)은 P 형 불순물이 도핑된 영역이고, 제2 활성 영역(AR2)은 N 형 불순물이 도핑된 영역일 수 있다.
기판(110)은 반도체 기판일 수 있다. 예를 들어, 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 예를 들어, 기판(110)은 N형 불순물이 도핑된 N-웰(111)을 포함할 수 있고, N-웰(111)의 일부는 제2 활성 영역(AR2)을 포함할 수 있다. 도 5 내지 도 7에 도시된 제2 활성 영역(AR2)과 N-웰(111) 사이의 경계선은 각 구성의 설명을 위해 도시된 것이며, 실질적으로 경계가 구분되지 않을 수 있다.
기판(110)의 상부 영역에는 제1 및 제2 활성 영역(AR1, AR2)과 제1 및 제2 활성 영역(AR1, AR2)을 한정하는 소자 분리막(112)이 배치될 수 있다. 제1 활성 영역(AR1) 상에는 예를 들어 NMOS 트랜지스터(예를 들어, 도 1의 NM1, NM2)가 형성될 수 있고, 제2 활성 영역(AR2) 상에는 예를 들어 PMOS 트랜지스터(예를 들어, 도 1의 PM1, PM2)가 형성될 수 있다. 소자 분리막(112)은 제1 및 제2 활성 영역(AR1, AR2)의 측벽을 덮도록 배치될 수 있다. 소자 분리막(112)은 제2 방향(Y방향)으로 제1 및 제2 활성 영역(AR1, AR2)들과 번갈아서 배치될 수 있다. 소자 분리막(112)은 도 3의 아이솔레이션 영역(IR)에 대응할 수 있다.
제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b)은 제1 또는 제2 활성 영역(AR1, AR2)의 상면과 양 측벽의 일부, 및 제1 및 제2 활성 영역(AR1, AR2) 양측의 소자 분리막(112)의 상면을 덮으면서 연장될 수 있다. 제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b)은 게이트 절단층(CT)에 의해 제1 및 제2 게이트 라인들(GL1, GL2)에 대응할 수 있다. 예를 들어, 도 5a에 도시된 것과 같이, 제1 게이트 라인(GL1)은 제1 게이트 패턴(GL1a)과 제2 게이트 패턴(GL1b)으로 분리될 수 있고, 게이트 절단층(CT)과 중첩되는 영역에서 제거된 제1 게이트 라인(GL1) 부분은 매립 절연층(121)에 의해 채워질 수 있다. 도 5b에 도시된 것과 같이, 제2 게이트 라인(GL2)은 제3 게이트 패턴(GL2a)과 제4 게이트 패턴(GL2b)으로 분리될 수 있고, 게이트 절단층(CT)과 중첩되는 영역에서 제거된 제2 게이트 라인(GL2) 부분은 매립 절연층(121)에 의해 채워질 수 있다.
제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b)은 일함수 금속 함유층 및 갭필 금속막을 포함할 수 있다. 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예를 들어, 제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 본 발명의 기술적 사상이 예시한 바에 한정되는 것은 아니다. 제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b)은 예를 들어 화학 기상 퇴적(CVD) 공정, 또는 원자층 퇴적(ALD) 공정 등에 의해 형성될 수 있다.
제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b)과 제1 및 제2 활성 영역(AR1, AR2), 소자 분리막(112) 및 매립 절연층(121) 사이에는 제1 게이트 절연막(123)이 형성될 수 있다(도 5a, 5b 참조). 게이트 절연막(123)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 고유전막은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 예시한 바에 한정되는 것은 아니다. 또한, 복수의 반도체 층들(124-1, 124-2, 124-3, 124-4)과 제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b) 사이에는 제2 게이트 절연막(125)이 형성될 수 있다(도 5a, 5b 참조).
제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b)은 각각 제1 및 제2 활성 영역(AR1, AR2) 상에서 제3 방향(Z)으로 서로 이격되는 복수의 하부 게이트 전극들(122b)과 상부 게이트 전극(122a)을 포함할 수 있다. 예를 들어, 도 6을 참조하면, 제2 활성 영역(AR2) 상에 복수의 반도체 층들(124-2, 124-4)에 의해 분리되는 복수의 하부 게이트 전극들(122b)과 복수의 하부 게이트 전극들(122b) 보다 높을 레벨에 배치되어 게이트 콘택(CB1b, CB2b)과 접촉하는 상부 게이트 전극(122a)을 포함할 수 있다. 복수의 하부 게이트 전극들(122b)는 게이트 절연막(125b)에 의해 상면, 하면, 및 양 측면이 둘러싸일 수 있고, 상부 게이트 전극(122a)은 게이트 절연막(125a)에 의해 하면과 양 측면이 둘러싸일 수 있다.
상부 게이트 전극(122a) 상에는 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)이 형성될 수 있다. 예를 들어, 도 6의 상부 게이트 전극(122a) 상에는 게이트 콘택(또는 게이트 콘택 플러그)(CB1b, CB2b)가 형성될 수 있다. 게이트 콘택 플러그는 텅스텐(W) 또는 코발트(Co)로 이루어질 수 있다. 게이트 콘택(CB1b, CB2b)의 측벽면 및 바닥면에는 배리어막(BL)이 형성될 수 있다. 배리어막(BL)은 예를 들어, Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
게이트 콘택들(CB1a, CB1b, CB2a, CB2b) 상에는 제1 방향(X)으로 연장되는 하부 배선층(M1)이 형성될 수 있다. 하부 배선층(M1)은 도2 및 도 3을 참조로 설명한 제1 내지 제5 하부 배선층들(M11, M12, M13, M14, M15)을 포함할 수 있다. 또한, 하부 배선층(M1)과 동일 레벨에 형성되며 제1 방향(X)으로 연장되는 전원 배선층(VSS, VDD)이 형성될 수 있다. 제1 배선층(M1) 상에는 복수의 층간 절연막(ILD)이 형성될 수 있다. 복수의 층간 절연막(ILD) 상에는 도 3를 참조로 설명한 중간 배선층(M2) 및 상부 배선층(M3)이 형성되고, 복수의 층간 절연막(ILD)을 관통하여 배선층들(M1, M2, M3)을 전기적으로 연결하는 하부 콘택 비아(V1) 및 중간 콘택 비아(V2)가 형성될 수 있다.
복수의 소스/드레인 영역들(S/D)은 제1 및 제2 활성 영역(AR1, AR2) 상에서 복수의 하부 게이트 전극들(122b) 각각의 양측에 형성될 수 있다. 예를 들어, 도 6을 참조하면, 복수의 하부 게이트 전극들(122b)과 소스/드레인 영역(S/D)은 게이트 절연막(125a, 125b) 및 절연 스페이서(126a, 126b)를 사이에 두고 서로 이격될 수 있다. 소스/드레인 영역(S/D)은 제1 및 제2 활성 영역(AR1, AR2)의 일부에 형성된 불순물 이온주입 영역, 제1 및 제2 활성 영역(AR1, AR2)에 형성된 복수의 리세스 영역으로부터 에피택셜 성장된 반도체 에피택셜층, 또는 이들의 조합으로 이루어질 수 있다. 소스/드레인 영역(S/D)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다. 예를 들어, 제2 활성 영역(AR2) 상에 트랜지스터가 PMOS 트랜지스터이며, 소스/드레인 영역(S/D)은 에피택셜 성장된 SiGe 층으로 이루어질 수 있으며, P 형 불순물을 포함할 수 있다.
소스/드레인 영역(S/D) 상에는 층간 절연막(ILD)이 형성될 수 있고, 층간 절연막(ILD)을 관통하여 소스/드레인 영역(S/D)에 연결되는 액티브 콘택(CA)이 형성될 수 있다. 액티브 콘택(CA)은 제2 방향(Y)으로 연장되도록 형성될 수 있다. 액티브 콘택(CA)은 텅스텐(W), 코발트(Co), 니켈(Ni), 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 또는 이들의 조합으로 이루어질 수 있다. 액티브 콘택(CA)의 측벽면 및 바닥면에는 배리어막(BL)이 형성될 수 있다. 배리어막(BL)은 예를 들어, Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 소스/드레인 영역(S/D) 중 제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b) 사이에 위치한 소스/드레인 영역(S/D) 상에는 공통 콘택 라인(CAO)이 형성될 수 있다. 공통 콘택 라인(CAO)은 제2 방향(Y)으로 연장되며, 제1 활성 영역(AR1), 제2 활성 영역(AR2), 및 아이솔레이션 영역(IR) 상에서 제1 활성 영역(AR1), 제2 활성 영역(AR2), 및 아이솔레이션 영역(IR) 모두와 중첩될 수 있다. 공통 콘택 라인(CAO)의 측벽면 및 바닥면에는 배리어막(BL)이 형성될 수 있다. 배리어막(BL)은 예를 들어, Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
공통 콘택 라인(CAO) 상에는 액티브 콘택 플러그(VAO)가 형성될 수 있다. 예를 들어, 도 7을 참조하면, 제1 액티브 콘택 플러그는 도 3를 참조로 설명한 출력 비아(VAO)에 대응할 수 있다.
액티브 콘택(CA) 및 공통 콘택 라인(CAO)과 소드/드레인 영역(S/D)의 사이에는 각각 금속 반도체 막(SL)이 형성될 수 있다. 예를 들어, 액티브 콘택(CA) 및 공통 콘택 라인(CAO)의 측벽면 및 바닥면에 형성된 배리어막(BL)과 소드/드레인(S/D) 영역의 접촉영역을 따라서 금속 반도체 막(SL)이 형성될 수 있다. 금속 반도체 막(SL)은 금속 실리사이드(silicide), 금속 저마나이드(germanide), 금속 실리사이드-저마나이드(silicide-germanide)일 수 있다. 금속은 Ti, Ni, Ta, Co, W 또는 이들의 조합을 포함할 수 있다. 반도체는 Si, Ge, 또는 SiGe일 수 있다.
복수의 반도체 층들(124-1, 124-2, 124-3, 124-4)은 제1 활성 영역(AR1) 상에서 서로 이격되며 적층되고 제1 게이트 패턴(GL1a)과 중첩하는 복수의 제1 반도체 층들(124-1), 제2 활성 영역(AR2) 상에서 서로 이격되며 적층되고 제2 게이트 패턴(GL1b)과 중첩하는 복수의 제2 반도체 층들(124-2), 제1 활성 영역(AR1) 상에서 서로 이격되며 적층되고 제3 게이트 패턴(GL2a)과 중첩하는 복수의 제3 반도체 층들(124-3) 및 제2 활성 영역(AR2) 상에서 서로 이격되며 적층되고 제4 게이트 패턴(GL2b)과 중첩하는 복수의 제4 반도체 층들(124-4)을 더 포함할 수 있다. 제1 게이트 패턴(GL1a)은 각각의 복수의 제1 반도체 층들(124-1)을 둘러싸며 제2 방향(Y)으로 연장되고, 제2 게이트 패턴(GL1b)은 각각의 복수의 제2 반도체 층들(124-2)을 둘러싸며 제2 방향(Y)으로 연장되고, 제3 게이트 패턴(GL2a)은 각각의 복수의 제3 반도체 층들(124-3)을 둘러싸며 제2 방향(Y)으로 연장되고, 제4 게이트 패턴(GL2b)은 각각의 복수의 제4 반도체 층들(124-4)을 둘러싸며 제2 방향(Y)으로 연장될 수 있다.
복수의 절연 스페이서들(126a, 126b) 각각은 복수의 하부 게이트 전극들(122b) 및 상부 게이트 전극(122a)과 복수의 소스/드레인 영역들(S/D)의 사이에 배치될 수 있다. 복수의 절연 스페이서들(126a, 126b)은 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
도 8은 본 발명의 다른 실시예에 따른 표준 셀(100B)의 일부를 나타내는 레이아웃이다. 도 2 및 도 3을 참조하여 상술된 내용과 중복된 설명은 생략하기로 한다.
도 8을 참조하면, 다른 실시예에 따른 표준 셀(100B)은 제1 내지 제4 하부 배선층들(M11, M12, M13, M14) 중 적어도 하나의 하부 배선층(M13)는 제1 방향(X)을 따른 폭(W1)이 제1 및 제2 게이트 라인(GL1, GL2) 사이의 이격 거리(W2) 이하일 수 있다. 여기서, 제1 내지 제4 중간 배선층들(M11, M12, M13, M14) 중 적어도 하나의 하부 배선층(M13) 상에 배치되는 중간 배선층(M23)은 제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b) 중 적어도 하나의 게이트 패턴(GL2a)과 제3 방향(Z)으로 중첩될 수 있다. 또한, 표준 셀(100B)은 적어도 하나의 하부 배선층(M13)을 제1 내지 제4 게이트 패턴들(GL1a, GL1b, GL2a, GL2b) 중 하나의 게이트 패턴(GL2a)과 연결하는 게이트 콘택(CB2a), 및 적어도 하나의 하부 배선층(M13) 상에 배치되는 중간 배선층(M23)과 적어도 하나의 하부 배선층(M13)을 연결하는 하부 콘택 비아(V1)를 포함하며, 게이트 콘택(CB2a)과 하부 콘택 비아(V1)는 제3 방향으로 서로 중첩될 수 있다. 따라서, 하부 배선층(M1) 및 중간 배선층(M2)의 혼잡도를 줄여 셀의 전체 면적을 감소시킬 수 있다.
예를 들어, 도 8에서 제1 활성 영역(AR1) 상에서 제3 게이트 패턴(GL2a)과 중첩되는 제3 하부 배선층(M13)은 제1 및 제2 게이트 라인(GL1, GL2) 사이의 이격 거리(W2) 보다 작은 폭(W1)을 가질 수 있다. 또한, 제3 하부 배선층(M13)의 폭(W1)은 제2 게이트 라인(GL2) 양측에 인접하게 배치된 공통 콘택 라인(CAO)과 액티브 콘택(CA) 사이의 이격 거리 보다 작을 수 있다. 따라서, 제3 하부 배선층(M13)은 공통 콘택 라인(CAO) 및 액티브 콘택(CA)과 중첩되지 않을 수 있다. 또한, 하부 배선층(M13) 상에서 하부 배선층(M13)과 중첩되는 중간 배선층(M23)은 제3 게이트 패턴(GL2a)과 제3 방향(Z)으로 중첩될 수 있다. 또한, 제3 게이트 패턴(GL2a)과 제3 하부 배선층(M13) 사이에서 제3 게이트 패턴(GL2a)과 제3 하부 배선층(M13)을 전기적으로 연결하는 제3 게이트 콘택(CB2a)과 제3 하부 배선층(M13)과 제3 중간 배선층(M23)의 사이에서 제3 하부 배선층(M13)과 제3 중간 배선층(M23)을 전기적으로 연결하는 하부 콘택 비아(V1)는 제3 방향으로 중첩될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표준 셀(100C)의 일부를 나타내는 레이아웃이다. 도 10은 본 발명의 다른 실시예에 따른 표준 셀(100D)의 일부를 나타내는 레이아웃이다. 도 2 및 도 3을 참조하여 상술된 내용과 중복된 설명은 생략하기로 한다.
도 9 및 도 10을 참조하면, 다른 실시예에 따른 표준 셀들(100C, 100D)은 제1 방향(X)으로 연장되며 제5 하부 배선층(M15)과 이격된 제6 하부 배선층(M16) 또는/및 제7 하부 배선층(M17)을 더 포함할 수 있다. 제6 및 제7 하부 배선층(M16, M17)의 적어도 일부는 아이솔레이션 영역(IR)과 중첩되도록 배치될 수 있다. 제6 및 제7 하부 배선층(M16, M17)은 다른 표준 셀 내에 포함되는 다른 구성요소를 위하여 제공될 수 있다. 제6 및 제7 하부 배선층(M16, M17)은 다른 하부 배선층들(M11, M12, M13, M14, M15)과 평행하게 배치될 수 있다. 제6 하부 배선층과 제7 하부 배선층(M16, M17)은 표준 셀(100D)의 상단과 하단에 각각 배치되는 전원 배선층들(VSS, VDD)의 사이에 배치될 수 있고, 제1 내지 제4 하부 배선층들(M11, M12, M13, M14)은 제6 및 제7 하부 배선층들(M16, M17) 보다 전원 배선층들(VSS, VDD)에 가깝게 배치될 수 있다. 또한, 제6 및 제7 하부 배선층들(M16, M17)은 제1 내지 제4 하부 배선층들(M11, M12, M13, M14) 보다 게이트 절단층(CT)에 가깝게 배치될 수 있다. 예를 들어, 게이트 절단층(CT)과 중첩되는 제5 하부 배선층(M15)은 제6 및 제7 하부 배선층들(M16, M17) 사이에 배치될 수 있다.
따라서, 다른 실시예에 따른 표준 셀(100C, 100D)은 총 4개 또는 5개 라인을 따라 연장되는 하부 배선층들(M1)을 포함하는 경우에도, 하부 배선층(M1)의 혼잡도를 최소화할 수 있으며, 게이트 절단층(CT)과 게이트 콘택들(CB1a, CB1b, CB2a, CB2b)의 거리를 확보하여 게이트 콘택 형성 공정에서 발생하는 리스크를 줄일 수 있다
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 집적 회로 DS1, DS2: 제1 및 제2 배선 구조물
M1 (M11, M12, M13, M14, M15, M16, M17): 하부 배선층
M2(M21, M22, M23, M24): 중간 배선층
M3(M31, M32): 상부 배선층
CB1a, CB1b, CB2a, CB2b: 게이트 콘택들
GL1a, GL1b, GL2a, GL2b: 게이트 패턴들
CA: 액티브 콘택 CAO: 공통 콘택 라인
VAO: 출력 비아 VAP: 액티브 비아

Claims (10)

  1. 기판; 및
    상기 기판 상의 표준 셀을 포함하되,
    상기 표준 셀은,
    상기 기판 상에서 제1 방향으로 연장되며 상기 제1 방향과 수직한 제2 방향으로 서로 이격되는 제1 및 제2 활성 영역들;
    상기 제1 및 제2 활성 영역들 사이의 아이솔레이션 영역;
    상기 제1 방향으로 이격된 상기 표준 셀의 양단에서 상기 제2 방향으로 연장되어 상기 제1 및 제2 활성 영역들과 중첩되고, 서로 평행한 한 쌍의 게이트 라인들;
    상기 한 쌍의 게이트 라인들 사이에 배치되며, 상기 제1 활성 영역 상에서 상기 제2 방향으로 연장되는 제1 게이트 패턴;
    상기 제2 활성 영역 상에서 상기 제2 방향으로 연장되며, 상기 제2 방향을 따라서 상기 제1 게이트 패턴과 동일선 상에 배치되는 제2 게이트 패턴;
    상기 한 쌍의 게이트 라인들 사이에 배치되며, 상기 제1 활성 영역 상에서 상기 제1 게이트 패턴과 상기 제1 방향으로 이격되며, 상기 제1 게이트 패턴과 평행한 제3 게이트 패턴;
    상기 제2 활성 영역 상에서 상기 제2 게이트 패턴과 상기 제1 방향으로 이격되며, 상기 제2 게이트 패턴과 평행하고, 상기 제2 방향을 따라서 상기 제3 게이트 패턴과 동일선 상에 배치되는 제4 게이트 패턴;
    상기 아이솔레이션 영역 상에서 상기 제1 게이트 패턴과 상기 제2 게이트 패턴의 사이와 상기 제3 게이트 패턴과 상기 제4 게이트 패턴의 사이를 분리하는 게이트 절단 영역;
    상기 제1 및 제3 게이트 패턴들의 사이와 상기 제2 및 제4 게이트 패턴들의 사이에서 상기 제2 방향으로 연장되어 상기 제1 및 제2 활성 영역들과 중첩되는 공통 콘택 라인;
    상기 제1 게이트 패턴을 상기 제4 게이트 패턴과 전기적으로 연결시키는 제1 배선 구조물; 및
    상기 제2 게이트 패턴을 상기 제3 게이트 패턴과 전기적으로 연결시키는 제2 배선 구조물을 포함하며,
    상기 제1 배선 구조물은, 상기 제1 활성 영역 상에서 상기 제1 방향으로 연장되며 상기 제1 게이트 패턴 상에서 상기 제1 게이트 패턴과 중첩되는 제1 하부 배선층과, 상기 제2 활성 영역 상에서 상기 제1 방향으로 연장되며 상기 제4 게이트 패턴 상에서 상기 제4 게이트 패턴과 중첩되는 제2 하부 배선층과, 각각의 상기 제1 및 제2 하부 배선층들 상에서 상기 제1 및 제2 하부 배선층과 각각 중첩되며 상기 제2 방향으로 연장되는 제1 및 제2 중간 배선층들과, 상기 제1 및 제2 중간 배선층들 상에서 상기 제1 및 제2 중간 배선층들과 중첩되며 상기 제1 방향으로 연장되는 제1 상부 배선층을 포함하고,
    상기 제2 배선 구조물은, 상기 제1 활성 영역 상에서 상기 제1 방향으로 연장되며 상기 제3 게이트 패턴 상에서 상기 제3 게이트 패턴과 중첩되는 제3 하부 배선층과, 상기 제2 활성 영역 상에서 상기 제1 방향으로 연장되며 상기 제2 게이트 패턴 상에서 상기 제2 게이트 패턴과 중첩되는 제4 하부 배선층과, 각각의 상기 제3 및 제4 하부 배선층들 상에서 상기 제3 및 제4 하부 배선층들과 각각 중첩되며 상기 제2 방향으로 연장되는 제3 및 제4 중간 배선층들과, 상기 제3 및 제4 중간 배선층들 상에서 상기 제3 및 제4 중간 배선층들과 중첩되며 상기 제1 방향으로 연장되는 제2 상부 배선층을 포함하고,
    상기 표준 셀은 상기 아이솔레이션 영역 상에서 상기 제1 방향으로 연장되며 상기 공통 콘택 라인 상에서 상기 공통 콘택 라인과 중첩되는 제5 하부 배선층을 더 포함하고, 상기 제5 하부 배선층은 상기 제1 내지 제4 하부 배선층들과 평행한 반도체 집적 회로.
  2. 제1 항에 있어서,
    상기 표준 셀은 상기 공통 콘택 라인과 상기 제5 하부 배선층 사이에 배치되며 상기 공통 콘택 라인과 상기 제5 하부 배선층을 전기적으로 연결하는 출력 비아를 더 포함하고,
    상기 출력 비아는 상기 제1 방향 및 상기 제2 방향과 수직한 제3 방향으로 상기 아이솔레이션 영역과 중첩되는 반도체 집적 회로.
  3. 제1 항에 있어서,
    상기 제1 내지 제4 하부 배선층들, 상기 제1 내지 제4 중간 배선층들 및 상기 제1 및 제2 상부 배선층들은 단방향 구조의 바(bar) 또는 라인(line) 모양을 가지며,
    상기 제1 하부 배선층과 상기 제3 하부 배선층은 상기 제1 방향을 따라서 서로 일직선 상에 배치되고,
    상기 제2 하부 배선층과 상기 제4 하부 배선층은 상기 제1 방향을 따라서 서로 일직선 상에 배치되는 반도체 집적 회로.
  4. 제1 항에 있어서,
    상기 표준 셀은,
    상기 제1 게이트 패턴과 상기 제1 하부 배선층 사이에서 상기 제1 게이트 패턴과 상기 제1 하부 배선층을 전기적으로 연결하는 제1 게이트 콘택;
    상기 제2 게이트 패턴과 상기 제4 하부 배선층 사이에서 상기 제2 게이트 패턴과 상기 제4 하부 배선층을 전기적으로 연결하는 제2 게이트 콘택;
    상기 제3 게이트 패턴과 상기 제3 하부 배선층 사이에서 상기 제3 게이트 패턴과 상기 제3 하부 배선층을 전기적으로 연결하는 제3 게이트 콘택; 및
    상기 제4 게이트 패턴과 상기 제2 하부 배선층 사이에서 상기 제4 게이트 패턴과 상기 제2 하부 배선층을 전기적으로 연결하는 제4 게이트 콘택을 더 포함하며,
    상기 제1 게이트 콘택과 상기 제3 게이트 콘택은 상기 제1 방향을 따라 서로 일직선 상에 배치되고,
    상기 제2 게이트 콘택과 상기 제4 게이트 콘택은 상기 제1 방향을 따라서 서로 일직선 상에 배치되는 반도체 집적 회로.
  5. 제1 항에 있어서,
    상기 표준 셀은 상기 제1 활성 영역 상에서 상기 제1 하부 배선층과 상기 제3 하부 배선층 사이에 배치되는 제1 절단 영역, 및 상기 제2 활성 영역 상에서 상기 제2 하부 배선층과 상기 제4 하부 배선층 사이에 배치되는 제2 절단 영역을 더 포함하는 반도체 집적 회로.
  6. 제1 항에 있어서,
    상기 제1 및 제2 중간 배선층들 중 어느 하나의 중간 배선층은 상기 제1 방향 및 상기 제2 방향과 수직한 제3 방향으로 상기 제1 및 제2 활성 영역들과 중첩되고,
    상기 제3 및 제4 중간 배선층들 중 어느 하나의 중간 배선층은 상기 제3 방향으로 상기 제1 및 제2 활성 영역들과 중첩되는 반도체 집적 회로.
  7. 제6 항에 있어서,
    상기 제1 및 제2 중간 배선층들 중 나머지 하나의 중간 배선층과 상기 제3 및 제4 중간 배선층들 중 나머지 하나의 중간 배선층 중 적어도 하나는 상기 제3 방향으로 상기 제1 및 제2 활성 영역들 중 하나와 중첩되지 않는 반도체 집적 회로.
  8. 제1 항에 있어서,
    상기 제1 내지 제4 하부 배선층들 중 적어도 하나의 하부 배선층은 상기 제1 방향을 기준으로 상기 제1 게이트 패턴과 상기 제3 게이트 패턴 사이의 거리 이하인 폭을 갖는 반도체 집적 회로.
  9. 기판; 및
    상기 기판 상의 표준 셀을 포함하되,
    상기 표준 셀은,
    제1 방향으로 서로 평행하게 연장되며, 상기 제1 방향과 직교하는 제2 방향으로 서로 이격되는 제1 및 제2 활성 영역들;
    상기 제1 및 제2 활성 영역들 사이에 배치되는 아이솔레이션 영역;
    상기 제1 및 제2 활성 영역들과 상기 아이솔레이션 영역 상에서 상기 제1 및 제2 활성 영역들 및 상기 아이솔레이션 영역과 중첩되도록 상기 제2 방향으로 서로 평행하게 연장되며, 서로 상기 제1 방향으로 이격된 제1 및 제2 게이트 라인들;
    상기 제1 및 제2 게이트 라인들의 사이에서 상기 제1 및 제2 게이트 라인들과 평행하게 연장되는 공통 콘택 라인;
    상기 아이솔레이션 영역 상에서 상기 제1 및 제2 게이트 라인들을 가로지르며, 상기 제1 게이트 라인을 상기 제1 활성 영역 상의 제1 게이트 패턴과 상기 제2 활성 영역 상의 제2 게이트 패턴으로 분리하고, 상기 제2 게이트 라인을 상기 제1 활성 영역 상의 제3 게이트 패턴과 상기 제2 활성 영역 상의 제4 게이트 패턴으로 분리하는 게이트 절단영역;
    상기 제1 및 제3 게이트 패턴들 상에서 상기 제1 및 제3 게이트 패턴들과 중첩되며 상기 제1 방향으로 연장되는 제1 도전 라인;
    상기 제2 및 제4 게이트 패턴 상에서 상기 제2 및 제4 게이트 패턴과 중첩되며 상기 제1 방향으로 연장되는 제2 도전 라인; 및
    상기 아이솔레이션 영역 상에서 상기 제1 방향으로 연장되며, 상기 공통 콘택 라인 상에서 상기 공통 콘택 라인과 중첩되는 제3 도전 라인을 포함하며,
    상기 제1 및 제2 도전 라인들은 서로 분리된 제1 내지 제4 하부 배선층들을 갖고, 상기 제1 하부 배선층은 상기 제1 게이트 패턴 상에서 상기 제1 게이트 패턴과 중첩되고, 상기 제2 하부 배선층은 상기 제4 게이트 패턴 상에서 상기 제4 게이트 패턴과 중첩되고, 상기 제3 하부 배선층은 상기 제3 게이트 패턴 상에서 상기 제3 게이트 패턴과 중첩되고, 상기 제4 하부 배선층은 상기 제2 게이트 패턴 상에서 상기 제2 게이트 패턴과 중첩되고,
    상기 제1 게이트 패턴과 상기 제4 게이트 패턴은 상기 제1 및 제2 하부 배선층들, 각각의 상기 제1 및 제2 하부 배선층들 상에서 상기 제1 및 제2 하부 배선층들과 각각 중첩되며 상기 제2 방향으로 연장되는 제1 및 제2 중간 배선층들, 및 상기 제1 및 제2 중간 배선층들 상에서 상기 제1 및 제2 중간 배선층들과 중첩되며 상기 제1 방향으로 연장되는 제1 상부 배선층을 통해 서로 전기적으로 연결되고,
    상기 제2 게이트 패턴과 상기 제3 게이트 패턴은 상기 제3 및 제4 하부 배선층들, 각각의 상기 제3 및 제4 하부 배선층들 상에서 상기 제3 및 제4 하부 배선층들과 각각 중첩되며 상기 제2 방향으로 연장되는 제3 및 제4 중간 배선층들, 및 상기 제3 및 제4 중간 배선층들 상에서 상기 제3 및 제4 중간 배선층들과 중첩되며 상기 제1 방향으로 연장되는 제2 상부 배선층을 통해 서로 전기적으로 연결되고,
    상기 제1 내지 제3 도전 라인들은 서로 평행하고,
    상기 제1 내지 제4 하부 배선층들, 상기 제1 내지 제4 중간 배선층들 및 상기 제1 및 제2 상부 배선층들은 단방향 구조의 바(bar) 또는 라인(line) 모양을 갖는 반도체 집적 회로.
  10. 기판; 및
    상기 기판 상의 표준 셀을 포함하되,
    상기 표준 셀은,
    제1 방향으로 연장되며 상기 제1 방향과 수직한 제2 방향으로 서로 이격되는 제1 및 제2 활성 영역들;
    상기 제1 및 제2 활성 영역들 사이의 아이솔레이션 영역;
    상기 제1 및 제2 활성 영역들 상에서 상기 제1 방향으로 서로 이격된 복수의 소스/드레인 영역들;
    상기 복수의 소스/드레인 영역들 사이에서 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향으로 서로 이격되어 적층된 복수의 반도체 층들;
    상기 제1 방향으로 이격된 상기 표준 셀의 양단에서 상기 제2 방향으로 연장되어 상기 제1 및 제2 활성 영역들과 중첩되고, 서로 평행한 한 쌍의 게이트 라인들;
    상기 한 쌍의 게이트 라인들 사이에 배치되며, 상기 제1 및 제2 활성 영역들과 상기 아이솔레이션 영역 상에서 상기 제2 방향으로 서로 평행하게 연장되며, 서로 상기 제1 방향으로 이격된 제1 및 제2 게이트 라인들, 상기 제1 및 제2 게이트 라인들 각각은 상기 제1 및 제2 활성 영역들 상에서 상기 복수의 반도체 층들을 둘러싸고;
    상기 제1 및 제2 게이트 라인들의 사이 배치되며, 상기 제1 및 제2 활성 영역들과 상기 아이솔레이션 영역 상에서 상기 제1 및 제2 게이트 라인들과 평행하게 연장되며, 상기 제1 및 제2 활성 영역 상에서 상기 복수의 소스/드레인 영역들과 중첩되는 공통 콘택 라인;
    상기 아이솔레이션 영역 상에서 상기 제1 및 제2 게이트 라인들을 가로지르며, 상기 제1 게이트 라인을 상기 제1 활성 영역 상의 제1 게이트 패턴과 상기 제2 활성 영역 상의 제2 게이트 패턴으로 분리하고, 상기 제2 게이트 라인을 상기 제1 활성 영역 상의 제3 게이트 패턴과 상기 제2 활성 영역 상의 제4 게이트 패턴으로 분리하는 게이트 절단영역;
    상기 제1 및 제3 게이트 패턴들 상에서 상기 제1 및 제3 게이트 패턴들과 중첩되며, 상기 제1 방향으로 연장되는 제1 도전 라인;
    상기 제2 및 제4 게이트 패턴들 상에서 상기 제2 및 제4 게이트 패턴들과 중첩되며, 상기 제1 방향으로 연장되는 제2 도전 라인; 및
    상기 아이솔레이션 영역 상에서 상기 공통 콘택 라인과 중첩되며 상기 제1 방향으로 연장되는 제3 도전 라인을 포함하며,
    상기 제1 및 제2 도전 라인들은 서로 분리된 제1 내지 제4 하부 배선층들을 갖고, 상기 제1 하부 배선층은 상기 제1 게이트 패턴 상에서 상기 제1 게이트 패턴과 중첩되고, 상기 제2 하부 배선층은 상기 제4 게이트 패턴 상에서 상기 제4 게이트 패턴과 중첩되고, 상기 제3 하부 배선층은 상기 제3 게이트 패턴 상에서 상기 제3 게이트 패턴과 중첩되고, 상기 제4 하부 배선층은 상기 제2 게이트 패턴 상에서 상기 제2 게이트 패턴과 중첩되고,
    상기 제1 게이트 패턴과 상기 제4 게이트 패턴은 상기 제1 및 제2 하부 배선층들, 각각의 상기 제1 및 제2 하부 배선층들 상에서 상기 제1 및 제2 하부 배선층들과 각각 중첩되며 상기 제2 방향으로 연장되는 제1 및 제2 중간 배선층들, 및 상기 제1 및 제2 중간 배선층들 상에서 상기 제1 및 제2 중간 배선층들과 중첩되며 상기 제1 방향으로 연장되는 제1 상부 배선층을 통해 서로 전기적으로 연결되고,
    상기 제2 게이트 패턴과 상기 제3 게이트 패턴은 상기 제3 및 제4 하부 배선층들, 각각의 상기 제3 및 제4 하부 배선층들 상에서 상기 제3 및 제4 하부 배선층들과 각각 중첩되며 상기 제2 방향으로 연장되는 제3 및 제4 중간 배선층들, 및 상기 제3 및 제4 중간 배선층들 상에서 상기 제3 및 제4 중간 배선층들과 중첩되며 상기 제1 방향으로 연장되는 제2 상부 배선층을 통해 서로 전기적으로 연결되는 반도체 집적 회로.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11943939B2 (en) * 2021-01-04 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9563733B2 (en) * 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US7956421B2 (en) * 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8987128B2 (en) * 2012-07-30 2015-03-24 Globalfoundries Inc. Cross-coupling based design using diffusion contact structures
KR102233211B1 (ko) 2013-10-11 2021-03-29 삼성전자주식회사 반도체 소자
US10177133B2 (en) 2014-05-16 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain contact having height below gate stack
US9418728B2 (en) 2014-07-24 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port static random-access memory cell
US20160343661A1 (en) 2015-05-22 2016-11-24 Qualcomm Incorporated Structure for coupling metal layer interconnects in a semiconductor device
US10366196B2 (en) 2016-06-22 2019-07-30 Qualcomm Incorporated Standard cell architecture for diffusion based on fin count
KR102633141B1 (ko) * 2016-12-07 2024-02-02 삼성전자주식회사 집적회로 소자
KR102596601B1 (ko) 2016-12-26 2023-10-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
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