KR102596601B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 방향으로 연장되는 핀, 상기 핀과 교차하는 제1 내지 제4 게이트 전극, 상기 제1 및 제4 게이트 전극과 각각 연결되는 제1 및 제2 저장 장치, 상기 제2 게이트 전극과 연결되고, 상기 핀과 제1 거리에 위치하는 제1 서치 단자, 상기 제3 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리와 다른 제2 거리에 위치하는 제2 서치 단자, 상기 제2 게이트 전극과 연결되고, 상기 핀과 상기 제2 거리에 위치하는 제1 더미 서치 단자 및 상기 제3 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리에 위치하는 제2 더미 서치 단자를 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
내용 주소화 기억장치(Content-addressable memory)는 매우 빠른 속도를 요하는 탐색 애플리케이션에서 사용되는 특수한 메모리이다. 보통 CAM으로 줄여 말하며, 연관 메모리(associative memory)라고도 한다.
사용자가 메모리 주소을 주면 해당 주소의 데이터가 전달되는 RAM과는 달리, CAM에서는 사용자가 검색어를 제공하면, CAM은 자신의 메모리 공간 전체를 탐색하여 해당 검색어가 위치하고 있는 주소 및 경우에 따라서는 검색어와 연관된 데이터를 반환한다.
이러한 CAM 셀(cell)은 기본적으로 저장(Storage)를 담당하는 SRAM과 비교(Comparison)를 담당하는 캠 포트(CAM Port)로 구성되어 하나의 CAM 셀을 형성하며, 일반적으로 노아 타입 캠(NOR Type CAM)과 낸드 타입 캠(NAND type CAM)으로 구성되어 있다.
노아 타입이 낸드 타입에 비하여 속도가 빠르기 때문에 비교적 많이 사용되고 있으며, 16T(16개 transistor) 노아 타입을 터너리 캠(Ternary CAM)이라 불러 TCAM이라 하고, 10T 노아 타입 캠을 바이너리 캠(Binary CAM)이라 부르며, BCAM이라고 한다.
이진(Binary) CAM이 1과 0으로 이루어진 검색어만을 사용한다면, TCAM(Ternary CAM)은 1과 0이외에 "X"(Don't care)를 허용하여, 검색에 보다 유연성을 제공한다. 예를 들어, TCAM이 "10XX0"으로 검색하면, "10000", "10010", "10100", "10110"의 네 개의 검색어에 대한 검색이 수행된다. 이러한 새로운 유연성은 추가적인 비용을 요구하는데 TCAM는 이진 CAM에 비해 "X"상태를 저장하기 위한 추가적인 메모리를 요구한다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 핀, 상기 핀과 교차하는 제1 내지 제4 게이트 전극, 상기 제1 및 제4 게이트 전극과 각각 연결되는 제1 및 제2 저장 장치, 상기 제2 게이트 전극과 연결되고, 상기 핀과 제1 거리에 위치하는 제1 서치 단자, 상기 제3 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리와 다른 제2 거리에 위치하는 제2 서치 단자, 상기 제2 게이트 전극과 연결되고, 상기 핀과 상기 제2 거리에 위치하는 제1 더미 서치 단자 및 상기 제3 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리에 위치하는 제2 더미 서치 단자를 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 나란히 연장되는 제1 내지 제6 핀으로서, 상기 제1 내지 제3, 제5 및 제6 핀은 순차적으로 상기 제1 방향과 수직한 제2 방향으로 이격되고, 상기 제1, 제2, 제4 내지 제6 핀은 순차적으로 상기 제2 방향과 이격되고, 상기 제3 및 제4 핀은 제1 방향으로 이격되는 제1 내지 제6 핀, 상기 제1, 제2 및 제3 핀과 교차하고, 상기 제2 방향으로 연장되는 제1 게이트 전극, 상기 제1, 제2 및 제4 핀과 교차하고, 상기 제2 방향으로 연장되는 제2 게이트 전극, 상기 제2, 제3, 제5 및 제6 핀과 교차하고, 상기 제2 방향으로 연장되는 제3 게이트 전극, 상기 제2, 제4 내지 제 6 핀과 교차하고, 상기 제2 방향으로 연장되는 제4 게이트 전극, 상기 제3 및 제4 게이트 전극 사이에 위치하고, 상기 제6 핀과 교차하고, 상기 제2 방향으로 연장되는 제5 및 제6 게이트 전극으로서, 상기 제5 및 제6 게이트 전극은 상기 제1 방향으로 서로 이격되는 제5 및 제6 게이트 전극, 상기 제5 게이트 전극과 연결되고, 상기 제6 핀과 제1 거리에 위치하는 제1 서치 단자, 상기 제6 게이트 전극과 연결되고, 상기 제6 핀과 상기 제1 거리와 다른 제2 거리에 위치하는 제2 서치 단자, 상기 제5 게이트 전극과 연결되고, 상기 제6 핀과 상기 제2 거리에 위치하는 제1 더미 서치 단자 및 상기 제6 게이트 전극과 연결되고, 상기 제6 핀과 상기 제1 거리에 위치하는 제2 더미 서치 단자를 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되는 핀, 상기 핀과 교차하는 제1 및 제2 게이트 전극, 상기 제1 게이트 전극과 연결되고, 상기 핀과 제1 거리에 위치하는 제1 서치 단자, 상기 제2 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리와 다른 제2 거리에 위치하는 제2 서치 단자, 상기 제1 게이트 전극과 연결되고, 상기 핀과 상기 제2 거리에 위치하는 제1 더미 서치 단자, 상기 제2 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리에 위치하는 제2 더미 서치 단자, 상기 제1 서치 단자 및 상기 제2 더미 서치 단자 상에 상기 제1 방향으로 연장되는 제1 배선으로서, 상기 제1 배선은 상기 제1 서치 단자와 전기적으로 연결되고, 상기 제2 더미 서치 단자와는 전기적으로 절연되는 제1 배선 및 상기 제2 서치 단자 및 상기 제1 더미 서치 단자 상에 상기 제1 방향으로 연장되는 제2 배선으로서, 상기 제2 배선은 상기 제2 서치 단자와 전기적으로 연결되고, 상기 제1 더미 서치 단자와는 전기적으로 절연되는 제2 배선을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되는 핀, 상기 핀과 교차하는 제1 내지 제4 게이트 전극, 상기 제1 및 제4 게이트 전극과 각각 연결되는 제1 및 제2 저장 장치, 상기 제2 게이트 전극과 연결되고, 상기 핀과 제1 거리에 위치하는 제1 서치 단자, 상기 제3 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리와 다른 제2 거리에 위치하는 제2 서치 단자, 상기 제2 게이트 전극과 연결되는 제1 더미 서치 단자로서, 상기 제1 서치 단자는 상기 제1 더미 서치 단자와 상기 핀 사이에 위치하는 제1 더미 서치 단자 및 상기 제3 게이트 전극과 연결되고, 상기 핀과 상기 제2 서치 단자 사이에 위치하는 제2 더미 서치 단자를 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되는 핀, 상기 핀과 교차하는 제1 및 제2 게이트 전극, 상기 제1 게이트 전극과 연결되고, 상기 핀과 제1 거리에 위치하고, 제1 시점에 제1 크기의 제1 전압이 인가되는 제1 서치 단자, 상기 제2 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리와 다른 제2 거리에 위치하고, 상기 제1 시점에 상기 제1 크기와 다른 제2 크기의 제2 전압이 인가되는 제2 서치 단자로서, 상기 제1 및 제2 전압은 서로 반대의 디지털 신호인 제2 서치 단자, 상기 제1 게이트 전극과 연결되는 제1 더미 서치 단자로서, 상기 제1 서치 단자는 상기 제1 서치 단자와 상기 핀 사이에 위치하는 제1 더미 서치 단자, 상기 제2 게이트 전극과 연결되고, 상기 핀과 상기 제2 서치 단자 사이에 위치하는 제2 더미 서치 단자 및 상기 제1 및 제2 게이트 전극 사이에 위치하고, 상기 제1 시점보다 빠른 제2 시점에 프리 차지(pre-chage)되고, 상기 제1 시점보다 느린 제3 시점에 매치 신호를 출력하는 매치 라인 단자를 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 인버터와, 제1 및 제2 패스 게이트 트랜지스터를 포함하는 제1 SRAM 셀, 제3 및 제4 인버터와, 제3 및 제4 패스 게이트 트랜지스터를 포함하는 제2 SRAM 셀, 상기 제1 인버터의 입력단 및 상기 제2 인버터의 출력단과 연결되는 제1 트랜지스터, 상기 제4 인버터의 입력단 및 상기 제3 인버터의 출력단과 연결되는 제2 트랜지스터, 상기 제1 및 제2 트랜지스터와 각각 직렬로 연결되는 제3 및 제4 트랜지스터로서, 상기 제3 및 제4 트랜지스터는 서로 동일한 핀형 패턴을 공유하고, 상기 제3 및 제4 트랜지스터는 상기 핀형 패턴과 각각 교차하는 제1 및 제2 게이트 전극을 포함하는 제3 및 제4 트랜지스터, 상기 제1 게이트 전극과 연결되고, 상기 핀형 패턴과 제1 거리에 위치하는 제1 서칭 단자, 상기 제2 게이트 전극과 연결되고, 상기 핀형 패턴과 상기 제1 거리와 다른 제2 거리에 위치하는 제2 서칭 단자로서, 상기 제1 서칭 단자와 상기 제2 서칭 단자는 서로 반대 신호가 인가되는 제2 서칭 단자, 상기 제1 게이트 전극과 연결되고, 상기 핀형 패턴과 상기 제2 거리에 위치하는 제1 더미 서칭 단자 및 상기 제2 게이트 전극과 연결되고, 상기 핀형 패턴과 상기 제1 거리에 위치하는 제2 더미 서칭 단자를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 방향으로 연장되는 핀을 형성하고, 상기 핀과 교차하는 제1 및 제2 게이트 전극을 형성하고, 상기 제1 게이트 전극과 연결되고, 상기 핀과 제1 거리에 위치하는 제1 서치 단자 컨택과, 상기 제2 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리와 다른 제2 거리에 위치하는 제2 서치 단자 컨택과, 상기 제1 게이트 전극과 연결되고, 상기 핀과 상기 제2 거리에 위치하는 제1 더미 서치 단자 컨택과, 상기 제2 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리에 위치하는 제2 더미 서치 단자 컨택을 형성하고, 상기 제1 서치 단자 및 상기 제2 더미 서치 단자 상에 상기 제1 방향으로 연장되는 제1 배선과, 상기 제2 서치 단자 및 상기 제1 더미 서치 단자 상에 상기 제1 방향으로 연장되는 제2 배선을 형성하되, 상기 제1 배선은 상기 제1 서치 단자와 전기적으로 연결되고, 상기 제2 더미 서치 단자와는 전기적으로 절연되고, 상기 제2 배선은 상기 제2서치 단자와 전기적으로 연결되고, 상기 제1 더미 서치 단자와는 전기적으로 절연되는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 레이아웃도의 제1 레벨 단계의 레이아웃을 표현한 레이아웃도이다.
도 3은 도 1의 레이아웃도의 제1 내지 제3 레벨 단계의 레이아웃을 표현한 레이아웃도이다.
도 4는 도 1의 레이아웃도의 제4 레벨 단계에 제5 및 제6 레벨 단계를 더하여 표현한 레이아웃도이다.
도 5는 도 1의 A - A', B - B' 및 C - C'로 자른 단면도이다.
도 6은 도 1의 D - D'로 자른 단면도이다.
도 7은 도 4의 E - E' 로 자른 단면도이다.
도 8은 도 1의 반도체 장치를 설명하기 위한 회로도이다.
도 9는 도 8의 회로도와 도 1의 레이아웃도를 매칭하기 위한 매칭 레이아웃도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11은 도 10의 A - A', B - B' 및 C - C'로 자른 단면도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13은 도 12의 A - A', B - B' 및 C - C'로 자른 단면도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃과 블록의 결합 개념도이다.
도 15 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 2는 도 1의 레이아웃도의 제1 레벨 단계의 레이아웃을 표현한 레이아웃도이다. 도 3은 도 1의 레이아웃도의 제1 내지 제3 레벨 단계의 레이아웃을 표현한 레이아웃도이고, 도 4는 도 1의 레이아웃도의 제4 레벨 단계에 제5 및 제6 레벨 단계를 더하여 표현한 레이아웃도이다. 도 5는 도 1의 A - A', B - B' 및 C - C'로 자른 단면도이고, 도 6은 도 1의 D - D'로 자른 단면도이다. 도 7은 도 4의 E - E' 로 자른 단면도이고, 도 8은 도 1의 반도체 장치를 설명하기 위한 회로도이다. 도 9는 도 8의 회로도와 도 1의 레이아웃도를 매칭하기 위한 매칭 레이아웃도이다.
도 1 내지 도 9를 참조하면, 본 발명은 기판(100), 제1 내지 제9 핀(F1~F9), 제1 내지 제10 게이트 전극(G1~G10), 제1 내지 제18 하부 컨택(CS1~CS18), 제1 내지 제8 게이트 컨택(CG1~CG8), 제1 및 제2 리얼 컨택(RC1, RC2), 제1 및 제2 더미 컨택(DC1, DC2), 제1 내지 제12 상부 컨택(C1~C12), 제1 내지 제13 하부 배선(L1~L13) 등을 포함한다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
기판(100)은 제1 내지 제3 영역(R3)을 포함할 수 있다. 도 1에 도시되었듯이, 제1 내지 제3 영역은 직사각형의 전체 영역을 3등분한 영역일 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 제2 방향(Y)으로 서로 인접할 수 있다. 제1 영역(R1)과 제3 영역(R3)은 제1 방향으로 서로 인접할 수 있다. 또한, 제2 영역(R2)과 제3 영역(R3)은 제1 방향으로 서로 인접할 수 있다. 따라서, 제1 내지 제3 영역(R3)의 경계선은 누은 T자 형태일 수 있다.
즉, 제1 영역(R1)과 제2 영역(R2) 사이의 경계선은 제1 방향(X)으로 연장되고, 제1 영역(R1)과 제3 영역(R3) 사이의 경계선은 제2 방향(Y)으로 연장된다. 제2 영역(R2)과 제3 영역(R3) 사이의 경계선은 역시 제2 방향(Y)으로 연장되고, 상기 제1 영역(R1)과 제3 영역(R3) 사이의 경계선과 이어질 수 있다.
이 때, 제1 방향(X)과 제2 방향(Y)은 서로 수직한 방향일 수 있다. 단, 이에 제한되는 것은 아니다. 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 모두 수직한 방향일 수 있다. 즉, 제1 내지 제3 방향(X, Y, Z)은 모두 오소고날(orthogonal)한 방향일 수 있다.
제1 영역(R1) 및 제2 영역(R2)은 저장 영역(RS)일 수 있다. 즉, 제1 영역(R1)과 제2 영역(R2)은 각각 저장 장치가 형성될 수 있다. 이 때, 상기 저장 장치는 SRAM(static random access memory)일 수 있다.
제3 영역(R3)은 비교 영역일 수 있다. 즉, 제1 영역(R1)과 제2 영역(R2)의 신호를 서로 비교하는 비교기(comparator)가 형성될 수 있다. 이를 통해서, 도 1에 도시된 본 발명의 몇몇 실시예에 따른 반도체 장치는 저장 영역(RS)과 비교 영역인 제3 영역(R3)으로 이루어진 TCAM(Ternery Content-addressable memory) 셀(cell)을 형성할 수 있다.
도 2를 참조하면, 제1 내지 제9 핀(F1~F9)은 제2 방향(Y)으로 각각 연장되고, 제1 방향(X)으로 서로 이격될 수 있다. 제1 내지 제9 핀(F1~F9)은 제1 방향(X)으로 순차적으로 배치될 수 있다.
제1 핀(F1), 제2 핀(F2), 제6 핀(F6), 제7 핀(F7), 제8 핀(F8) 및 제9 핀(F9)은 본 발명의 반도체 장치의 TCAM 셀 내에서 제2 방향(Y)으로 같은 길이만큼 형성되어 있지만, 제3 핀(F3), 제4 핀(F4) 및 제5 핀(F5)은 상기 TCAM 셀 내에서 제2 방향(Y)으로 짧게 형성되어 있다.
구체적으로, 제3 핀(F3)의 제2 방향(Y) 단부는 모두 상기 TCAM 셀의 경계 즉, 저장 영역(RS)의 제2 방향(Y) 경계에 미치지 못할 수 있다. 즉, 제3 핀(F3)은 저장 영역(RS) 내에 제2 방향(Y)의 가운데에 위치할 수 있다.
제4 핀(F4) 및 제5 핀(F5)은 제2 방향(Y)으로 오버랩되고, 제2 방향(Y)으로 이격될 수 있다. 제4 핀(F4) 및 제5 핀(F5)은 같이 형성된 하나의 핀을 커팅하여 2개로 분리한 핀일 수 있다. 따라서, 제4 핀(F4)은 제1 영역(R1) 내에 위치하고, 제5 핀(F5)은 제2 영역(R2) 내에 위치할 수 있다.
제1 내지 제7 핀(F1~F7)은 저장 영역(RS)에 위치할 수 있다. 구체적으로, 제1 내지 제7 핀(F1~F7) 중 제5 핀(F5)을 제외한 나머지 핀들은 제1 영역(R1)에 위치하고, 제1 내지 제7 핀(F1~F7) 중 제4 핀(F4)을 제외한 나머지 핀들은 제2 영역(R2)에 위치할 수 있다. 즉, 제1 영역(R1) 및 제2 영역(R2)은 제1 내지 제3 핀(F1~F3), 제6 핀(F6) 및 제7 핀(F7)을 공유하고, 각각 제4 핀(F4)과 제5 핀(F5)을 독점할 수 있다.
한편, 제8 핀(F8) 및 제9 핀(F9)은 제3 영역(R3) 즉, 비교 영역에 위치할 수 있다.
제1 내지 제10 게이트 전극(G1~G10)은 제1 방향(X)으로 연장되고, 제1 방향(X) 및 제2 방향(Y)으로 서로 이격될 수 있다.
구체적으로, 제1 및 제2 게이트 전극(G1, G2)은 각각 제1 및 제2 핀(F1, F2) 상에 제1 및 제2 핀(F1, F2)과 교차한다. 제3 게이트 전극(G3)은 제1 내지 제4 핀(F1~F4) 상에 교차하도록 형성될 수 있다. 제4 게이트 전극(G4)은 제1 내지 제3 핀(F1~F3) 및 제5 핀(F5) 상에 교차하도록 형성될 수 있다. 제5 게이트 전극(G5)은 제3, 제4 및 제6 내지 제9 핀(F3, F4, F6~F9) 상에 교차하도록 형성될 수 있다. 제6 게이트 전극(G6)은 제3, 제5 내지 제9 핀(F3, F5~F9) 상에 교차하도록 형성될 수 있다. 제7 및 제8 게이트 전극(G7, G8)은 제6 및 제7 핀(F6, F7) 상에 교차하도록 형성될 수 있다. 제9 및 제10 게이트 전극(G9, G10)은 제8 및 제9 핀(F8, F9) 상에 교차하도록 형성될 수 있다.
상기 제1 내지 제9 핀(F1~F9) 및 제1 내지 제10 게이트 전극(G1~G10)의 배치는 제1 영역(R1)과 제2 영역(R2) 사이의 제1 방향(X)으로 연장된 경계선을 축으로 서로 대칭적으로 배치될 수 있다. 이러한 대칭성을 통해서, 게이트 전극의 문턱 전압 등의 반도체 장치의 위치에 따른 성능의 산포를 최소화하기 위함이다.
제1 게이트 전극(G1)과 제5 게이트 전극(G5)은 제1 방향(X)으로 오버랩되고, 제1 방향(X)으로 이격될 수 있다. 서로 같이 형성된 게이트 전극을 둘로 분리한 형태일 수 있다. 마찬가지로, 제2 게이트 전극(G2)과 제6 게이트 전극(G6)도 서로 같이 제1 방향(X)으로 연장되게 형성된 게이트 전극을 둘로 분리한 형태일 수 있다.
제3 게이트 전극(G3), 제7 게이트 전극(G7) 및 제9 게이트 전극(G9)도 서로 같이 제1 방향(X)으로 연장되게 형성된 게이트 전극을 셋으로 분리한 형태일 수 있다. 마찬가지로, 제4 게이트 전극(G4), 제8 게이트 전극(G8) 및 제10 게이트 전극(G10)도 서로 같이 제1 방향(X)으로 연장되게 형성된 게이트 전극을 셋으로 분리한 형태일 수 있다.
제1 내지 제9 핀(F1~F9) 상에 제1 내지 제10 게이트 전극(G1~G10)의 양측에는 소스/드레인이 형성될 수 있다. 예시적으로 도 5의 제1 소스/드레인(160) 및 도 6의 제2 소스/드레인(120)과 같은 형태로 소스/드레인이 형성될 수 있다. 편의상 소스/드레인은 도 2에 도시하지 않았다.
도 3을 참조하여, 상기 소스/드레인 상에 형성되는 제1 내지 제18 하부 컨택(CS1~CS18)과, 제1 내지 제10 게이트 전극(G1~G10) 상에 형성되는 제1 내지 제8 게이트 컨택(CG1~CG8)과, 제1 및 제2 리얼 컨택(RC1, RC2)과, 제1 및 제2 더미 컨택(DC1, DC2)과, 제1 내지 제18 하부 컨택(CS1~CS18) 상에 형성되는 제1 내지 제12 상부 컨택(C1~C12)을 설명한다.
제1 내지 제18 하부 컨택(CS1~CS18)은 소스/드레인을 서로 연결하는 역할을 할 수 있다. 이에 따라, 제1 및 제2 핀(F1, F2)의 소스/드레인과, 제6 및 제7 핀(F6, F7)의 소스/드레인과, 제8 및 제9 핀(F8, F9)의 소스/드레인은 모두 공유될 수 있다.
제1 내지 제8 게이트 컨택(CG1~CG8)은 제1 내지 제10 게이트 전극(G1~G10)을 상부 레벨의 구조와 연결하는 역할을 할 수 있다. 제1 및 제2 리얼 컨택(RC1, RC2)과, 제1 및 제2 더미 컨택(DC1, DC2)은 제1 내지 제8 게이트 컨택(CG1~CG8)과 동시에 형성되는 게이트 컨택일 수 있다. 이 때, "동시"란, 같은 공정 단계에서 형성되는 것을 의미하고, 시간적인 미세한 차이를 포함하는 개념이다.
제1 리얼 컨택(RC1)은 제9 게이트 전극(G9) 상에 제8 및 제9 핀(F8, F9)과 제9 게이트 전극(G9)에 의해서 형성되는 트랜지스터와 제1 거리(d1)만큼 이격되도록 형성될 수 있다. 제2 리얼 컨택(RC2)은 제10 게이트 전극(G10) 상에 제8 및 제9 핀(F8, F9)과 제10 게이트 전극(G10)에 의해서 형성되는 트랜지스터와 제2 거리(d2)만큼 이격되도록 형성될 수 있다. 이 때, 제1 거리(d1)는 제2 거리(d2)보다 작을 수 있다.
이는, 도 1 혹은 도 4에 도시된 제10 하부 배선(L10) 및 제11 하부 배선(L11)이 서로 간섭되지 않고 제2 방향(Y)으로 연장될 수 있게 하기 위함일 수 있다. 즉, 제1 리얼 컨택(RC1)과 제2 리얼 컨택(RC2)이 회로적, 전기적으로 서로 다른 신호를 전송해야하므로 이를 위해서 서로 다른 거리만큼 이격될 수 있다.
다만, 상술한 목적을 위해서 제1 및 제2 리얼 컨택(RC1, RC2)과 대응되는 트랜지스터의 거리가 서로 다르게 형성되는 비대칭성은 상기 트랜지스터의 문턱 전압의 균일성을 저하시킬 수 있다. 즉, 제1 및 제2 리얼 컨택(RC1, RC2)이 형성되기 위해서 사용되는 플라즈마 처리가 각각 인접한 트랜지스터에 영향을 줄 수 있는데, 그 플라즈마 처리의 타겟과의 거리가 서로 달라짐에 따라서, 상기 인접한 트랜지스터에 주는 영향이 서로 다른 정도로 작용할 수 있다.
즉, 상기 비대칭성에 의해서 제8 및 제9 핀(F8, F9)과 제9 게이트 전극(G9)에 의해서 형성되는 트랜지스터와, 제8 및 제9 핀(F8, F9)과 제10 게이트 전극(G10)에 의해서 형성되는 트랜지스터의 문턱 전압이 서로 달라질 수 있다.
이에 따라서, 동일한 신호가 인가되어도 서로 다른 결과를 가져올 수 있어서, 전체적인 반도체 장치의 신뢰성 및 성능에 큰 문제를 불러일으킬 수 있다.
따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 더미 컨택(DC1, DC2)을 형성하여 상기 비대칭성을 제거할 수 있다. 즉, 제1 더미 컨택(DC1)은 제9 게이트 전극(G9) 상에 제8 및 제9 핀(F8, F9)과 제9 게이트 전극(G9)에 의해서 형성되는 트랜지스터와 제2 거리(d2)만큼 이격되게 형성될 수 있다. 또한, 제2 더미 컨택(DC2)은 제10 게이트 전극(G10) 상에 제8 및 제9 핀(F8, F9)과 제10 게이트 전극(G10)에 의해서 형성되는 트랜지스터와 제1 거리(d1)만큼 이격되게 형성될 수 있다.
즉, 제1 더미 컨택(DC1)은 제1 리얼 컨택(RC1)과 제2 방향(Y)으로 오버랩될 수 있고, 제2 더미 컨택(DC2)은 제2 리얼 컨택(RC2)과 제2 방향(Y)으로 오버랩될 수 있다.
제1 내지 제12 상부 컨택(C1~C12)은 제1 내지 제18 하부 컨택(CS1~CS18) 상에 형성될 수 있다. 제1 내지 제12 상부 컨택(C1~C12)은 제1 내지 제18 하부 컨택(CS1~CS18)을 상부 구조와 연결하는 역할을 할 수 있다.
도 1 및 도 4를 참조하여, 도 1에 도시되었던, 제1 내지 제13 하부 배선(L1~L13)과 도 1에 도시되지 않은 제1 내지 제7 컨택(MC1~MC7) 및 제1 내지 제5 상부 배선(M1~M5)을 설명한다.
제3 내지 제7 및 제10 내지 제12 하부 배선(L3~L7, L10~L12)은 제2 방향(Y)으로 나란히 연장되고 제1 방향(X)으로 이격될 수 있다. 제1, 제2, 제8, 제9 및 제13 하부 배선(L1, L2, L8, L9, L13)은 제1 방향(X) 및 제2 방향(Y)으로 모두 고립된 아일랜드(Island) 타입일 수 있다.
제1 내지 제13 하부 배선(L1~L13)은 제1 내지 제8 게이트 컨택(CG1~CG8), 제1 및 제2 리얼 컨택(RC1, RC2) 및 제1 내지 제12 상부 컨택(C1~C12)과 전기적으로 연결될 수 있다. 구체적으로, 제1 하부 배선(L1)은 제1 게이트 컨택(CG1)과 연결되고, 제2 하부 배선(L2)은 제2 게이트 컨택(CG2)과 연결된다. 제3 하부 배선(L3)은 제3 상부 컨택(C3)과 연결되고, 제4 하부 배선(L4)은 제1 및 제2 상부 컨택(C1, C2)과 연결된다. 즉, 제4 하부 배선(L4)은 제1 및 제2 상부 컨택(C1, C2)을 서로 연결시킨다. 제5 하부 배선(L5)은 제4 내지 제6 상부 컨택(C4~C6)을 서로 연결시킨다. 제6 하부 배선(L6)은 제9 상부 컨택(C9)과 연결된다. 제7 하부 배선(L7)은 제7 및 제8 상부 컨택(C7, C8)을 서로 연결시킨다. 제8 하부 배선(L8)은 제7 게이트 컨택(CG7)과 연결되고, 제9 하부 배선(L9)은 제8 게이트 컨택(CG8)과 연결된다.
제10 하부 배선(L10)은 제2 리얼 컨택(RC2)과 연결되고, 제11 하부 배선(L11)은 제1 리얼 컨택(RC1)과 연결된다. 제10 하부 배선(L10)은 제1 더미 컨택(DC1)과 제3 방향(Z)으로 오버랩되지만, 서로 연결되지는 않는다. 마찬가지로, 제11 하부 배선(L11)은 제2 더미 컨택(DC2)과 제3 방향(Z)으로 오버랩되지만, 서로 연결되지는 않는다.
제12 하부 배선(L12)은 제10 내지 제12 상부 컨택(C12)을 서로 연결시킨다. 제13 하부 배선(L13)은 제12 상부 컨택(C12)과 연결된다.
제1 내지 제7 컨택(MC1~MC7)은 제1 내지 제13 하부 배선(L1~L13) 상에 형성될 수 있다. 제1 내지 제7 컨택(MC1~MC7)은 제1 내지 제13 하부 배선(L1~L13)을 상부 구조로 연결하는 역할을 할 수 있다.
구체적으로, 제1 컨택(MC1)은 제1 하부 배선(L1) 상에 형성되고, 제2 컨택(MC2)은 제2 하부 배선(L2) 상에 형성될 수 있다. 제3 컨택(MC3)은 제8 하부 배선(L8) 상에 형성되고, 제4 컨택(MC4)은 제9 하부 배선(L9) 상에 형성될 수 있다. 제5 컨택(MC5) 및 제6 컨택(MC6)은 제12 하부 배선(L12) 상에 형성될 수 있다. 제7 컨택(MC7)은 제13 하부 배선(L13) 상에 형성될 수 있다.
제1 내지 제5 상부 배선(M1~M5)은 제1 내지 제13 하부 배선(L1~L13) 및 제1 내지 제7 컨택(MC1~MC7) 상에 제1 내지 제7 컨택(MC1~MC7)과 접하도록 형성될 수 있다. 제1 내지 제5 상부 배선(M1~M5)은 제1 방향(X)으로 나란히 연장되고, 제2 방향(Y)으로 서로 이격될 수 있다.
구체적으로, 제1 상부 배선(M1)은 제5 컨택(MC5)과 연결될 수 있다. 제2 상부 배선(M2)은 제1 컨택(MC1)과 제3 컨택(MC3)을 연결시킬 수 있다. 이에 따라서, 제1 게이트 컨택(CG1)과 제7 게이트 컨택(CG7)이 서로 전기적으로 연결될 수 있다.
제3 상부 배선(M3)은 제7 컨택(MC7)과 연결될 수 있다. 제4 상부 배선(M4)은 제2 컨택(MC2)과 제4 컨택(MC4)을 연결시킬 수 있다. 이에 따라서, 제2 게이트 컨택(CG2)과 제8 게이트 컨택(CG8)이 서로 전기적으로 연결될 수 있다.
제5 상부 배선(M5)은 제6 컨택(MC6)과 연결될 수 있다. 즉, 제1 상부 배선(M1)과 제5 상부 배선(M5)은 제12 하부 배선(L12)에 의해서 서로 연결될 수 있다.
도 1 및 도 5를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 단면을 설명한다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100) 상에 순차적으로 제1 내지 제6 레벨(LV1~LV6)을 가질 수 있다. 이 때, 제1 내지 제6 레벨(LV1~LV6)은 수직한 높이 레벨일 수 있다.
제1 레벨(LV1)에는 제1 내지 제10 게이트 전극(G1~G10)과, 제1 내지 제9 핀(F1~F9) 및, 도시된 제1 소스/드레인(160)과 같은 소스/드레인 및 제1 하부 컨택(CS1) 등이 형성될 수 있다. 또한, 상기 구성 요소가 형성되지 않는 부분에는 제1 층간 절연막(150)이 형성될 수 있다.
도면에는 상기 제1 레벨(LV1)에 형성되는 구성 요소의 상면이 완전히 동일하게 도시되었지만, 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 장치에서는 각각의 구성요소의 상면이 서로 달라질 수 있다.
제2 레벨(LV2)에는 제1 및 제2 리얼 컨택(RC1, RC2) 및 제1 및 제2 더미 컨택(DC1, DC2)이 형성될 수 있다. 또한, 제1 내지 제8 게이트 컨택(CG1~CG8)이 형성될 수 있다. 또한, 제1 내지 제12 상부 컨택(C1~C12)도 제2 레벨(LV2)에 형성될 수 있다. 상기 구성 요소가 형성되지 않는 부분에는 제2 층간 절연막(250)이 형성될 수 있다.
제3 레벨(LV3)에는 제1 내지 제3 비아(V1~V3)와 같은 비아가 형성될 수 있다. 상기 비아는 제1 및 제2 리얼 컨택(RC1, RC2), 제1 내지 제8 게이트 컨택(CG1~CG8) 및 제1 내지 제12 상부 컨택(C1~C12)과 제1 내지 제13 하부 배선(L1~L13)을 전기적으로 연결할 수 있다. 상기 구성 요소가 형성되지 않는 부분에는 제3 층간 절연막(350)이 형성될 수 있다.
제1 비아(V1)는 제1 리얼 컨택(RC1)과 제11 하부 배선(L11)을 연결할 수 있다. 제10 하부 배선(L10)과 제1 더미 컨택(DC1)은 제3 방향(Z)으로 서로 오버랩되지만, 서로 절연될 수 있다.
마찬가지로, 제2 비아(V2)는 제2 리얼 컨택(RC2)과 제10 하부 배선(L10)을 연결할 수 있다. 제11 하부 배선(L11)과 제2 더미 컨택(DC2)은 제3 방향(Z)으로 서로 오버랩되지만, 서로 절연될 수 있다.
제3 비아(V3)는 제11 상부 컨택(C11)과 제12 하부 배선(L12)을 연결할 수 있다. 마찬가지로, 제3 비아(V3)와 같은 비아가 제1 내지 제12 상부 컨택(C1~C12)과 제1 내지 제13 하부 배선(L1~L13)을 연결할 수 있다.
제4 레벨(LV4)에는 제1 내지 제13 하부 배선(L1~L13)이 형성될 수 있다. 제1 내지 제13 하부 배선(L1~L13)이 형성되지 않는 부분에는 제4 층간 절연막(450)이 형성될 수 있다.
도 5 및 도 6을 참조하면, 제1 레벨(LV1)에서 제6 게이트 전극(G6)의 측면에 게이트 스페이서(170)가 형성될 수 있다. 물론, 제6 게이트 전극(G6)뿐만 아니라 다른 제1 내지 제5 및 제7 내지 제10 게이트 전극(G1~G5, G7~G10)의 측면에도 각각 게이트 스페이서가 형성될 수 있다.
또한, 도시되지는 않았지만, 제1 내지 제10 게이트 전극(G1~G10)의 하부 및 측면에는 게이트 절연막이 형성될 수도 있다. 또한, 제1 내지 제10 게이트 전극(G1~G10)은 일함수 메탈 및 필 메탈의 다중막 구조로 형성될 수도 있다. 또한, 제1 내지 제10 게이트 전극(G1~G10)의 상면에 캡핑막이 형성될 수도 있다.
또한, 제1 내지 제10 게이트 전극(G1~G10)의 측면에 제1 내지 제9 핀(F1~F9) 내에 소스/드레인이 형성될 수 잇다. 도 6에서는 예시적으로 제6 게이트 전극(G6)의 양 측에 제2 소스/드레인(120)이 매립된 형태로 형성될 수 있다. 도 5에서는 제9 핀(F9) 상에 제1 소스/드레인(160)이 5각 혹은 6각 형태로 형성될 수 있다. 즉, 소스/드레인은 제1 방향(X)으로 자른 경우 5각 혹은 6각 형태를 이루고, 제2 방향(Y)으로 자른 경우 매립된 형태를 가질 수 있다.
제1 소스/드레인(160) 및 제2 소스/드레인(120)과 같은 소스/드레인은 대응되는 트랜지스터가 PMOS인 경우에는 SiGe에 보론(B)을 도핑한 물질을 포함할 수 있고, NMOS인 경우에는 Si 또는 SiC에 인(P)을 도핑한 물질을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
도 1, 도 4 및 도 7을 참조하여, 제5 레벨(LV5) 및 제6 레벨(LV6)을 설명한다.
제5 레벨(LV5)에는 제1 내지 제7 컨택(MC1~MC7)이 형성될 수 있다. 제1 내지 제7 컨택(MC1~MC7)이 형성되지 않는 부분에는 제5 층간 절연막(550)이 형성될 수 있다.
제6 레벨(LV6)에는 제1 내지 제5 상부 배선(M1~M5)이 형성될 수 있다. 제1 내지 제5 상부 배선(M1~M5)이 형성되지 않는 부분에는 제6 층간 절연막(650)이 형성될 수 있다.
제1 내지 제6 층간 절연막(150~650)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 제1 내지 제6 층간 절연막(150~650)은 단일막으로 도시되었지만, 다중막일 수도 있다.
이하, 도 8 및 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 회로적 측면을 설명한다.
도 8에 도시된 바와 같이, 제1 영역(R1)은 전원 단자(VDD)와 접지 단자(VSS) 사이에 병렬 연결된 제1 및 제2 인버터(INV1, INV2), 제1 및 제2 인버터(INV1, INV2)의 출력 단자에 연결된 제1 패스게이트 트랜지스터(PS1) 및 제2 패스게이트 트랜지스터(PS2)를 포함할 수 있다. 제1 패스게이트 트랜지스터(PS1) 및 제2 패스게이트 트랜지스터(PS2)는 각각 트루 비트 라인(BLT) 및 상보 비트 라인(BLC)과 연결될 수 있다. 제1 패스게이트 트랜지스터(PS1)와 제2 패스게이트 트랜지스터(PS2)의 게이트는 제1 워드 라인(WL0)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)는 PMOS(P-channel MOSFET) 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS(n-channel MOSFET) 트랜지스터일 수 있다.
제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여, 제1 인버터(INV1)의 입력 단자가 제2 인버터(INV2)의 출력 단자와 연결되고, 제2 인버터(INV2)의 입력 단자는 제1 인버터(INV1)의 출력 단자와 연결된다.
유사하게 제2 영역(R2)은 전원 단자(VDD)와 접지 단자(VSS) 사이에 병렬 연결된 제3 및 제4 인버터(INV3, INV4), 제3 및 제4 인버터(INV3, INV4)의 출력 단자에 연결된 제3 패스게이트 트랜지스터(PS3) 및 제4 패스게이트 트랜지스터(PS4)를 포함할 수 있다. 제3 패스게이트 트랜지스터(PS3) 및 제4 패스게이트 트랜지스터(PS4)는 각각 트루 비트 라인(BLT) 및 상보 비트 라인(BLC)과 연결될 수 있다. 제3 패스게이트 트랜지스터(PS3)와 제4 패스게이트 트랜지스터(PS4)의 게이트는 제2 워드 라인(WL1)과 연결될 수 있다.
제3 인버터(INV3)는 직렬로 연결된 제3 풀업 트랜지스터(PU3)와 제3 풀다운 트랜지스터(PD3)를 포함하고, 제4 인버터(INV4)는 직렬로 연결된 제4 풀업 트랜지스터(PU4)와 제4 풀다운 트랜지스터(PD4)를 포함한다. 제3 풀업 트랜지스터(PU3)와 제4 풀업 트랜지스터(PU4)는 PMOS 트랜지스터이고, 제3 풀다운 트랜지스터(PD3)와 제4 풀다운 트랜지스터(PD4)는 NMOS 트랜지스터일 수 있다.
제3 인버터(INV3) 및 제4 인버터(INV4)는 하나의 래치회로를 구성하기 위하여, 제3 인버터(INV3)의 입력 단자가 제4 인버터(INV4)의 출력 단자와 연결되고, 제4 인버터(INV4)의 입력 단자는 제3 인버터(INV3)의 출력 단자와 연결된다.
제3 영역(R3)은, 제1 내지 제4 트랜지스터(T1~T4)를 포함할 수 있다. 제1 트랜지스터(T1)는 제1 인버터(INV1)의 출력 단자(제2 인버터(INV2)의 입력 단자)의 전압을 게이트 전압으로 하여 접지 단자(VSS)와 제2 트랜지스터 사이를 직렬로 연결한다. 제2 트랜지스터(T2)는 상보 서치 라인(SLC) 단자를 게이트 전압으로 하여 매치 라인(ML) 단자와 제1 트랜지스터(T1) 사이를 직렬로 연결한다.
제3 트랜지스터(T3)는 제3 인버터(INV3)의 출력 단자(제4 인버터(INV4)의 입력 단자)의 전압을 게이트 전압으로 하여 접지 단자(VSS)와 제4 트랜지스터 사이를 직렬로 한다. 제4 트랜지스터(T4)는 트루 서치 라인(SLT) 단자를 게이트 전압으로 하여 매치 라인(ML) 단자와 제3 트랜지스터(T3) 사이를 직렬로 연결한다.
트루 비트 라인(BLT)과 상보 비트 라인(BLC)은 서로 반대의 신호가 인가될 수 있다. 마찬가지로, 트루 서치 라인(SLT)과 상보 서치 라인(SLC)은 서로 반대의 신호가 인가될 수 있다. 이 때, "반대의 신호"란, 디지털 회로에서 "1"과 "0" 또는 "+"와 "-"와 같은 이진법적으로 서로 반대의 의미를 가지는 신호 즉, 반대의 디지털 신호를 의미한다.
도 8 및 도 9를 참조하면, 제1 및 제2 핀(F1, F2)과 제1 게이트 전극(G1)은 제1 패스 게이트 트랜지스터(PS1)를 형성할 수 있다. 제6 및 제7 핀(F6, F7)과 제7 게이트 전극(G7)은 제2 패스 게이트 트랜지스터(PS2)를 형성할 수 있다. 유사하게, 제1 및 제2 핀(F1, F2)과 제2 게이트 전극(G2)은 제2 패스 게이트 트랜지스터(PS2)를 형성할 수 있다. 제6 및 제7 핀(F6, F7)과 제8 게이트 전극(G8)은 제4 패스 게이트 트랜지스터(PS4)를 형성할 수 있다.
제1 및 제2 핀(F1, F2)과 제3 게이트 전극(G3)은 제1 풀다운 트랜지스터(PD1)를 형성할 수 있다. 제6 및 제7 핀(F6, F7)과 제5 게이트 전극(G5)은 제2 풀다운 트랜지스터(PD2)를 형성할 수 있다. 유사하게, 제1 및 제2 핀(F1, F2)과 제4 게이트 전극(G4)은 제3 풀다운 트랜지스터(PD3)를 형성할 수 있다. 제6 및 제7 핀(F6, F7)과 제6 게이트 전극(G6)은 제4 풀다운 트랜지스터(PD4)를 형성할 수 있다.
제3 핀(F3)과 제3 게이트 전극(G3)은 제1 풀업 트랜지스터(PU1)를 형성할 수 있다. 제4 핀(F4)과 제5 게이트 전극(G5)은 제2 풀업 트랜지스터(PU2)를 형성할 수 있다. 유사하게, 제3 핀(F3)과 제4 게이트 전극(G4)은 제3 풀업 트랜지스터(PU3)를 형성할 수 있다. 제4 핀(F4)과 제6 게이트 전극(G6)은 제4 풀업 트랜지스터(PU4)를 형성할 수 있다.
제8 및 제9 핀(F8, F9)과 제5 게이트 전극(G5)은 제1 트랜지스터(T1)를 형성할 수 있다. 제8 및 제9 핀(F8, F9)과 제9 게이트 전극(G9)은 제2 트랜지스터(T2)를 형성할 수 있다. 유사하게, 제8 및 제9 핀(F8, F9)과 제10 게이트 전극(G10)은 제3 트랜지스터(T3)를 형성할 수 있다. 제8 및 제9 핀(F8, F9)과 제6 게이트 전극(G6)은 제4 트랜지스터(T4)를 형성할 수 있다.
도 4, 도8 및 도 9를 참조하면, 제1 및 제7 게이트 컨택(GC1, GC7)은 제2 상부 배선(M2)으로 연결되어 제1 워드 라인(WL0) 단자가 형성될 수 있다. 제2 및 제8 게이트 컨택(GC2, GC8)은 제4 상부 배선(M4)으로 연결되어 제2 워드 라인(WL1) 단자가 형성될 수 있다.
제3 상부 컨택(C3)은 접지 단자(VSS)가 형성될 수 있다. 또한, 제7 및 제8 상부 컨택(C7, C8)도 제7 하부 배선(L7)으로 연결되어 접지 단자(VSS)가 형성될 수 있다. 또한, 제10 및 제11 상부 컨택(C10, C11)도 제12 하부 배선(L12)으로 연결되어 접지 단자(VSS)가 형성될 수 있다.
제1 및 제2 상부 컨택(C1, C2)은 제4 하부 배선(L4)으로 연결되어 트루 비트 라인(BLT) 단자가 형성될 수 있다. 제4 내지 제6 상부 컨택(C4~C6)은 제5 하부 배선(L5)으로 연결되어 전원 단자(VDD)가 형성될 수 있다. 제9 상부 컨택(C9)은 상보 비트 라인(BLC) 단자가 형성될 수 있다.
제12 상부 컨택(C12)은 매치 라인(ML) 단자가 형성될 수 있다. 제1 리얼 컨택(RC1)은 상보 서치 라인(SLC) 단자가 형성될 수 있다. 반대로, 제2 리얼 컨택(RC2)은 트루 서치 라인(SLT) 단자가 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 영역(R1) 및 제2 영역(R2)는 데이터 셀 부분과 마스크 셀 부분으로 구분된다. 이 때, 제1 영역(R1) 및 제2 영역(R2) 중 어느 영역이 데이터 셀인지는 제한되지 않는다. 편의상, 아래에서 제1 영역(R1)을 데이터 셀로 설명한다.
데이터를 쓰는 과정은 먼저 트루 비트 라인(BLT)을 통해 제1 영역(R1)에 데이터를 저장하고 제2 영역(R2)에 마스크 데이터를 저장한다. 데이터 셀과 마스크셀 둘다 ‘0’으로 저장하는 경우 상기 데이터는 돈 케어(don’t care)값을 의미할 수 있다. 이는 '1' 및 '0'을 모두 포함하는 값이다.
데이터를 검색할 때에는 제1 워드 라인(WL0) 및 제2 워드 라인(WL1)을 ‘OFF’로 해놓고 매치 라인(ML) 단자를 프리 차지(pre-charge)한다. 그 다음 상보 서치 라인(SLC)를 ‘ON’시킨다. 당연히 같은 시점에 트루 서치 라인(SLT)는 'OFF' 될 수 있다. 즉, 프리 차지 시점은 상보 서치 라인(SLC)의 ‘ON’ 시점보다 빠를 수 있다.
만약 제1 영역(R1)에 저장된 데이터(T1의 게이트 전압 신호)가 ‘0’이라면 프리 차지된 매치 라인(ML) 단자는 ‘HIGH’ 즉 '1' 상태를 유지하며 이는 매치(match) 상태를 나타낸다. 만약 저장소 제1 영역(R1)에 저장된 데이터(T1의 게이트 전압 신호)가 ‘1’이라면 제1 트랜지스터(T1)가 켜지고 매치 라인(ML) 단자 값은 방전되어 'LOW' 즉, '0' 상태로 변하며 이는 곧 매치되지 않은 노 매치(no match) 상태를 의미한다. 즉, 매치 라인(ML) 단자 값의 출력 시점은 상보 서치 라인(SLC)의 ‘ON’ 시점보다 느릴 수 있다.
이하, 도 10 및 도 11을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 11은 도 10의 A - A', B - B' 및 C - C'로 자른 단면도이다.
도 10 및 도 11을 참조하면, 도 1 내지 도 9에서 설명한 실시예에서 제1 내지 제12 상부 컨택(C1~C12)이 제외된 실시예를 설명한다.
제1 내지 제18 하부 컨택(CS1~CS18)은 제1 내지 제2 레벨(LV2)에서 직접 제3 비아(V3)와 같은 비아와 접할 수 있다. 즉, 소스/드레인이 도 1 내지 도 9에서 설명한 실시예에서는 제1 내지 제18 하부 컨택(CS1~CS18), 제1 내지 제12 상부 컨택(C1~C12) 및 비아를 거쳐서 제1 내지 제13 하부 배선(L1~L13)과 전기적으로 연결되었으나, 본 실시예에서는 다르다.
본 실시예에서는 제1 내지 제18 하부 컨택(CS1~CS18)이 직접 소스/드레인과 제3 비아(V3)와 같은 비아를 통해서 제1 내지 제13 하부 배선(L1~L13)과 전기적으로 연결될 수 있다.
이를 통해서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 공정 상의 마진을 최소화할 수 있다. 즉, 제1 내지 제18 하부 컨택(CS1~CS18)과 제1 내지 제12 상부 컨택(C1~C12)의 2번의 층을 이용하는 경우 2번의 식각 및 패터닝 공정이 필요하고, 이를 위한 마스크 작업도 필요하다. 이러한 다중 공정은 미스 얼라인(mis-align)에 의한 공간 마진이 확보가 되어야 한다.
반도체 장치의 수평 스케일이 점차 줄어들면서 이러한 공간 마진을 확보하는 것이 점차 어려워질 수 있다. 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 공간 마진의 확보 필요성을 최소화하고, 공정의 낭비 및 공정 비용을 최소화하기 위해서 제1 레벨(LV1) 및 제2 레벨(LV2)에서 상부 컨택 없이 제1 내지 제18 하부 컨택(CS1~CS18) 만으로 컨택구조를 형성할 수 있다.
이하, 도 12 및 도 13을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 13은 도 12의 A - A', B - B' 및 C - C'로 자른 단면도이다.
도 12 및 도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 및 제2 리얼 컨택(RC1', RC2')과 제1 및 제2 더미 컨택(DC1', DC2')의 위치는 도 1 내지 도 11의 실시예와 반대일 수 있다.
즉, 제1 리얼 컨택(RC1')은 제9 게이트 전극(G9) 상에 제8 및 제9 핀(F8, F9)과 제9 게이트 전극(G9)에 의해서 형성되는 트랜지스터와 제2 거리(d2)만큼 이격되도록 형성될 수 있다. 제2 리얼 컨택(RC2')은 제10 게이트 전극(G10) 상에 제8 및 제9 핀(F8, F9)과 제10 게이트 전극(G10)에 의해서 형성되는 트랜지스터와 제1 거리(d1)만큼 이격되도록 형성될 수 있다. 이 때, 제1 거리(d1)는 제2 거리(d2)보다 작을 수 있다.
즉, 제10 하부 배선(L10) 및 제11 하부 배선(L11)이 서로 간섭되지 않고 제2 방향(Y)으로 연장될 수 있게 하기 위해서는 제1 및 제2 리얼 컨택(RC1', RC2')의 거리가 서로 다르기만 하면 되고, 굳이 제1 리얼 컨택(RC1')의 거리가 제2 리얼 컨택(RC2')의 거리보다 작을 필요는 없다.
이러한 경우에도, 비대칭성은 여전히 존재하므로, 제1 및 제2 더미 컨택(DC1', DC2')이 필요하고, 제1 및 제2 더미 컨택(DC1', DC2')의 위치도 제1 및 제2 리얼 컨택(RC1', RC2')의 위치에 따라서 달라질 수 있다.
즉, 제1 더미 컨택(DC1')은 제9 게이트 전극(G9) 상에 제8 및 제9 핀(F8, F9)과 제9 게이트 전극(G9)에 의해서 형성되는 트랜지스터와 제1 거리(d1)만큼 이격되게 형성될 수 있다. 또한, 제2 더미 컨택(DC2')은 제10 게이트 전극(G10) 상에 제8 및 제9 핀(F8, F9)과 제10 게이트 전극(G10)에 의해서 형성되는 트랜지스터와 제2 거리(d2)만큼 이격되게 형성될 수 있다.
제3 레벨(LV3)에는 제1 내지 제3 비아(V1', V2', V3)와 같은 비아가 형성될 수 있다. 상기 비아는 제1 및 제2 리얼 컨택(RC1', RC2'), 제1 내지 제8 게이트 컨택(CG1~CG8) 및 제1 내지 제12 상부 컨택(C1~C12)과 제1 내지 제13 하부 배선(L1~L13)을 전기적으로 연결할 수 있다. 상기 구성 요소가 형성되지 않는 부분에는 제3 층간 절연막(350)이 형성될 수 있다.
제1 비아(V1')는 제1 리얼 컨택(RC1')과 제10 하부 배선(L10)을 연결할 수 있다. 제11 하부 배선(L11)과 제1 더미 컨택(DC1')은 제3 방향(Z)으로 서로 오버랩되지만, 서로 절연될 수 있다.
마찬가지로, 제2 비아(V2')는 제2 리얼 컨택(RC2')과 제11 하부 배선(L11)을 연결할 수 있다. 제10 하부 배선(L10)과 제2 더미 컨택(DC2)은 제3 방향(Z)으로 서로 오버랩되지만, 서로 절연될 수 있다.
이하, 도 14를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃과 블록의 결합 개념도이다.
도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 저장 장치(10) 및 제3 영역(R3)을 포함한다.
제3 영역(R3)은 상술한 실시예와 같이 비교 영역으로서 캠 포트(CAM port) 부분을 형성할 수 있다. 제3 영역(R3)은 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)을 통해서 2가지 신호를 서로 비교하는 역할을 할 수 있다.
저장 장치(10)는 제3 영역(R3)의 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)과 연결되는 저장 소자일 수 있다. 저장 장치(10)는 도 1의 2개의 8T(8개의 트랜지스터) SRAM 셀 구조일 수도 있으나, 이에 제한되는 것은 아니다. 저장 장치(10)는 제1 방향(X)을 축으로 대칭인 레이아웃을 가질 수 있다.
즉, 저장 장치(10)의 제2 방향(Y)의 중심에서 제1 방향(X)으로 연장되는 가상선으로 저장 장치(10)를 절단한다고 하였을 때, 상기 가상선으로 분리된 2개의 부분은 상기 제1 방향(X)으로 연장되는 가상선을 기준으로 서로 대칭적일 수 있다.
이에 따라서, 제3 영역(R3)의 제1 및 제2 리얼 컨택(RC1, RC2)이 유일하게 비대칭성을 형성할 수 있고, 이를 방지하기 위해서, 제1 및 제2 더미 컨택(DC1, DC2)을 형성할 수 있다. 제1 및 제2 더미 컨택(DC1, DC2)의 존재로 인해서 제3 영역(R3) 뿐만 아니라 저장 장치(10)를 포함한 본 실시예의 반도체 장치의 대칭성이 회복될 수 있다.
이하, 도 1 내지 7 및 도 15 내지 도 18을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나, 생략한다.
도 15 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 2 및 도 15를 참조하면, 기판(100) 상에 제2 방향(Y)으로 연장되는 제1 내지 제9 핀(F1~F9)을 형성한다.
제1 내지 제9 핀(F1~F9)은 기판(100)으로부터 제3 방향(Z)으로 돌출되어 형성될 수 있다. 제1 내지 제9 핀(F1~F9)은 각각 길이 방향, 즉 제2 방향(Y)을 따라서 길게 연장될 수 있다. 제1 내지 제9 핀(F1~F9)은 장변과 단변을 가질 수 있다. 도면에서는 장변 방향이 제2 방향(Y)으로, 단변 방향이 제1 방향(X)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 내지 제9 핀(F1~F9)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제9 핀(F1~F9)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
이어서, 도 2, 도 6 및 도 16을 참조하면, 제1 내지 제10 게이트 전극(G1~G10)을 형성한다.
제1 내지 제10 게이트 전극(G1~G10)은 제1 방향(X)을 따라 연장될 수 있다. 제1 내지 제10 게이트 전극(G1~G10)은 제1 내지 제9 핀(F1~F9) 상에 제1 내지 제9 핀(F1~F9)과 교차하도록 형성될 수 있다. 제1 내지 제10 게이트 전극(G1~G10)과 제1 내지 제9 핀(F1~F9)은 도 2의 레이아웃과 같이 형성될 수 있다.
이어서, 도 6을 참조하면, 제1 내지 제10 게이트 전극(G1~G10)의 측면에 게이트 스페이서(170)를 형성한다.
게이트 스페이서(170)는 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 게이트 스페이서(170)는 단일막으로 도시되었으나, 다중막일 수 있고, I자 또는 L자형일 수 있다.
이어서, 제1 내지 제10 게이트 전극(G1~G10)의 측면의 제1 내지 제9 핀(F1~F9) 내에 리세스를 형성하고, 상기 리세스에 소스/드레인을 형성한다. 상기 소스/드레인은 예를 들어, 도 16의 제1 소스/드레인(160)과 같이 제2 방향(Y)의 단면이 5각형 혹은 6각형의 형상일 수 있으나 이에 제한되는 것은 아니다. 상기 소스/드레인의 제1 방향(X)의 단면은 도 6의 제2 소스/드레인(120)과 같이 핀 내에 매립되는 형상일 수 있다.
이어서, 도 3 및 도 16을 참조하면, 소스/드레인 상에 제1 내지 제18 하부 컨택(CS1~CS18)을 형성한다. 이를 통해서 제1 레벨(LV1)의 구성 요소를 모두 형성할 수 있다.
이어서, 도 3 및 도 17을 참조하면, 제1 내지 제10 게이트 전극(G1~G10) 상에 제1 내지 제8 게이트 컨택(CG1~CG8)과, 제1 및 제2 리얼 컨택(RC1, RC2)과, 제1 및 제2 더미 컨택(DC1, DC2)을 형성한다. 이와 동시에, 제1 내지 제18 하부 컨택(CS1~CS18) 상에 제1 내지 제12 상부 컨택(C1~C12)을 형성한다. 상기 구성 요소들은 제2 레벨(LV2)에서 도 3의 레이아웃 같이 형성된다.
이 때, "동시"란, 같은 공정 단계에서 형성되는 것을 의미하고, 시간적인 미세한 차이를 포함하는 개념이다.
상술한 설명에서 제1 내지 제18 하부 컨택(CS1~CS18)이 제1 내지 제8 게이트 컨택(CG1~CG8)과, 제1 및 제2 리얼 컨택(RC1, RC2)과, 제1 및 제2 더미 컨택(DC1, DC2)보다 더 먼저 형성된 것으로 설명하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서 이와 다른 순서로 상기 구성 요소들이 형성될 수 있다.
이어서, 도 18을 참조하면, 제3 레벨(LV3)에서 제1 내지 제3 비아(V1~V3)를 형성한다.
제1 비아(V1)는 제1 리얼 컨택(RC1)과 제11 하부 배선(L11)을 연결할 수 있다. 제10 하부 배선(L10)과 제1 더미 컨택(DC1)은 제3 방향(Z)으로 서로 오버랩되지만, 서로 절연될 수 있다.
마찬가지로, 제2 비아(V2)는 제2 리얼 컨택(RC2)과 제10 하부 배선(L10)을 연결할 수 있다. 제11 하부 배선(L11)과 제2 더미 컨택(DC2)은 제3 방향(Z)으로 서로 오버랩되지만, 서로 절연될 수 있다.
제3 비아(V3)는 제11 상부 컨택(C11)과 제12 하부 배선(L12)을 연결할 수 있다. 마찬가지로, 제3 비아(V3)와 같은 비아가 제1 내지 제12 상부 컨택(C1~C12)과 제1 내지 제13 하부 배선(L1~L13)을 연결할 수 있다.
이어서, 도 1 및 도 5를 참조하면, 제1 내지 제13 하부 배선(L1~L13)을 형성한다.
제1 내지 제13 하부 배선(L1~L13)은 제4 레벨(LV4)에서 도 1의 레이아웃과 같은 형상으로 형성된다.
이어서, 도 4 및 도 7을 참조하면, 제1 내지 제7 컨택(MC1~MC7)을 형성한다.
제1 내지 제7 컨택(MC1~MC7)은 제5 레벨(LV5)에서 도 4의 레이아웃과 같은 형상으로 배치된다.
이어서, 제1 내지 제5 상부 배선(M1~M5)을 형성한다.
제1 내지 제5 상부 배선(M1~M5)은 제6 레벨(LV6)에서 도 4의 레이아웃과 같은 형상으로 배치된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1~F9: 제1 내지 제9 핀 G1~G10: 제1 내지 제10 게이트 전극
CS1~CS18: 제1 내지 제18 하부 컨택
CG1~CG8: 제1 내지 제8 게이트 컨택
RC1, RC2: 제1 및 제2 리얼 컨택 DC1, DC2: 제1 및 제2 더미 컨택
C1~C12: 제1 내지 제12 상부 컨택

Claims (20)

  1. 제1 방향으로 연장되는 핀;
    상기 핀과 교차하는 제1 내지 제4 게이트 전극;
    상기 제1 및 제4 게이트 전극과 각각 연결되는 제1 및 제2 저장 장치;
    상기 제2 게이트 전극과 연결되고, 상기 핀과 제1 거리에 위치하는 제1 서치 단자;
    상기 제3 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리와 다른 제2 거리에 위치하는 제2 서치 단자;
    상기 제2 게이트 전극과 연결되고, 상기 핀과 상기 제2 거리에 위치하는 제1 더미 서치 단자; 및
    상기 제3 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리에 위치하는 제2 더미 서치 단자를 포함하고,
    상기 제1 서치 단자와 상기 제1 더미 서치 단자는 상기 제2 게이트 전극과 오버랩되고,
    상기 제2 서치 단자와 상기 제2 더미 서치 단자는 상기 제3 게이트 전극과 오버랩되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 서치 단자와 상기 제2 서치 단자는 서로 반대 신호가 인가되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제1 서치 단자 및 상기 제2 더미 서치 단자 상에 상기 제1 서치 단자 및 상기 제2 더미 서치 단자와 오버랩되는 제1 배선과,
    상기 제1 방향으로 연장되고, 상기 제2 서치 단자 및 상기 제1 더미 서치 단자 상에 상기 제2 서치 단자 및 상기 제1 더미 서치 단자와 오버랩되는 제2 배선을 더 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 배선은 상기 제1 서치 단자와 전기적으로 연결되되, 상기 제2 서치 단자와 전기적으로 절연되고,
    상기 제2 배선은 상기 제2 서치 단자와 전기적으로 연결되되, 상기 제1 서치 단자와 전기적으로 절연되는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제1 및 제2 배선은 서로 동일한 레벨에 서로 나란하게 형성되는 반도체 장치.
  6. 제3 항에 있어서,
    상기 제2 및 제3 게이트 전극 사이의 상기 핀에 형성되는 매치 단자와,
    상기 제1 및 제2 배선과 동일한 레벨에서 형성되고, 상기 매치 단자와 전기적으로 연결되는 제3 배선을 더 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 핀은 제1 및 제2 핀을 포함하고,
    상기 제1 및 제2 핀형은 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 및 제2 저장 장치의 레이아웃은 상기 제1 방향으로 서로 대칭적인 반도체 장치.
  9. 제1 항에 있어서,
    상기 제2 및 제3 게이트 전극의 길이는 서로 동일한 반도체 장치.
  10. 제1 항에 있어서,
    상기 제2 게이트 전극 및 상기 핀을 포함하는 제1 트랜지스터와,
    상기 제3 게이트 전극 및 상기 핀을 포함하는 제2 트랜지스터를 더 포함하고,
    상기 제1 및 제2 트랜지스터의 문턱 전압은 서로 동일한 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 게이트 전극의 상기 제2 게이트 전극 방향과 반대 측에 형성되는 제1 소스/드레인과,
    상기 제2 게이트 전극의 상기 제3 게이트 전극 방향과 반대 측에 형성되는 제2 소스/드레인과,
    상기 제1 및 제2 소스/드레인에 각각 형성되는 제1 및 제2 접지 단자를 더 포함하는 반도체 장치.
  12. 제1 방향으로 나란히 연장되는 제1 내지 제6 핀으로서, 상기 제1 내지 제3, 제5 및 제6 핀은 순차적으로 상기 제1 방향과 수직한 제2 방향으로 이격되고, 상기 제1, 제2, 제4 내지 제6 핀은 순차적으로 상기 제2 방향과 이격되고, 상기 제3 및 제4 핀은 제1 방향으로 이격되는 제1 내지 제6 핀;
    상기 제1, 제2 및 제3 핀과 교차하고, 상기 제2 방향으로 연장되는 제1 게이트 전극;
    상기 제1, 제2 및 제4 핀과 교차하고, 상기 제2 방향으로 연장되는 제2 게이트 전극;
    상기 제2, 제3, 제5 및 제6 핀과 교차하고, 상기 제2 방향으로 연장되는 제3 게이트 전극;
    상기 제2, 제4 내지 제 6 핀과 교차하고, 상기 제2 방향으로 연장되는 제4 게이트 전극;
    상기 제3 및 제4 게이트 전극 사이에 위치하고, 상기 제6 핀과 교차하고, 상기 제2 방향으로 연장되는 제5 및 제6 게이트 전극으로서, 상기 제5 및 제6 게이트 전극은 상기 제1 방향으로 서로 이격되는 제5 및 제6 게이트 전극;
    상기 제5 게이트 전극과 연결되고, 상기 제6 핀과 제1 거리에 위치하는 제1 서치 단자;
    상기 제6 게이트 전극과 연결되고, 상기 제6 핀과 상기 제1 거리와 다른 제2 거리에 위치하는 제2 서치 단자;
    상기 제5 게이트 전극과 연결되고, 상기 제6 핀과 상기 제2 거리에 위치하는 제1 더미 서치 단자; 및
    상기 제6 게이트 전극과 연결되고, 상기 제6 핀과 상기 제1 거리에 위치하는 제2 더미 서치 단자를 포함하고,
    상기 제1 서치 단자와 상기 제1 더미 서치 단자는 상기 제5 게이트 전극과 오버랩되고,
    상기 제2 서치 단자와 상기 제2 더미 서치 단자는 상기 제6 게이트 전극과 오버랩되는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 내지 제4 핀은 저장 영역에 형성되고,
    상기 제5 및 제6 핀은 비교 영역에 형성되고,
    상기 저장 영역과 상기 비교 영역은 상기 제1 및 제2 게이트 전극에 의해서 전기적으로 연결되는 반도체 장치.
  14. 제13 항에 있어서,
    상기 저장 영역은 상기 제1 방향으로 서로 인접하는 제1 및 제2 저장 영역을 포함하되, 상기 제1 및 제2 저장 영역의 경계선은 상기 제2 방향으로 연장되고,
    상기 제1 및 제2 저장 영역의 레이아웃은 상기 제2 방향으로 연장된 경계선을 축으로 서로 대칭적으로 배치되는 반도체 장치.
  15. 제14 항에 있어서,
    상기 경계선은 상기 제1 및 제2 게이트 전극 사이에 위치하는 반도체 장치.
  16. 제12 항에 있어서,
    상기 제1 및 제5 게이트 전극은 상기 제2 방향으로 서로 오버랩되되, 상기 제2 방향으로 서로 이격되고,
    상기 제2 및 제6 게이트 전극은 상기 제2 방향으로 서로 오버랩되되, 상기 제2 방향으로 서로 이격되는 반도체 장치.
  17. 제1 방향으로 연장되는 핀;
    상기 핀과 교차하는 제1 및 제2 게이트 전극;
    상기 제1 게이트 전극과 연결되고, 상기 핀과 제1 거리에 위치하는 제1 서치 단자;
    상기 제2 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리와 다른 제2 거리에 위치하는 제2 서치 단자;
    상기 제1 게이트 전극과 연결되고, 상기 핀과 상기 제2 거리에 위치하는 제1 더미 서치 단자;
    상기 제2 게이트 전극과 연결되고, 상기 핀과 상기 제1 거리에 위치하는 제2 더미 서치 단자;
    상기 제1 서치 단자 및 상기 제2 더미 서치 단자 상에 상기 제1 방향으로 연장되는 제1 배선으로서, 상기 제1 배선은 상기 제1 서치 단자와 전기적으로 연결되고, 상기 제2 더미 서치 단자와는 전기적으로 절연되는 제1 배선; 및
    상기 제2 서치 단자 및 상기 제1 더미 서치 단자 상에 상기 제1 방향으로 연장되는 제2 배선으로서, 상기 제2 배선은 상기 제2 서치 단자와 전기적으로 연결되고, 상기 제1 더미 서치 단자와는 전기적으로 절연되는 제2 배선을 포함하고,
    상기 제1 서치 단자와 상기 제1 더미 서치 단자는 상기 제1 게이트 전극과 오버랩되고,
    상기 제2 서치 단자와 상기 제2 더미 서치 단자는 상기 제2 게이트 전극과 오버랩되는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 및 제2 게이트 전극은 제1 레벨에 형성되고,
    상기 제1 및 제2 배선은 상기 제1 레벨 상의 제4 레벨에 형성되고,
    상기 제1 및 제4 레벨 사이에 제2 레벨과 상기 제2 레벨 상의 제3 레벨을 포함하되,
    상기 제1 내지 제4 레벨은 수직 방향의 레벨을 의미하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제2 레벨에, 상기 제1 및 제2 서치 단자 상에 각각 형성되는 제1 및 제2 서치 단자 컨택과,
    상기 제2 레벨에, 상기 제1 및 제2 더미 서치 단자 상에 각각 형성되는 제1 및 제2 더미 서치 단자 컨택을 더 포함하는 반도체 장치.
  20. 제18 항에 있어서,
    상기 제3 레벨에 형성되는 층간 절연막과,
    상기 층간 절연막을 관통하여 상기 제1 서치 단자 컨택과 상기 제1 배선을 전기적으로 연결하는 제1 비아와,
    상기 층간 절연막을 관통하여 상기 제2 서치 단자 컨택과 상기 제2 배선을 전기적으로 연결하는 제2 비아를 더 포함하는 반도체 장치.
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