KR102332369B1 - 4cpp sram 셀 및 어레이 - Google Patents

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Abstract

정적 랜덤 액세스 메모리(SRAM) 셀은 제 1 비트 셀 및 제 2 비트 셀을 포함하는 4 접촉 폴리실리콘 피치(4Cpp) 핀 전계 효과 트랜지스터(FinFET) 아키텍처를 포함한다. SRAM 셀은 제 1 비트 라인 및 제 1 상보적 비트 라인을 포함하고, 제 1 비트 라인 및 제 1 상보적 비트 라인은 SRAM 셀의 제 1 비트 셀 및 제 2 비트 셀에 의해 공유된다. SRAM 셀은 제 1 비트 셀에 연결된 제 1 워드 라인, 및 제 2 비트 셀에 연결된 제 2 워드 라인을 포함한다.

Description

4CPP SRAM 셀 및 어레이{4CPP SRAM CELL AND ARRAY}
보편적인 유형의 집적 회로 메모리는 정적 랜덤 액세스 메모리(static random access memory; SRAM) 디바이스이다. 일반적인 SRAM 메모리 디바이스는 메모리 셀들의 어레이, 또는 "비트 셀들(bit-cells)"을 갖는다. 일부 예시들에서, 각각의 메모리 셀은, 2개의 스토리지 노드들 중 하나가, 저장될 정보에 의해 점유될 수 있고, 상보적 정보가 다른 스토리지 노드에 저장되도록, 상부 기준 전위(reference potential)와 하부 기준 전위(일반적으로 접지) 사이에 연결되는 6개의 트랜지스터들을 사용한다. SRAM 셀 내의 각각의 비트는 2개의 크로스 커플링된(cross-coupled) 인버터들을 형성하는 4개의 트랜지스터들에 저장된다. 다른 2개의 트랜지스터들은, 셀을 자신의 비트 라인들에 선택적으로 연결함으로써 판독 및 기록 동작들 동안 메모리 셀에의 액세스를 제어하도록 메모리 셀 워드 라인에 연결된다. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) SRAM 셀의 트랜지스터들은 핀에 연결된 폴리실리콘 게이팅 구조물의 양측 상의 핀 구조물에 연결된 소스/드레인(source/drain; S/D) 접촉부들을 갖는 능동 반도체 핀 구조물을 포함한다. 일반적으로, 2 접촉 폴리 피치(two contacted poly pitch; 2Cpp) FinFET 아키텍처의 제조에서, 특정한 공유되는 접촉부들을 추가하고 핀 구조물을 커팅/개량(refine)하기 위한 프로세싱 단계들이 필요하다. 4 접촉 폴리 피치(four contacted poly pitch; 4Cpp) FinFET 아키텍처들의 제 1 금속층(M0)은 일반적으로 혼잡하며(congested) 금속 트레이스들을 올바르게 라우팅하기 위한 가외의(extra) 프로세싱 단계들을 요한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다. 또한, 도면들은 본 발명의 실시예들의 예시들로서 예시적이며 제한적으로 의도되는 것은 아니다.
도 1은 일부 실시예들에 따른 메모리 어레이의 예시를 예시하는 블록도이다.
도 2는 일부 실시예들에 따른 예시적인 6T 메모리 셀을 예시하는 회로도이다.
도 3은 일부 실시예들에 따른 예시적인 반도체 구조물의 단면을 예시하는 블록도이다.
도 4는 일부 실시예들에 따른 예시적인 상호연결 금속층 구조물을 예시하는 블록도이다.
도 5는 일부 실시예들에 따른 예시적인 상호연결 금속층 구조물의 단면을 예시하는 블록도이다.
도 6은 일부 실시예들에 따른 예시적인 반도체 구조물의 단면을 예시하는 블록도이다.
도 7은 일부 실시예들에 따른 예시적인 4Cpp FinFET SRAM 셀 유닛을 예시하는 레이아웃도이다.
도 8은 일부 실시예들에 따른 예시적인 4Cpp FinFET SRAM 셀 유닛을 예시하는 회로도이다.
도 9는 일부 실시예들에 따른 메모리 셀 유닛들의 어레이 중 예시적인 어레이를 예시하는 블록도이다.
도 10은 일부 실시예들에 따른 메모리 셀 유닛들의 어레이 중 다른 예시적인 어레이를 예시하는 블록도이다.
도 11은 일부 실시예들에 따른 예시적인 4Cpp FinFET SRAM 셀 유닛을 예시하는 레이아웃도이다.
도 12는 일부 실시예들에 따른 예시적인 4Cpp FinFET SRAM 셀 유닛을 형성하는 예시적인 방법이다.
이어지는 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
정적 랜덤 액세스 메모리(SRAM) 디바이스는 핀 전계 효과 트랜지스터(FinFET) 아키텍처를 사용하여 형성된 트랜지스터들을 포함하는 메모리 셀들의 어레이를 갖는다. 예를 들어, 격리 재료 위로 연장되는 반도체 핀에 폴리실리콘 구조물이 연결될 수 있다. 폴리실리콘 구조물은, 폴리실리콘 구조물에 인가되는 전압이 폴리실리콘 구조물의 서로 반대측에 있는 측부들 상의 핀에 연결된 소스/드레인(S/D) 접촉부들 간의 전자들의 흐름을 결정하도록, FinFET 트랜지스터의 게이트로서 기능한다. FinFET 트랜지스터의 문턱 전압은, 감지할 수 있는(appreciable) 전류가 S/D 접촉부들 간에 흐를 수 있도록 하는 트랜지스터가 턴 "온"된 것으로 간주되도록 하는 최소 전압이다. SRAM 셀을 형성하는데 사용되는 길이를 따른 핀과 접촉하는 폴리실리콘 구조물들의 개수는 1차원을 따른 SRAM 셀의 "피치", 종종 칭해지는 "접촉된 폴리 피치" 또는 Cpp로 간주될 수 있고, SRAM 디바이스의 밀도를 적어도 부분적으로 결정한다. 예를 들어, 4 접촉 폴리 피치(4Cpp) SRAM 셀은, 모두가 다수의 핀들을 사용하여 형성된 2개의 패스 게이트 트랜지스터들, 2개의 PMOS 트랜지스터들, 및 2개의 NMOS 트랜지스터들을 포함하며, 핀들은 자신의 길이를 따라 핀에 연결된 4개의 폴리실리콘 구조물들을 갖고 폴리실리콘 구조물들 중 적어도 일부 사이의 핀에 연결된 S/D 접촉부를 갖는다.
일반적인 2Cpp FinFET SRAM 아키텍처들의 제조에서, 각각의 셀 내의 핀들의 일부분의 커팅을 요하는 프로세스 단계가 6T SRAM 셀을 형성하는데 필수적이다. 또한, 메모리 셀의 제 2 인버터를 형성하는 트랜지스터들의 제 2 쌍의 소스들/드레인들에 메모리 셀의 제 1 인버터를 형성하는 풀 업/풀 다운 트랜지스터들의 제 1 쌍의 게이트들을 연결하는 특정한 공유되는 접촉부들을 형성하여 크로스 커플링된 6T 셀을 형성하기 위해 어레이 내에 셀들 각각의 제 1 세트의 접촉부들을 형성한 후 추가 프로세싱 단계가 필요된다. 이 공유되는 접촉부들은, 이들이 소스/드레인 접촉부들로부터 직교 방향으로 셀 컴포넌트들, 예를 들어 핀들, 폴리, 및 접촉부들을 연결하기 때문에 후속 프로세싱 단계를 요한다.
대안적인 FinFET SRAM 아키텍처들은, 각각의 셀 내의 핀들의 일부분의 커팅을 요하지 않고, 후속 프로세싱 단계를 요하는 공유되는 접촉부를 필요로 하지 않는 4Cpp 아키텍처이다. 그러나, 일반적인 4Cpp 아키텍처들은 혼잡한 금속층 설계를 초래하는데, 예를 들어 비트 라인 및 상보적 비트 라인이 동일한 트랙 내에서 이어지고 라우팅 설계 솔루션들 및 가외 프로세싱 단계들을 금속층들에 이 솔루션들을 구현하기 위해 요한다.
본원에서 설명되는 일부 실시예들에서, 각각의 셀 내의 핀들의 일부분의 커팅을 요하지 않고, 공유되는 접촉부를 필요로 하지 않으며, 금속층 라우팅을 단순화시키는 4Cpp FinFET SRAM 아키텍처가 제공된다. 일부 실시예들에서, 4Cpp 셀은 비트 라인 및 상보적 비트 라인을 공유하는 2개의 4Cpp 비트 셀들을 포함한다.
도 1은 일부 실시예들에 따른 메모리 어레이(10)의 예시를 예시하는 블록도이다. 도 1은 복수의 메모리 셀들(100), 또는 비트 셀들(100)을 갖는 메모리 어레이(10)를 도시한다. 메모리 어레이(10) 주변의 또는 내부의 하나 이상의 영역에 하나 이상의 주변 회로(도시 생략)가 위치될 수 있다. 메모리 셀(100) 및 주변 회로는 상보적 비트 라인들(BL 및 BLB)에 의해 커플링될 수 있고, 데이터가 상보적 비트 라인들(BL 및 BLB)을 통해 메모리 셀들(100)로부터 판독될 수 있고 메모리 셀들(100)에 기록될 수 있다.
도 2는 일부 실시예들에 따른 예시적인 메모리 셀(100)을 예시하는 회로도이다. 메모리 셀(100)은 6 트랜지스터(six-transistor; 6T) SRAM 구조물을 포함하지만 이에 제한되는 것은 아니다. 일부 실시예들에서 메모리 셀(100)을 구현하기 위해 6개보다 많거나 적은 트랜지스터들이 사용될 수 있다. 예를 들어, 일부 실시예들에서의 메모리 셀(100)은 4T, 8T 또는 10T SRAM 구조물을 사용할 수 있고, 다른 실시예들에서 메모리형 비트 셀(memory-like bit-cell) 또는 빌딩 유닛을 포함할 수 있다. 메모리 셀(100)은 NMOS/PMOS 트랜지스터 쌍(PU0 및 PD0)[예를 들어, 풀업 0(pull-up 0) 및 풀다운 0(pull-down 0)]에 의해 형성된 제 1 인버터를 포함한다. 메모리 셀(100)은 NMOS/PMOS 트랜지스터 쌍(PU1 및 PD1)에 의해 형성된 제 2 인버터, 및 액세스 트랜지스터들/패스 게이트들(PG0 및 PG1)을 또한 포함한다. 트랜지스터들(PD0, PD1, PG0 및 PG1)은 n형 금속 산화물 반도체(n-type metal-oxide-semiconductor; NMOS) 트랜지스터들을 포함하고, 트랜지스터들(PU0 및 PU1)은 p형 금속 산화물 반도체(p-type metal-oxide semiconductor; PMOS) 트랜지스터들을 포함한다.
인버터들 각각에 파워가 공급되는데, 예를 들어 트랜지스터들(PU0 및 PU1) 각각의 제 1 단자가 파워 서플라이(VDD)에 커플링되는 한편, 트랜지스터들(PD0 및 PD1) 각각의 제 2 단자가 기준 전압(VSS), 예를 들어 접지에 커플링된다. 데이터의 비트가 노드(Q)에서 전압 레벨로서 메모리 셀(100)에 저장되고, 비트 라인(BL)을 통해 회로부(circuitry)에 의해 판독될 수 있다. 노드(Q)에의 액세스는 패스 게이트 트랜지스터(PG0)에 의해 제어된다. 노드(Q바)(Qbar)는 Q에서의 값에 대해 상보적인 값을 저장하는데, 예를 들어 Q가 "하이"이면 Q바는 "로우"일 것이며, Q바에의 액세스는 패스 게이트 트랜지스터(PG1)에 의해 제어된다.
패스 게이트 트랜지스터(PG0)의 게이트는 워드 라인(WL)에 커플링된다. 패스 게이트 트랜지스터(PG0)의 제 1 소스/드레인(S/D) 단자는 비트 라인(BL)에 커플링되고, 패스 게이트 트랜지스터(PG0)의 제 2 S/D 단자는 노드(Q)에서 트랜지스터들(PU0 및 PD0)의 제 2 단자들에 커플링된다.
유사하게, 패스 게이트 트랜지스터(PG1)의 게이트는 워드 라인(WL)에 커플링된다. 패스 게이트 트랜지스터(PG1)의 제 1 S/D 단자는 상보적 비트 라인(BLB)에 커플링되고, 패스 게이트 트랜지스터(PG1)의 제 2 S/D 단자는 노드(Q바)에서 트랜지스터들(PU1 및 PD1)의 제 2 단자들에 커플링된다.
도 3은 일부 실시예들에 따른 예시적인 반도체 구조물의 단면을 예시하는 블록도이다. 구조물(20)이 X축 및 Z축 방향들로 도시된 한편 Y축 방향은 도 3에 예시된 단면의 평면에 직교한다. 구조물(20)은 베이스층(110) 및 상호연결층(120)을 포함한다.
일반적으로, 베이스층(110)은, 반도체 디바이스들(예를 들어, 트랜지스터들, 다이오드들 등)이 형성되는, 종국에는 폴리실리콘 영역들(예를 들어, 본 개시 전반에 걸쳐 "폴리"로도 칭해짐), 확산 영역들, 반도체 웰들[예를 들어, N웰들, P웰들, 딥(deep) N웰들, 딥 P웰들] 등을 포함하는 반도체 기판을 포함한다. 상호연결층(120)은, 상호연결층(120) 내의 층들 내에서 디바이스들을 상호연결하기 위해 그리고 외부 디바이스들에의 전기적 연결부들을 형성하기 위해 사용되는 N개의(예를 들어, 정수의) 전도성층들[예를 들어, 금속층들(M1 내지 MN)] 등을 포함한다. 상호연결층(120)은 일반적으로 비아들, 층간(inter-level) 유전체 재료들, 패시베이션층들, 본딩 패드들, 패키징 리소스들 등을 포함한다. 상호연결층(120) 내의 각각의 금속(예를 들어, 전도성)층(M)은 보편적으로 금속1, 금속2, 금속3(M1, M2, M3 등)층들 등으로 불리운다. 다양한 금속층들(M) 간에 금속층들(M)을 절연하기 위해 사용되는 유전체 재료들[예를 들어, 하이 K(high-K), 로우 K(low-K) 재료 등](130)이 있다. 베이스층(110) 및 상호연결층(120)은, 이들이 반도체 제조 프로세스에서 각각 "프론트 엔드 오브 라인(front end of line; FEOL)" 및 "백 엔드 오브 라인(back end of line; BEOL)"이기 때문에 종종 프론트 엔드 구조물 및 백엔드 구조물로 각각 불리운다. 일부 실시예들에서, 메모리 셀들, 래치들 및 플립 플롭들을 포함하는 메모리 또는 스토리지 엘리먼트들이 베이스층(110) 및 금속층들(M) 중 하나 이상을 사용하여 제작된다.
도 4는 일부 실시예들에 따른 예시적인 상호연결 금속층 구조물(200)을 예시하는 블록도이다. 금속층 구조물(200)은 복수의 전도성층들(M)(예를 들어, M1, M2, M3 등)을 포함한다. 도시된 실시예에서, 금속층 구조물(200)은 2개의 층들(예를 들어, M2 및 M3)만을 예시하고, 도 5에 도시되고 아래에서 더 설명되는 실시예는 4개의 층들(예를 들어, M1, M2, M3, 및 M4)을 갖는 금속층 구조물(200)의 단면도를 예시한다. 도 4 및 도 5에 도시된 층들의 개수는 예시를 위한 것이며, 상이한 개수들의 층들, 예를 들어 1개 내지 N개의 층들을 갖는 금속층 구조물들(200)은 개시되는 실시예들의 범위 내에 있다.
도 4에 도시된 실시예에서, 각각의 금속층(M)은 복수의 금속 바들(MB), 예를 들어 층(M2) 내의 금속 바들(MB21, MB22, 및 MB23) 및 층(M3) 내의 금속 바들(MB31, MB32, MB33)을 포함한다. 일부 실시예들에서, 금속 바들의 형상은 실린더형 또는 일부 다른 형상이며, 임의의 단면 형상일 수 있다. 도시된 실시예에서, 층(M) 내의 금속 바들(MB) 각각은 실질적으로 서로 평행하다. 도시된 실시예에서, 각각의 금속층(M2 및 M3)은 3개의 금속 바들(MB)을 포함하지만, 금속층(M)당 상이한 개수들의 금속 바들(MB)은 개시되는 실시예들의 범위 내에 있다. 일부 실시예들에서, 제 1 세트의 금속 바들(MB)[예를 들어, 금속층들(M1, M3, M5 등) 내의 금속 바들(MB)]은 제 1 방향(예를 들어, X축 방향)으로 이어지는 한편, [예를 들어, 금속층들(M2, M4, M6 등) 내의] 제 2 세트의 금속 바들(MB)은 제 2 방향(예를 들어, Y축 방향)으로 이어지며 X축 방향은 Y축 방향에 수직이다. 모든 바들(MB)이 한 방향, 예를 들어 X축 방향, Y축 방향, 또는 임의의 다른 편리한 방향으로, 또는 비수직 방향들을 포함한, 방향들의 조합으로 이어지는 상이한 구성들은 개시되는 실시예들의 범위 내에 있다. 도 4에 도시된 실시예에서, 각각의 금속 바(MB)는 폭(Wbar)을 갖는다. 일부 실시예들에서, 모든 폭들(Wbar)은 동일한 치수를 갖지만, 개시되는 실시예들이 그러한 구성에 제한되는 것은 아니다. 설계 선택들에 따라, 폭들(Wbar)은 상이한 치수들을 가질 수 있다[예를 들어, 한 폭(Wbar)이 다른 한 폭(Wbar)보다 짧거나 클 수 있음]. 2개의 인접한 금속 바들(MB)이 거리, 예를 들어 거리(D)만큼 이격되거나 분리된다. 일부 실시예들에서, 거리들(D)은 2개의 금속 바들(MB) 간의 이 2개의 바들 사이에 캐패시턴스를 형성하기 위한 간격의 최소 요건들을 충족하도록 선택된다. 일부 실시예들에서, 금속층 구조물(200) 내의 모든 거리들(D)은 동일한 치수를 갖지만, 개시되는 실시예들이 그러한 구성에 제한되는 것은 아니다. 즉, 거리들(D)은 상이한 치수들을 가질 수 있다[예를 들어, 한 거리(D)가 다른 거리(D)보다 짧거나 길 수 있음]. 층(M) 내의 금속 바(MB)의 두께는 층(M) 두께에 비례하며, 이는 프로세스 기술 의존적일 수 있고, 상이한 그룹들의 층들(M)이 상이한 두께들을 가질 수 있다. 예를 들어, 제 1 그룹의 금속층들(M)(예를 들어, Mx)은 제 1 두께를 가질 수 있고, 제 2 그룹의 금속층들(M)(예를 들어, My)은 제 2 두께를 가질 수 있고, 제 3 그룹의 금속층들(예를 들어, Mz)은 제 3 두께를 가질 수 있는 등이며, 제 1, 제 2, 및 제 3 두께는 상이하다. 도시된 실시예에서, 금속층 구조물(200)은 폭(W) 및 길이(L)를 갖는다.
도 5는 일부 실시예들에 따른 예시적인 상호연결 금속층 구조물(200)의 단면을 예시하는 블록도이다. 도시된 실시예에서, 금속층 구조물(200)은, X축에 평행하게 배향되는 금속 바들(MB), 예를 들어 금속 트레이스들, 와이어들, 컨덕터들 등을 갖는 금속층들(M1 및 M3) 및 Y축에 평행하게 배향되고 M1 및 M3 금속 바들에 직교하는 금속 바들(MB)을 갖는 금속층들(M2 및 M4)을 포함한다. 도시된 실시예에서, 금속층들(M)은 유전체 재료(130)에 의해 분리된다.
도 6은 일부 실시예들에 따른 예시적인 반도체 구조물(300)의 단면을 예시하는 블록도이다. 도시된 실시예는 반도체 구조물들을 포함하는 FEOL층 및 상호연결 금속층 구조물들을 포함하는 BEOL층을 포함한다.
도시된 실시예에서, FEOL층은 패스 게이트 FinFET 트랜지스터(310)를 예시한다. FinFET 트랜지스터(310)는 반도체 기판, 핀, 격리 영역, 폴리실리콘 구조물, 예를 들어, 폴리, 핀에 연결된 전도성 접촉부들(S 및 D), 및 폴리실리콘 구조물에 연결된 전도성 G 접촉부를 포함한다. 도시된 실시예에서, 전류에 대한 전도 경로는 핀이다(핀은 또한 확산 영역 또는 산화물 확산 영역으로도 지칭될 수 있음). 폴리실리콘 구조물은 전류가 S(예를 들어, 소스) 접촉부로부터 D(예를 들어, 드레인) 접촉부로 핀 내에서 흐르도록 하는 게이트로서 기능한다. 예를 들어, S 접촉부와 D 접촉부 사이의 전압 전위에 대해, 전류는 폴리실리콘 구조물에 인가되는 전압에 따라 S로부터 D로 핀 내에서 흐를 수 있다. 문턱 전압보다 작은 전압이 폴리에 인가되면, 감지할 수 있는 전류가 S 접촉부로부터 D 접촉부로 핀 내에서 흐를 수 없고, 트랜지스터(310)는 "오프"이다. 문턱 전압 이상인 전압이 폴리에 인가되면, 감지할 수 있는 전류가 핀을 통해 S로부터 D로 흐르고, 트랜지스터(310)는 "온"이다. 일부 실시예들에서, S, D, 및 G 접촉부들은 FEOL층 내의 다중 핀들과 폴리실리콘 구조물들 사이의 연결부들을 형성하고, 이에 의해 하나 이상의 트랜지스터의 소스들, 드레인들, 및 게이트들을 연결한다. 일부 실시예들에서, 트랜지스터(310)의 소스들, 드레인들, 및 게이트들은 BEOL층 내의 상호연결 금속층 구조물에 연결된다. 예를 들어, 일반적으로 트랜지스터(310)의 게이트들이 워드 라인에 연결되고, 워드 라인은 BEOL층 내의 상호연결 금속 구조물의 층들 중 한 층 내의 금속 바들 중 한 금속 바이고, 유사하게 패스 게이트 트랜지스터들(310)의 S/D 접촉부들은 상보적 비트 라인들(BL 및 BLB)에 연결될 것이며, 상보적 비트 라인들(BL 및 BLB)은 BEOL층 내의 금속층들 중 하나 이상의 금속층 내의 금속 바들 중 다른 한 금속 바이다. 일부 실시예들에서, BEOL층은 트랜지스터(310)를, 예를 들어 판독/기록 동작들을 위해 주변 회로들에 연결하는 역할을 한다. 도시된 실시예에서, D, 및 G 접촉부들은 비아들을 사용하여 BEOL층 내의 금속 바들에 연결된다. 예를 들어, 비아1은 FEOL층 위의 제 1 금속층(M1) 내의 금속 바, 예를 들어 비트 라인에의 D 접촉부 사이의 연결부를 형성한다. 도시된 실시예에서, 분리된 비아1은 M1층 내의 전도성 랜딩 패드(landing pad)에 G 접촉부를 연결하고, 비아2는 M2층 내의 금속 바, 예를 들어 워드 라인에 전도성 랜딩 패드를 연결한다. 일부 실시예들에서, M1층 내의 전도성 랜딩 패드는 자신의 금속층의 평면에서 커팅되거나 단절된 금속 바로부터 형성될 수 있다. 예를 들어, 전도성 랜딩 패드는 도 5에 예시된 금속 바(MB11)와 같은 금속 바로부터 형성될 수 있고, MB11은 그 위의 금속층 내의 MB22 금속 바의 양측 상의 D에 대응하는 위치들에서 X축 방향으로 그 길이를 따라 커팅되거나 단절되어, 전도적으로 격리된 짧은 금속 바, 또는 패드를 형성한다.
도 7은 일부 실시예들에 따른 예시적인 4Cpp FinFET SRAM 셀 유닛(400)을 예시하는 레이아웃도이다. 4Cpp FinFET SRAM 셀 유닛(400)은 제 1 4Cpp 메모리 비트 셀, 예를 들어 비트 셀(410), 및 제 2 비트 셀(450)을 포함한다. 도 7에 예시된 실시예는 제 1 금속층, 예를 들어 도 5에 예시된 M1 내의 금속 라인들, 및 제 2 금속층, 예를 들어 도 5에 예시된 M2 내의 금속 라인들을 또한 포함한다. 도시된 실시예에서, 제 1 비트 셀(410) 및 제 2 비트 셀(450) 각각은 6T SRAM 메모리 셀, 예를 들어 트랜지스터들(PG0, PU0, PD0, PG1, PU1, 및 PD1)을 포함하는, 도 2와 관련하여 위에서 예시되고 설명된 메모리 셀(100)을 형성한다.
도시된 실시예에서, 제 1 비트 셀(410)은 핀들(412 및 414), 폴리실리콘 구조물들(422, 424, 426, 및 428), 및 S/D 접촉부들(432, 434, 및 436)을 포함한다. 제 1 비트 셀(410)은 FEOL층 내의 제 1 비트 셀(410)의 컴포넌트들을 BEOL층 내의 전도성 라인들 또는 트레이스들, 예를 들어 금속 바들에 연결하는 비아들(441 내지 448)을 또한 포함한다. 도시된 실시예에서, 핀들(412 및 414)은 제 1 방향, 예를 들어 도 7에 도시된 X축 방향을 따라 더 긴 치수(예를 들어, 길이)를 갖고, 제 2 방향, 예를 들어 Y축 방향으로 서로 분리된다. 폴리실리콘 구조물들(422 내지 428) 및 S/D 접촉부들(432 내지 436)은 제 2 방향, 예를 들어 도 7에 도시된 Y축 방향을 따라 더 긴 치수(예를 들어, 길이)를 갖고, 제 1 방향, 예를 들어 X축 방향으로 서로 분리된다. 일부 실시예들에서, 핀들, 폴리, 및 S/D 접촉부들의 길이는 이들의 가장 긴 치수들이 아닌 길이들을 갖는데, 예를 들어 핀들, 폴리, 및 S/D 접촉부들은 정사각형, 타원형, 원형, 또는 임의의 다른 형상을 가질 수 있다.
도시된 실시예에서, 파워가 제 1 금속층(M1) 내의 VDD 라인들에 공급되며, 비아(441)에 의해 제 1 비트 셀(410)의 PU0 및 PU1 둘 다의 S/D 접촉부(434)에 연결된다. 폴리실리콘 구조물(424) 옆에 있지만 폴리실리콘 구조물(424)과 접촉하지는 않는 S/D 접촉부(434)가 핀(412)에 연결된다. 폴리(424)가 또한 핀(412)에 연결된다. 폴리(424)의, S/D 접촉부(434)와는 예를 들어 음의 X축 방향으로 반대측 상에 있고 폴리(424) 옆에 있지만 폴리(424)와 접촉하지는 않는 S/D 접촉부(432)가 핀(412)에 연결된다. S/D 접촉부들(434 및 432)이 소스들 및 드레인들로서 폴리(424)가 게이트로서, S/D 접촉부(434), 핀(412), 폴리(424), 및 S/D 접촉부(432)가 PU0 트랜지스터를 형성한다. PU1 트랜지스터는, 모두 핀(412)에 연결되는 S/D 접촉부들(434, 436) 및 폴리(426)에 의해 형성되며, S/D 접촉부(436)는 폴리(426) 옆에 있지만 폴리(426)와 접촉하지는 않고 폴리(426)의, S/D 접촉부(434)와는 반대측 상에 있다.
도시된 실시예에서, S/D 접촉부들(432 및 436)은 제 2 방향으로, 예를 들어 음의 Y축으로 핀(412)으로부터 연장되고, 핀(414)에 연결된다. 폴리실리콘 구조물들(424 및 426)이 유사하게 제 2 방향으로 연장되고 핀(414)에 연결된다. 도시된 실시예에서, 제 2 방향은 일반적으로 제 1 방향에 직교하고, S/D 접촉부들(432, 436) 및 폴리들(424 및 426)은 핀(414) 상의 그들의 배치들을 핀(412)의 배치[즉, 양의 X축 방향으로의 S/D 접촉부(432), 폴리(424), 폴리(426), 및 S/D 접촉부(436)]로서 반복한다. 도시된 실시예에서, S/D 접촉부(404)는 폴리(424)와 폴리(426) 사이에서 핀(414)에 연결되고, 비아(494)에 의해 M1 금속층 내의 VSS에 연결된다. S/D 접촉부들(432 및 404)이 소스들 및 드레인들로서 폴리(424)가 게이트로서, S/D 접촉부(432), 핀(414), 폴리(424), 및 S/D 접촉부(404)가 PD0 트랜지스터를 형성한다. 유사하게, 양의 X축 방향으로 핀(414)을 따라, 모두가 핀(414)에 연결되는 S/D 접촉부(404), 폴리(426), 및 S/D 접촉부(436)에 의해 PD1 트랜지스터가 형성된다. 도시된 실시예에서, PD0 및 PD1 트랜지스터들은 S/D 접촉부(404)를 공유하고 이에 의해 M1층 내의 기준 전압(VSS), 예를 들어 접지에 연결된다. 폴리(424)는 PU0 및 PD0 트랜지스터들 둘 다에 대한 게이트이며, 이와 같이 PU0 및 PD0 트랜지스터들의 게이트들이 도 2에 예시된 바와 같이 연결된다. 유사하게, 폴리(426)는 PU1 및 PD1 트랜지스터들 둘 다에 대한 게이트이며, 이와 같이 PU1 및 PD1 트랜지스터들의 게이트들이 도 2에 예시된 바와 같이 연결된다.
도시된 실시예에서, 폴리(422)는 S/D 접촉부(432)와 S/D 접촉부(402) 사이에서 핀(414)에 연결되고, S/D 접촉부(432) 및 S/D 접촉부(402) 각각이 또한 핀(414)에 연결되어, 패스 게이트 트랜지스터(PG0)를 형성한다. S/D 접촉부(402)는 비아(492)에 의해 M1 금속층 내의 비트 라인(BL)에 연결되고, 이에 의해 트랜지스터(PG0)의 소스/드레인 단자를 비트 라인(BL)에 연결한다. 유사하게, 폴리(428)는 S/D 접촉부(436)와 S/D 접촉부(406) 사이에서 핀(414)에 연결되고, S/D 접촉부(436) 및 S/D 접촉부(406) 각각이 또한 핀(414)에 연결되어, 패스 게이트 트랜지스터(PG1)를 형성한다. S/D 접촉부(406)는 비아(496)에 의해 M1 금속층 내의 상보적 비트 라인(BLB)에 연결되고, 이에 의해 트랜지스터(PG1)의 소스/드레인 단자를 상보적 비트 라인(BLB)에 연결한다.
도시된 실시예에서, 폴리(426)는 M1층 내의 전도성 라인에 의해 S/D 접촉부(432)에 연결된다. 이 연결은 도시된 예시에서, 폴리(426)가 비아(443)에 의해 M1층 내의 전도성 라인에 연결된 것 및 S/D 접촉부(432)가 비아(442)에 의해 M1층 내의 전도성 라인에 연결된 것에 의해 이루어진다. 이와 같이, PU1 및 PD1 트랜지스터들의 게이트들은 도 2에 예시된 바와 같이, 노드(Q)에서 PU0, PD0, 및 PG0 트랜지스터들 각각의 S/D 단자에 연결된다. 유사하게, 폴리(424)는 M1층 내의 전도성 라인에 의해 S/D 접촉부(436)에 연결된다. 이 연결은 도시된 예시에서, 폴리(424)가 비아(447)에 의해 M1층 내의 전도성 라인에 연결된 것 및 S/D 접촉부(436)가 비아(448)에 의해 M1층 내의 전도성 라인에 연결된 것에 의해 이루어진다. 이와 같이, PU0 및 PD0 트랜지스터들의 게이트들은 도 2에 예시된 바와 같이, 상보적 노드(Q바)에서 PU1, PD1, 및 PG1 트랜지스터들 각각의 S/D 단자에 연결된다.
도시된 실시예에서, 폴리(422) 및 폴리(428), 예를 들어 PG0 및 PG1 트랜지스터들의 게이트들은 M1층 내의 전도성 라인에 의해 연결된다. 이 연결은 도시된 예시에서, 폴리(422)가 비아(444)에 의해 M1층 내의 전도성 라인에 연결된 것 및 폴리(428)가 비아(446)에 의해 M1층 내의 전도성 라인에 연결된 것에 의해 이루어진다. M1층 내의 전도성 라인은 비아(445)에 의해 M2층 내의 전도성 라인, 예를 들어 워드 라인(WL0)에 연결된다. 이와 같이, 도시된 실시예에서, PG0 및 PG1 트랜지스터들의 게이트들 둘 다는 도 2에 예시된 바와 같이 워드 라인(WL0)에 연결된다. 도시된 실시예에서, PG0 및 PG1의 게이트들을 연결하는 제 1 금속층(M1) 내의 전도성 라인은 제 2 금속층(M2) 내의 전도성 라인, 예를 들어 워드 라인(WL0)의 길이 치수에 직교하는 길이 치수를 갖는다.
도시된 실시예에서, 제 2 비트 셀(450)은 핀들(452 및 454), 폴리실리콘 구조물들(462, 464, 466, 및 468), 및 S/D 접촉부들(472, 474, 및 476)을 포함한다. 제 2 비트 셀(450)은 FEOL층 내의 제 2 비트 셀(450)의 컴포넌트들을 BEOL층 내의 전도성 라인들 또는 트레이스들, 예를 들어 금속 바들에 연결하는 비아들(481 내지 488)을 또한 포함한다. 도시된 실시예에서, 핀들(452 및 454)은 제 1 방향, 예를 들어 도 7에 도시된 X축 방향을 따라 더 긴 치수(예를 들어, 길이)를 갖고, 제 2 방향, 예를 들어 Y축 방향으로 서로 분리된다. 폴리실리콘 구조물들(462 내지 468) 및 S/D 접촉부들(472 내지 476)은 제 2 방향, 예를 들어 도 7에 도시된 Y축 방향을 따라 더 긴 치수(예를 들어, 길이)를 갖고, 제 1 방향, 예를 들어 X축 방향으로 서로 분리된다. 일부 실시예들에서, 핀들, 폴리, 및 S/D 접촉부들의 길이는 이들의 가장 긴 치수들이 아닌 길이들을 갖는데, 예를 들어 핀들, 폴리, 및 S/D 접촉부들은 정사각형, 타원형, 원형, 또는 임의의 다른 형상을 가질 수 있다.
도시된 실시예에서, 파워가 제 1 금속층(M1) 내의 VDD 라인들에 공급되며, 비아(481)에 의해 제 2 비트 셀(450)의 PU0 및 PU1 둘 다의 S/D 접촉부(474)에 연결된다. 폴리실리콘 구조물(464) 옆에 있지만 폴리실리콘 구조물(424)과 접촉하지는 않는 S/D 접촉부(474)가 핀(452)에 연결된다. 폴리(464)가 또한 핀(452)에 연결된다. 폴리(464)의, S/D 접촉부(474)와는 예를 들어 음의 X축 방향으로 반대측 상에 있고 폴리(464) 옆에 있지만 폴리(464)와 접촉하지는 않는 S/D 접촉부(472)가 핀(452)에 연결된다. S/D 접촉부들(474 및 472)이 소스들 및 드레인들로서 폴리(464)가 게이트로서, S/D 접촉부(474), 핀(452), 폴리(464), 및 S/D 접촉부(472)가 PU0 트랜지스터를 형성한다. PU1 트랜지스터는, 모두 핀(452)에 연결되는 S/D 접촉부들(474, 476) 및 폴리(466)에 의해 형성되며, S/D 접촉부(476)는 폴리(466) 옆에 있지만 폴리(466)와 접촉하지는 않고 폴리(466)의, S/D 접촉부(474)와는 반대측 상에 있다.
도시된 실시예에서, S/D 접촉부들(472 및 476)은 제 2 방향으로, 예를 들어 양의 Y축으로 핀(452)으로부터 연장되고, 핀(454)에 연결된다. 폴리실리콘 구조물들(464 및 466)이 유사하게 제 2 방향으로 연장되고 핀(454)에 연결된다. 도시된 실시예에서, 제 2 방향은 일반적으로 제 1 방향에 직교하고, S/D 접촉부들(472, 476) 및 폴리들(464 및 466)은 핀(454) 상의 그들의 배치들을 핀(452)의 배치[즉, 양의 X축 방향으로의 S/D 접촉부(472), 폴리(464), 폴리(466), 및 S/D 접촉부(476)]로서 반복한다. 도시된 실시예에서, S/D 접촉부(404)는 음의 Y축 방향으로 핀(414)으로부터 연장되고 폴리(424)와 폴리(426) 사이에서 핀(414)에 연결되며, 위에서 설명된 바와 같이 비아(494)에 의해 M1 금속층 내의 VSS에 연결된다. 이와 같이, 제 1 비트 셀(410) 및 제 2 비트 셀(450)은 S/D 접촉부(404)를 "공유한다". S/D 접촉부들(472 및 404)이 소스들 및 드레인들로서 폴리(464)가 게이트로서, S/D 접촉부(472), 핀(454), 폴리(464), 및 S/D 접촉부(404)가 PD0 트랜지스터를 형성한다. 유사하게, 양의 X축 방향으로 핀(454)을 따라, 모두가 핀(454)에 연결되는 S/D 접촉부(404), 폴리(466), 및 S/D 접촉부(476)에 의해 PD1 트랜지스터가 형성된다. 도시된 실시예에서, PD0 및 PD1 트랜지스터들은 S/D 접촉부(404)를 공유하고 이에 의해 M1층 내의 기준 전압(VSS), 예를 들어 접지에 연결된다. 폴리(464)는 PU0 및 PD0 트랜지스터들 둘 다에 대한 게이트이며, 이와 같이 PU0 및 PD0 트랜지스터들의 게이트들이 도 2에 예시된 바와 같이 연결된다. 유사하게, 폴리(466)는 PU1 및 PD1 트랜지스터들 둘 다에 대한 게이트이며, 이와 같이 PU1 및 PD1 트랜지스터들의 게이트들이 도 2에 예시된 바와 같이 연결된다.
도시된 실시예에서, 폴리(462)는 S/D 접촉부(472)와 S/D 접촉부(402) 사이에서 핀(454)에 연결되고, S/D 접촉부(472) 및 S/D 접촉부(402) 각각이 또한 핀(454)에 연결되어, 패스 게이트 트랜지스터(PG0)를 형성한다. 도시된 실시예에서, S/D 접촉부(402)는 음의 Y축 방향으로 핀(414)으로부터 연장되고 핀(454)에 연결되고, 위에서 설명된 바와 같이 비아(492)에 의해 M1 금속층 내의 비트 라인(BL)에 연결되며, 이에 의해 트랜지스터(PG0)의 소스/드레인 단자를 비트 라인(BL)에 연결한다. 이와 같이, 제 1 비트 셀(410) 및 제 2 비트 셀(450)은 S/D 접촉부(402)를 "공유하고", 또한 비트 라인(BL)을 공유한다. 유사하게, 폴리(468)는 S/D 접촉부(476)와 S/D 접촉부(406) 사이에서 핀(454)에 연결되고, S/D 접촉부(476) 및 S/D 접촉부(406) 각각이 또한 핀(414)에 연결되어, 패스 게이트 트랜지스터(PG1)를 형성한다. 도시된 실시예에서, S/D 접촉부(406)는 음의 Y축 방향으로 핀(414)으로부터 연장되고 핀(454)에 연결되고, 위에서 설명된 바와 같이 비아(496)에 의해 M1 금속층 내의 상보적 비트 라인(BLB)에 연결되며, 이에 의해 트랜지스터(PG1)의 소스/드레인 단자를 상보적 비트 라인(BLB)에 연결한다. 이와 같이, 제 1 비트 셀(410) 및 제 2 비트 셀(450)은 S/D 접촉부(406)를 "공유하고", 또한 상보적 비트 라인(BLB)을 공유한다.
도시된 실시예에서, 폴리(464)는 M1층 내의 전도성 라인에 의해 S/D 접촉부(476)에 연결된다. 이 연결은 도시된 예시에서, 폴리(464)가 비아(483)에 의해 M1층 내의 전도성 라인에 연결된 것 및 S/D 접촉부(476)가 비아(482)에 의해 M1층 내의 전도성 라인에 연결된 것에 의해 이루어진다. 이와 같이, PU1 및 PD1 트랜지스터들의 게이트들은 도 2에 예시된 바와 같이, 노드(Q)에서 PU0, PD0, 및 PG0 트랜지스터들 각각의 S/D 단자에 연결된다. 유사하게, 폴리(466)는 M1층 내의 전도성 라인에 의해 S/D 접촉부(472)에 연결된다. 이 연결은 도시된 예시에서, 폴리(466)가 비아(487)에 의해 M1층 내의 전도성 라인에 연결된 것 및 S/D 접촉부(472)가 비아(488)에 의해 M1층 내의 전도성 라인에 연결된 것에 의해 이루어진다. 이와 같이, PU1 및 PD1 트랜지스터들의 게이트들은 도 2에 예시된 바와 같이, 노드(Q)에서 PU0, PD0, 및 PG0 트랜지스터들 각각의 S/D 단자에 연결된다.
도시된 실시예에서, 폴리(462) 및 폴리(468), 예를 들어 PG0 및 PG1 트랜지스터들의 게이트들은 M1층 내의 전도성 라인에 의해 연결된다. 이 연결은 도시된 예시에서, 폴리(462)가 비아(484)에 의해 M1층 내의 전도성 라인에 연결된 것 및 폴리(468)가 비아(486)에 의해 M1층 내의 전도성 라인에 연결된 것에 의해 이루어진다. M1층 내의 전도성 라인은 비아(485)에 의해 M2층 내의 전도성 라인, 예를 들어 워드 라인(WL0)에 연결된다. 이와 같이, 도시된 실시예에서, PG0 및 PG1 트랜지스터들의 게이트들 둘 다는 워드 라인(WL1)에 연결된다. 도시된 실시예에서, PG0 및 PG1의 게이트들을 연결하는 제 1 금속층(M1) 내의 전도성 라인은 제 2 금속층(M2) 내의 전도성 라인, 예를 들어 워드 라인(WL1)의 길이 치수에 직교하는 길이 치수를 갖는다.
위에서 설명된 바와 같이, 도 7에 도시된 예시에서 S/D 접촉부들(402, 404, 및 406)이 4Cpp FinFET SRAM 셀 유닛(400)의 제 1 비트 셀(420)과 제 2 비트 셀(450) 사이에서 공유된다. 이와 같이, S/D 접촉부들(402, 404, 및 404)은 제 1 비트 셀(410) 및 제 2 비트 셀(450) 둘 다의 부분인 것으로 간주될 수 있다. 일부 실시예들에서, 공유되는 S/D 접촉부들(402, 404, 및 406)을 형성하기 위해 가외의 또는 후속 프로세싱 단계들이 필요되지 않는다.
도 7에 도시된 예시에서, 비트 라인(BL) 및 상보적 비트 라인(BLB)이 상이한 "트랙들", 예를 들어 동일한 금속층(M1) 내의 상이한 라인들에 있어, BEOL 금속층들 내의 혼잡도(congestion)를 감소시킨다. 예를 들어, 도 4 및 도 5에 도시된 예시들의 명명법(nomenclature)에서, 일부 실시예들에서 비트 라인(BL)은 금속 바(MB11)에 대응하고 상보적 비트 라인(BLB)은 금속 바(MB21)에 대응한다. 일부 실시예들에서, 4Cpp FinFET SRAM 셀 유닛(400)은 핀 구조물 또는 영역의 커팅을 요하지 않는다. 일부 실시예들에서, 4Cpp FinFET SRAM 셀 유닛(400)은 특정한 공유되는 접촉부들, 예를 들어 소스/드레인 접촉부들로부터 직교 방향으로 셀 컴포넌트들, 예를 들어 핀, 폴리, 및 S/D 접촉부들을 연결하기 때문에 후속 프로세싱 단계를 요하는 공유되는 접촉부들을 필요로 하지 않는다.
도 8은 일부 실시예들에 따른 예시적인 4Cpp FinFET SRAM 셀 유닛(400)을 예시하는 회로도이다. 도 8에 도시된 예시는 일반적으로, 도 1에 예시된 메모리 어레이(10)와 같은 메모리 어레이의 행 또는 열 내의 동일한 비트 라인(BL) 및 상보적 비트 라인(BLB)에 연결되도록 배열된 도 2에 예시된 6T SRAM 셀들 2개에 대응한다. 도시된 예시에서, 4Cpp FinFET SRAM 셀 유닛(400)은 제 1 비트 셀(410) 및 제 2 비트 셀(450)을 포함한다. 도 8에 도시된 예시는 도 7에 예시된 FinFET 레이아웃 구조물의 회로도를 나타낸다. 도시된 예시에서, 공유되는 연결 포인트(492)가 도 8에 예시된 바와 같이 제 1 비트 셀(410) 및 제 2 비트 셀(450)을 비트 라인(BL)에 연결한다. 유사하게, 공유되는 연결 포인트(496)가 도 8에 예시된 바와 같이 제 1 비트 셀(410) 및 제 2 비트 셀(450)을 상보적 비트 라인(BLB)에 연결한다.
도 9는 일부 실시예들에 따른 메모리 셀 유닛들의 어레이 중 예시적인 어레이(600)를 예시하는 블록도이다. 어레이(600)는 3 x 3 그리드 패턴으로 배열된 9개의 메모리 셀들(400)을 포함한다. 도시된 예시에서, 메모리 셀들(400)은 4Cpp FinFET SRAM 셀 유닛들(400)에 대응한다. 도 9에 도시된 예시는, 4Cpp FinFET SRAM 셀 유닛(400)과 같은 4Cpp FinFET SRAM 아키텍처를 사용한 메모리 어레이 디바이스의 하나의 예시적인 워드 라인 및 상보적 비트 라인 배열을 예시한다.
도시된 실시예에서, 비트 라인(BL)에의 비트 셀들(410 및 450)의 연결은, 비트 셀들(410 및 450) 둘 다의 패스 게이트(PG0) 트랜지스터들 둘 다의 공유되는 S/D 접촉부인 공유되는 S/D 접촉부(402)에 연결된 비아(492)에 의해 이루어진다. 유사하게, 상보적 비트 라인(BLB)에의 비트 셀들(410 및 450)의 연결은, 비트 셀들(410 및 450) 둘 다의 패스 게이트(PG1) 트랜지스터들 둘 다의 공유되는 S/D 접촉부인 공유되는 S/D 접촉부(406)에 연결된 비아(496)에 의해 이루어진다.
도시된 예시에서, 열 내의 비트 셀들(410) 각각의 워드 라인이 공유되고, 열 내의 비트 셀들(450) 각각의 워드 라인이 공유된다. 예를 들어, 열(C) 내의 비트 셀들(410)의 PG0 및 PG1 트랜지스터들의 게이트들 각각은 WL1에 연결되고, 열(C) 내의 비트 셀들(450)의 PG0 및 PG1 트랜지스터들의 게이트들 각각은 WL0에 연결된다. 유사하게, 도시된 예시에서, 열(B) 내의 비트 셀들(410)은 WL3에 연결되고, 열(B) 내의 비트 셀들(450)은 WL2에 연결되고, 열(A) 내의 비트 셀들(410)은 WL5에 연결되며, 열(B) 내의 비트 셀들(450)은 WL4에 연결된다. 도시된 실시예에서, 워드 라인 배열은, 열 내의 각각의 비트 셀이 인접한 워드 라인들에 교대 방식(every other fashion)으로 연결된 것을 참조하면, "교대" 또는 "홀짝" 배열이다. 예를 들어, 열(C) 내의 비트 셀들(410) 모두가 "홀수" 워드 라인(WL1)에 연결되고, 열(C) 내의 비트 셀들(450) 모두가 "짝수" 워드 라인(WL0)에 연결된다. 도시된 실시예에서, 열들(A 및 B) 내의 비트 셀들(410)이 모두 유사하게 "홀수" 워드 라인(WL5 및 WL3)에 각각 연결되고, 열들(A 및 B) 내의 비트 셀들(450)이 모두 유사하게 "짝수" 워드 라인(WL4 및 WL2)에 각각 연결된다.
도 10은 일부 실시예들에 따른 메모리 셀 유닛들의 어레이 중 다른 예시적인 어레이(700)를 예시하는 블록도이다. 도 10에 도시된 예시는 도 9에 도시된 워드 라인 연결 배열에 대안적인 워드 라인 연결 배열을 나타낸다.
도시된 실시예에서, 워드 라인 배열은, 제 1 4Cpp FinFET SRAM 셀 유닛(400)의 제 1 비트 셀(410)이 동일한 열 내의 인접한 4Cpp FinFET SRAM 셀 유닛(400)의 제 2 비트 셀(450)과 동일한 워드 라인에 연결된 것을 참조하면, "홀홀, 짝짝" 배열이다. 예를 들어, 도시된 실시예에서, 행(1) 및 열(C) 내의 셀 유닛(400)의 제 1 비트 셀(410)은 행(2) 및 열(C) 내의 셀 유닛(400)의 제 2 비트 셀(450)과 동일한 워드 라인(WL1)에 연결된다. 행(2) 및 열(C) 내의 셀 유닛(400)의 제 1 비트 셀은 행(3) 및 열(C) 내의 셀 유닛(400)의 제 2 비트 셀(450)과 동일한 워드 라인(WL0)에 연결되고, 패턴은 워드 라인 연결이 WL0과 WL1 사이에서 2개의 비트 셀들 - 이 비트 셀들은 이웃하는 셀 유닛들(400) 내에 있음 - 마다 스위칭되는 것으로 반복된다.
도 11은 일부 실시예들에 따른 예시적인 4Cpp FinFET SRAM 셀 유닛(800)을 예시하는 레이아웃도이다. 도시된 실시예에서, 4Cpp FinFET SRAM 셀 유닛(800)은 산화물 정의 에지 상의 연속적 폴리(continuous poly on oxide definition edge; CPODE) 패턴들(802, 804, 806, 및 808)을 포함한다.
일부 실시예들에서, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)와 같은 반도체 디바이스가 다양한 기술 노드들을 통해 스케일 다운되었을 때, 디바이스 패키징 밀도 및 디바이스 성능이 디바이스 레이아웃 및 격리에 의해 도전과제가 된다. 이웃하는 디바이스들(셀들) 간의 누설(leakage)을 회피하기 위해, 표준 셀 레이아웃이 실리콘 산화물 정의(silicon oxide definition; OD) 영역의 에지들, 예를 들어 FinFET 내의 핀, 즉 산화물 정의 에지 상의 폴리(poly-on-OD-edge; PODE) 상에 형성된다. PODE는 더 나은 디바이스 성능 및 더 나은 폴리 프로파일 제어를 달성하는 것을 돕는다. 핀 격리 구조물은 2개의 이웃하는 셀들을 분리하기 위한 반도체 핀 내의 에어 갭, 및 금속 랜딩과 같은 후속 프로세스들을 위해 에어 갭의 상부를 캡핑(capping)하기 위한 유전체 캡층을 갖는다. 에어 갭은 매우 낮은 유전 상수를 갖고, 우수한 전기적 격리자(electrical isolator)이다. 반도체 핀 내에 에어 갭이 형성되기 때문에, 핀 격리 구조물을 형성하기 위한 추가 영역이 필요되지 않고, 따라서 디바이스 사이즈가 축소될 수 있다.
일부 실시예들에서, PODE 구조물들이 표준 셀(100)의 에지 상에 형성되고, 프로세싱 동안 반도체 핀들의 단부들을 보호하기 위해 사용된다. 즉, PODE 폴리실리콘 구조물들은 MOS 디바이스들용 게이트들로서 전기적으로 연결되지 않고, 대신 회로 내에서 기능을 갖지 않는 "더미" 구조물들이다. PODE 구조물들은 셀들 내의 핀들의 단부들을 커버하고 보호하여, 프로세싱 동안 추가적인 신뢰성(reliability)을 제공한다.
일부 실시예들에서, CPODE 패턴 또는 PODE 패턴은 더미 재료, 반도체 바디의 일부분 및 더미 재료 아래의 절연 피처의 일부분도 제거함으로써 트렌치를 형성하는데 사용된다. 트렌치를 유전체 재료로 충전함으로써 유전체 구조물이 형성되고, CPODE 패턴 또는 PODE 패턴에 대해 가외의 마스크가 필요되지 않는다. 일부 실시예들에서, 유전체 구조물은 캐패시터와 같은, 디바이스의 다른 부분들에 다른 CPODE 구조물들을 형성하는 것과 동시에 형성된다. 다른 CPODE 구조물들을 형성하는 것과 동시에 유전체 구조물을 형성하는 것은 추가 마스크들에 대한 필요성을 회피하고 제품 비용을 감소시키는 것을 돕는다. CPODE 또는 PODE 패턴을 사용함으로써, 노이즈 커플링 경로가 비전도성 재료로 인해 커팅되기 때문에 다른 접근법들과 비교하여 노이즈 증가를 유발하는 셀들 간의 커플링 효과, 신호 딜레이, 로직 에러, 및 집적 회로 오작동이 감소된다.
일부 실시예들에서, 듀얼 포트(dual-port; DP) 4Cpp FinFET SRAM 셀 유닛이 형성될 수 있다. 예를 들어, 4Cpp FinFET SRAM 셀 유닛(400)의 제 1 및 제 2 비트 셀들(410 및 450)은 제 1 비트 라인(BL-2) 및 제 2 상보적 비트 라인(BLB-2)에 연결되는 2개의 추가 패스 게이트 트랜지스터들을 각각 포함할 수 있다. 일부 실시예들에서, 제 2 세트의 상보적 비트 라인들(BL-2 및 BLB-2)은 상이한 주변 회로들에 연결될 수 있고, 이에 의해 적어도 2개의 주변 회로들을 데이터 라인들에 연결하여 비트 셀들(410 및 450)에 저장된 데이터에 액세스하게 한다(판독 기록 동작들 포함). 일부 실시예들에서, 비트 셀들(410 및 450)에의 듀얼 포트 액세스는 메모리 디바이스(10)의 더 빠른 판독 기록 속도를 가능하게 한다. 일부 실시예들에서, 듀얼 포트 4Cpp FinFET SRAM 셀 유닛 내의 2개의 추가 패스 게이트 트랜지스터들은 제 2 세트의 워드 라인들(예를 들어, WL0-2 및 WL1-2)에 연결된 게이트들을 가질 수 있다. 제 2 세트의 상보적 비트 라인들과 유사하게, 제 2 세트의 워드 라인들은 상이한 주변 회로들에 연결될 수 있고, 이에 의해 적어도 2개의 주변 회로들이 비트 셀들(410 및 450) 각각 내의 데이터에 액세스하게 하고, 적어도 2개의 주변 회로들이 비트 셀들(410 및 450)을 포함한 판독 기록 동작들에 액세스하게 한다. 일부 실시예들에서, 듀얼 포트 비트 라인들 및 연결부들이 제 1 비트 셀(410)과 제 2 비트 셀(450) 사이에서 공유될 수 있다.
도 12는 일부 실시예들에 따른 예시적인 4Cpp FinFET SRAM 셀 유닛을 형성하는 예시적인 방법(1000)이다. 방법(1000)은 제 1 및 제 2 비트 셀들에 폴리실리콘 구조물들이 형성되는 단계(1002)에서 시작한다. 예를 들어, 도 7과 관련하여 위에서 예시되고 설명된 바와 같이, 폴리들(422, 424, 426, 및 428)이 제 1 비트 셀(410) 내의 2개의 핀들(412 및 414)과 접촉하여 형성되고, 폴리들(462, 464, 466, 및 468)이 제 2 비트 셀(450) 내의 2개의 핀들(452 및 454)과 접촉하여 형성된다. 일부 실시예들에서, 폴리 구조물들은 4 접촉 폴리 피치를 갖는 6T SRAM 비트 셀 내의 FinFET 트랜지스터들의 게이트들을 형성한다. 단계(1004)에서, 폴리들 사이에 그리고 제 1 및 제 2 비트 셀들 내의 핀들과 접촉하여 S/D 접촉부들이 형성된다. 예를 들어, 도 7과 관련하여 위에서 예시되고 설명된 바와 같이, S/D 접촉부들(432, 434, 및 436)이 핀들(412 및 414)을 가로질러 그리고 이 핀들과 접촉하여 형성되고, 폴리들(422, 424, 426, 및 428) 사이에 배열된다. 유사하게, 도 7과 관련하여 위에서 예시되고 설명된 바와 같이, S/D 접촉부들(472, 474, 및 476)이 핀들(452 및 454)을 가로질러 그리고 이 핀들과 접촉하여 형성되고, 폴리들(462, 464, 466, 및 468) 사이에 배열된다. 단계(1006)에서, 제 1 및 제 2 비트 셀들의 핀들을 가로질러 그리고 이 핀들과 접촉하여 S/D 접촉부들이 형성되고 제 1 및 제 2 비트 셀들의 적어도 패스 게이트 트랜지스터들에 의해 공유된다. 예를 들어, 도 7과 관련하여 위에서 예시되고 설명된 바와 같이, S/D 접촉부들(402, 404, 및 406)이 핀들(412 및 452)을 가로질러 그리고 이 핀들과 접촉하여 형성되고, S/D 접촉부(402)가 제 1 및 제 2 비트 셀들의 PG0 트랜지스터들에 의해 공유되고, S/D 접촉부(406)가 제 1 및 제 2 비트 셀들의 PG1 트랜지스터들에 의해 공유된다. 일부 실시예들에서, 제 1 및 제 2 비트 셀들의 공유되는 S/D 접촉부는 VDD, 예를 들어 도 7의 공유되는 S/D 접촉부(404)에 연결된다.
단계(1008)에서, 공유되는 S/D 접촉부들이 제 1 금속층(M1) 내의 상보적 비트 라인들(BL 및 BLB)과 같은 비트 라인들에 연결된다. 예를 들어, 제 1 비트 셀 및 제 2 비트 셀 둘 다의 PG0 트랜지스터들 사이에서 공유되는, 공유되는 S/D 접촉부(402)가 도 7에 도시된 바와 같이 비트 라인(BL)에 연결되고, 제 1 비트 셀 및 제 2 비트 셀 둘 다의 PG1 트랜지스터들 사이에서 공유되는, 공유되는 S/D 접촉부(406)가 도 7에 도시된 바와 같이 상보적 비트 라인(BLB)에 연결된다. 일부 실시예들에서, 이 단계에서 제 1 및 제 2 비트 셀들의 풀 업 트랜지스터들(PU0 및 PU1)의 S/D 접촉부들은 VDD에 연결되고, 제 1 및 제 2 비트 셀들의 풀 다운 트랜지스터들(PD0 및 PD1)의 S/D 접촉부들은 VSS에 연결된다. 예를 들어, 위에서 도 7에 도시된 바와 같이, S/D 접촉부들(434 및 474)은 비아들(441 및 481)에 의해 M1층 내의 VDD 라인에 연결되고, S/D 접촉부(404)는 비아(494)에 의해 M1층 내의 VSS 라인에 연결된다. 일부 실시예들에서, 비트 라인들(BL 및 BLB), VDD, 및 VSS는 M1층 내에 있고, 다른 실시예들에서 비트 라인들(BL 및 BLB), VDD, 및 VSS는 임의의 다른 층, 또는 이들의 조합 내에 있을 수 있으며, 도 6과 관련하여 위에서 예시되고 설명된 바와 같이 다른 금속층들 내의 비아들 및 랜딩 패드들에 의해 각각의 S/D 접촉부들에 연결된다.
단계(1010)에서, 제 1 비트 셀의 패스 게이트 트랜지스터들의 게이트들이 제 1 워드 라인에 연결된다. 예를 들어, PG0 및 PG1의 게이트들, 예를 들어 폴리들(422 및 428)이 도 7과 관련하여 위에서 예시되고 설명된 바와 같이 WL0에 각각 연결된다. 단계(1012)에서, 제 2 비트 셀의 패스 게이트 트랜지스터들의 게이트들이 제 2 워드 라인에 연결된다. 예를 들어, PG0 및 PG1의 게이트들, 예를 들어 폴리들(462 및 468)이 도 7과 관련하여 위에서 예시되고 설명된 바와 같이 WL1에 각각 연결된다.
일부 실시예들에서, 워드 라인들(예를 들어, WL0 및 WL1)은 제 2 금속층(M2) 내에 있다. 다른 실시예들에서, 워드 라인들은 임의의 다른 층, 또는 이들의 조합 내에 있을 수 있고, 도 6과 관련하여 위에서 예시되고 설명된 바와 같이 다른 금속층들 내의 비아들 및 랜딩 패드들에 의해 각각의 게이트들 또는 게이트 접촉부들에 연결된다.
4Cpp FinFET SRAM 셀 유닛, 및 4Cpp FinFET SRAM 셀 유닛들을 포함하는 메모리 디바이스(10)를 형성함으로써, SRAM 디바이스를 프로세싱하고 제조하는 복잡도 및 비용이 감소된다. 4Cpp FinFET SRAM 셀 유닛을 형성하는 것은 비트 셀들 내의 OD를 커팅하는 단계 및 연관된 프로세싱 단계들, 공유되는 접촉부들을 형성하는 단계 및 연관된 프로세싱 단계들에 대한 필요성을 없애고, 금속층들, 예를 들어 비트 라인들의 금속층들 내의 혼잡도를 감소시킨다.
따라서, 개시된 실시예들은 제 1 비트 셀 및 제 2 비트 셀을 포함하는 4 접촉 폴리실리콘 피치(4Cpp) 핀 전계 효과 트랜지스터(FinFET) 아키텍처를 포함하는 정적 랜덤 액세스 메모리(SRAM) 셀을 포함한다. SRAM 셀은 제 1 비트 라인 및 제 1 상보적 비트 라인을 포함하고, 제 1 비트 라인 및 제 1 상보적 비트 라인은 SRAM 셀의 제 1 비트 셀 및 제 2 비트 셀에 의해 공유된다. SRAM 셀은 제 1 비트 셀에 연결된 제 1 워드 라인, 및 제 2 비트 셀에 연결된 제 2 워드 라인을 포함한다.
다른 개시된 실시예들에 따르면, 정적 랜덤 액세스 메모리(SRAM) 셀을 형성하는 방법은, 제 1 비트 셀 및 제 2 비트 셀을 포함하는 4 접촉 폴리실리콘 피치(4Cpp) 핀 전계 효과 트랜지스터(FinFET) 아키텍처를 형성하는 단계를 포함한다. 방법은 제 1 비트 셀 및 제 2 비트 셀 각각에 제 1 비트 라인을 연결하는 단계, 및 제 1 비트 셀 및 제 2 비트 셀 각각에 제 1 상보적 비트 라인을 연결하는 단계를 포함한다. 방법은 제 1 비트 셀에 제 1 워드 라인을 연결하는 단계, 및 제 2 비트 셀에 제 2 워드 라인을 연결하는 단계를 더 포함한다.
또 다른 개시되는 실시예들에 따르면, 메모리 어레이는 복수의 행들 및 열들로 배열된 복수의 메모리 셀들 - 복수의 메모리 셀들 각각은 제 1 비트 셀 및 제 2 비트 셀을 포함하는 4 접촉 폴리실리콘 피치(4Cpp) 핀 전계 효과 트랜지스터(FinFET) 아키텍처를 포함함 - 을 포함한다. 메모리 어레이는, 복수의 상보적 비트 라인 쌍들 - 메모리 어레이의 제 1 행 내의 복수의 메모리 셀들 각각의 제 1 비트 셀 및 제 2 비트 셀 각각은 제 1 상보적 비트 라인 쌍을 공유하고, 메모리 어레이의 제 2 행 내의 복수의 메모리 셀들 각각의 제 1 비트 셀 및 제 2 비트 셀 각각은 제 2 상보적 비트 라인 쌍을 공유함 - 을 포함한다.
본 개시는 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 다양한 실시예들을 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀에 있어서,
제 1 비트 셀(bit-cell) 및 제 2 비트 셀을 포함하는 4 접촉 폴리실리콘 피치(four-contact polysilicon pitch; 4Cpp) 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 아키텍처;
제 1 비트 라인 및 제 1 상보적 비트 라인 - 상기 제 1 비트 라인 및 상기 제 1 상보적 비트 라인은 상기 SRAM 셀의 제 1 비트 셀 및 제 2 비트 셀에 의해 공유됨 - ;
상기 제 1 비트 셀에 연결된 제 1 워드 라인; 및
상기 제 2 비트 셀에 연결된 제 2 워드 라인을 포함하는, SRAM 셀.
실시예 2. 실시예 1에 있어서, 상기 제 1 비트 셀은,
제 1 폴리실리콘 구조물, 제 2 폴리실리콘 구조물, 제 3 폴리실리콘 구조물 및 제 4 폴리실리콘 구조물 - 상기 제 1 폴리실리콘 구조물 및 상기 제 2 폴리실리콘 구조물에 상기 제 1 워드 라인이 연결됨 - ;
상기 제 1 폴리실리콘 구조물을 포함하는 게이트, 및 상기 제 1 비트 라인에 연결된 소스/드레인(source/drain; S/D) 접촉부를 갖는 제 1 패스 게이트 트랜지스터; 및
상기 제 2 폴리실리콘 구조물을 포함하는 게이트, 및 상기 제 1 상보적 비트 라인에 연결된 S/D 접촉부를 갖는 제 2 패스 게이트 트랜지스터를 포함하고,
상기 제 2 비트 셀은,
제 1 폴리실리콘 구조물, 제 2 폴리실리콘 구조물, 제 3 폴리실리콘 구조물 및 제 4 폴리실리콘 구조물 - 상기 제 1 폴리실리콘 구조물 및 상기 제 2 폴리실리콘 구조물에 상기 제 2 워드 라인이 연결됨 - ;
상기 제 1 폴리실리콘 구조물에 의해 형성된 게이트, 및 상기 제 1 비트 라인에 연결된 소스 접촉부를 갖는 제 1 패스 게이트 트랜지스터; 및
상기 제 2 폴리실리콘 구조물에 의해 형성된 게이트 접촉부, 및 상기 제 1 상보적 비트 라인에 연결된 소스 접촉부를 갖는 제 2 패스 게이트 트랜지스터를 포함하는 것인, SRAM 셀.
실시예 3. 실시예 2에 있어서, 상기 제 1 비트 셀은,
상기 제 3 폴리실리콘 구조물을 포함하는 게이트 및 상기 제 1 패스 게이트 트랜지스터의 S/D 접촉부에 연결된 S/D 접촉부를 각각 갖는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 인버터; 및
상기 제 4 폴리실리콘 구조물을 포함하는 게이트 및 상기 제 2 패스 게이트 트랜지스터의 S/D 접촉부에 연결된 S/D 접촉부를 각각 갖는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 인버터를 더 포함하고,
상기 제 2 비트 셀은,
상기 제 3 폴리실리콘 구조물을 포함하는 게이트 및 상기 제 1 패스 게이트 트랜지스터의 S/D 접촉부에 연결된 S/D 접촉부를 각각 갖는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 인버터; 및
상기 제 4 폴리실리콘 구조물을 포함하는 게이트 및 상기 제 2 패스 게이트 트랜지스터의 S/D 접촉부에 연결된 S/D 접촉부를 각각 갖는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 인버터를 더 포함하는 것인, SRAM 셀.
실시예 4. 실시예 3에 있어서, 상기 제 1 비트 라인은 제 1 금속층 내의 제 1 금속 라인을 포함하고, 상기 제 1 상보적 비트 라인은 상기 제 1 금속층 내의 제 2 금속 라인을 포함하는 것인, SRAM 셀.
실시예 5. 실시예 4에 있어서, 상기 제 1 워드 라인은 제 2 금속층 내의 제 1 금속 라인을 포함하고, 상기 제 2 워드 라인은 상기 제 2 금속층 내의 제 2 금속 라인을 포함하는 것인, SRAM 셀.
실시예 6. 실시예 5에 있어서, 상기 제 1 비트 셀은 상기 제 1 금속층 내의 제 1 접촉부를 포함하고, 상기 제 1 비트 셀의 제 1 폴리실리콘 구조물 및 제 2 폴리실리콘 구조물은 상기 제 1 접촉부에 연결되고 상기 제 1 접촉부는 상기 제 2 금속층 내의 제 1 금속 라인에 연결되며, 상기 제 2 비트 셀은 상기 제 1 금속층 내의 제 2 접촉부를 더 포함하고, 상기 제 2 비트 셀의 제 1 폴리실리콘 구조물 및 제 2 폴리실리콘 구조물은 상기 제 2 접촉부에 연결되고, 상기 제 2 접촉부는 상기 제 2 금속층 내의 제 2 금속 라인에 연결되는 것인, SRAM 셀.
실시예 7. 실시예 3에 있어서, 상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각의 상기 제 1 폴리실리콘 구조물 및 상기 제 2 폴리실리콘 구조물 각각은 확산 에지 상의 연속적 폴리(continuous poly on diffusion edge; CPODE) 패턴을 포함하는 것인, SRAM 셀.
실시예 8. 실시예 3에 있어서,
제 2 비트 라인 및 제 2 상보적 비트 라인 - 상기 제 2 비트 라인 및 상기 제 2 상보적 비트 라인은 상기 SRAM 셀의 제 1 비트 셀 및 제 2 비트 셀에 의해 공유됨 - ;
상기 제 1 비트 셀에 연결된 제 3 워드 라인; 및
상기 제 2 비트 셀에 연결된 제 4 워드 라인을 더 포함하는, SRAM 셀.
실시예 9. 정적 랜덤 액세스 메모리(SRAM) 셀을 형성하는 방법에 있어서,
제 1 비트 셀 및 제 2 비트 셀을 포함하는 4 접촉 폴리실리콘 피치(4Cpp) 핀 전계 효과 트랜지스터(FinFET) 아키텍처를 형성하는 단계;
상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각에 제 1 비트 라인을 연결하는 단계;
상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각에 제 1 상보적 비트 라인을 연결하는 단계;
상기 제 1 비트 셀에 제 1 워드 라인을 연결하는 단계; 및
상기 제 2 비트 셀에 제 2 워드 라인을 연결하는 단계를 포함하는, 정적 랜덤 액세스 메모리(SRAM) 셀을 형성하는 방법.
실시예 10. 실시예 9에 있어서, 상기 제 1 비트 셀을 형성하는 단계는,
상기 제 1 비트 셀에 제 1 폴리실리콘 구조물, 제 2 폴리실리콘 구조물, 제 3 폴리실리콘 구조물 및 제 4 폴리실리콘 구조물을 형성하는 단계;
상기 제 1 폴리실리콘 구조물을 포함하는 게이트를 갖는 제 1 패스 게이트 트랜지스터를 형성하는 단계; 및
상기 제 2 폴리실리콘 구조물을 포함하는 게이트를 갖는 제 2 패스 게이트 트랜지스터를 형성하는 단계를 포함하고,
상기 제 2 비트 셀을 형성하는 단계는,
상기 제 2 비트 셀에 제 1 폴리실리콘 구조물, 제 2 폴리실리콘 구조물, 제 3 폴리실리콘 구조물 및 제 4 폴리실리콘 구조물을 형성하는 단계;
상기 제 1 폴리실리콘 구조물을 포함하는 게이트를 갖는 제 1 패스 게이트 트랜지스터를 형성하는 단계; 및
상기 제 2 폴리실리콘 구조물을 포함하는 게이트를 갖는 제 2 패스 게이트 트랜지스터를 형성하는 단계를 포함하는 것인, 방법.
실시예 11. 실시예 10에 있어서, 상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각에 상기 제 1 비트 라인을 연결하는 단계는, 상기 제 1 비트 라인에 상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각의 상기 제 1 폴리실리콘 구조물들 각각을 연결하는 단계를 더 포함하고, 상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각에 상기 제 1 상보적 비트 라인을 연결하는 단계는, 상기 제 1 상보적 비트 라인에 상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각의 상기 제 2 폴리실리콘 구조물들 각각을 연결하는 단계를 더 포함하는 것인, 방법.
실시예 12. 실시예 11에 있어서, 상기 제 1 비트 셀을 형성하는 단계는,
상기 제 3 폴리실리콘 구조물을 포함하는 게이트 및 상기 제 1 패스 게이트 트랜지스터의 S/D 접촉부에 연결된 소스/드레인(S/D) 접촉부를 각각 갖는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 인버터를 형성하는 단계; 및
상기 제 4 폴리실리콘 구조물을 포함하는 게이트 및 상기 제 2 패스 게이트 트랜지스터의 S/D 접촉부에 연결된 S/D 접촉부를 각각 갖는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 인버터를 형성하는 단계를 더 포함하고,
상기 제 2 비트 셀을 형성하는 단계는,
상기 제 3 폴리실리콘 구조물을 포함하는 게이트 및 상기 제 1 패스 게이트 트랜지스터의 S/D 접촉부에 연결된 S/D 접촉부를 각각 갖는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 인버터를 형성하는 단계; 및
상기 제 4 폴리실리콘 구조물을 포함하는 게이트 및 상기 제 2 패스 게이트 트랜지스터의 S/D 접촉부에 연결된 S/D 접촉부를 각각 갖는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 인버터를 형성하는 단계를 더 포함하는 것인, 방법.
실시예 13. 실시예 12에 있어서, 상기 제 1 비트 라인은 제 1 금속층 내의 제 1 금속 라인을 포함하고, 상기 제 1 상보적 비트 라인은 상기 제 1 금속층 내의 제 2 금속 라인을 포함하는 것인, 방법.
실시예 14. 실시예 13에 있어서, 상기 제 1 워드 라인은 제 2 금속층 내의 제 1 금속 라인을 포함하고, 상기 제 2 워드 라인은 상기 제 2 금속층 내의 제 2 금속 라인을 포함하는 것인, 방법.
실시예 15. 실시예 14에 있어서, 상기 제 1 비트 셀에 제 1 워드 라인을 연결하는 단계는,
상기 제 1 금속층에 제 1 접촉부를 형성하는 단계;
상기 제 1 접촉부에 상기 제 1 비트 셀의 제 1 폴리실리콘 구조물 및 제 2 폴리실리콘 구조물을 연결하는 단계; 및
상기 제 2 금속층 내의 제 1 금속 라인에 상기 제 1 접촉부를 연결하는 단계를 더 포함하고,
상기 제 2 비트 셀에 제 2 워드 라인을 연결하는 단계는,
상기 제 1 금속층에 제 2 접촉부를 형성하는 단계;
상기 제 2 접촉부에 상기 제 2 비트 셀의 제 1 폴리실리콘 구조물 및 제 2 폴리실리콘 구조물을 연결하는 단계; 및
상기 제 2 금속층 내의 제 2 금속 라인에 상기 제 2 접촉부를 연결하는 단계를 더 포함하는 것인, 방법.
실시예 16. 실시예 11에 있어서, 상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각의 상기 제 1 폴리실리콘 구조물 및 상기 제 2 폴리실리콘 구조물 각각은 확산 에지 상의 연속적 폴리(CPODE) 패턴을 포함하는 것인, 방법.
실시예 17. 실시예 16에 있어서,
상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각에 제 2 비트 라인을 연결하는 단계;
상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각에 제 2 상보적 비트 라인을 연결하는 단계;
상기 제 1 비트 셀에 제 3 워드 라인을 연결하는 단계; 및
상기 제 2 비트 셀에 제 4 워드 라인을 연결하는 단계를 포함하는, 방법.
실시예 18. 메모리 어레이에 있어서,
복수의 행들 및 열들로 배열된 복수의 메모리 셀들 - 상기 복수의 메모리 셀들 각각은 제 1 비트 셀 및 제 2 비트 셀을 포함하는 4 접촉 폴리실리콘 피치(4Cpp) 핀 전계 효과 트랜지스터(FinFET) 아키텍처를 포함함 - ;
복수의 상보적 비트 라인 쌍들 - 상기 메모리 어레이의 제 1 행 내의 복수의 메모리 셀들 각각의 상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각은 제 1 상보적 비트 라인 쌍을 공유하고, 상기 메모리 어레이의 제 2 행 내의 복수의 메모리 셀들 각각의 상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각은 제 2 상보적 비트 라인 쌍을 공유함 - 을 포함하는, 메모리 어레이.
실시예 19. 실시예 18에 있어서,
복수의 워드 라인들 - 상기 메모리 어레이의 제 1 열 내의 복수의 메모리 셀들 각각의 상기 제 1 비트 셀 각각은 제 1 워드 라인을 공유하고, 상기 메모리 어레이의 제 1 열 내의 복수의 메모리 셀들 각각의 상기 제 2 비트 셀 각각은 제 2 워드 라인을 공유함 - 을 더 포함하고,
상기 메모리 어레이의 제 2 열 내의 복수의 메모리 셀들 각각의 상기 제 1 비트 셀 각각은 제 3 워드 라인을 공유하고, 상기 메모리 어레이의 제 2 열 내의 복수의 메모리 셀들 각각의 상기 제 2 비트 셀 각각은 제 4 워드 라인을 공유하는 것인, 메모리 어레이.
실시예 20. 실시예 18에 있어서,
복수의 워드 라인들 - 상기 메모리 어레이의 제 1 행 내의 복수의 메모리 셀들 각각의 상기 제 1 비트 셀 각각은 인접한 제 2 행 내의 복수의 메모리 셀들 각각의 상기 제 2 비트 셀과 제 1 워드 라인을 공유하고, 상기 메모리 어레이의 제 1 행 내의 복수의 메모리 셀들 각각의 상기 제 2 비트 셀 각각은 상기 인접한 제 2 행 내의 복수의 메모리 셀들 각각의 상기 제 1 비트 셀과 제 2 워드 라인을 공유하는 것인, 메모리 어레이.

Claims (10)

  1. 정적 랜덤 액세스 메모리(static random access memory; SRAM) 셀에 있어서,
    제 1 비트 셀(bit-cell)을 형성하는 제 1 4-접촉 폴리실리콘 피치(four-contact polysilicon pitch; 4Cpp) 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 아키텍처;
    제 2 비트 셀을 형성하는 제 2 4Cpp FinFET 아키텍처;
    제 1 비트 라인 및 제 1 상보적 비트 라인 - 상기 제 1 비트 라인 및 상기 제 1 상보적 비트 라인은 상기 SRAM 셀의 제 1 비트 셀 및 제 2 비트 셀에 의해 공유됨 - ;
    상기 제 1 비트 셀에 연결된 제 1 워드 라인; 및
    상기 제 2 비트 셀에 연결된 제 2 워드 라인을 포함하는, SRAM 셀.
  2. 제 1 항에 있어서,
    상기 제 1 비트 셀은,
    제 1 폴리실리콘 구조물, 제 2 폴리실리콘 구조물, 제 3 폴리실리콘 구조물, 및 제 4 폴리실리콘 구조물 - 상기 제 1 폴리실리콘 구조물 및 상기 제 2 폴리실리콘 구조물에 상기 제 1 워드 라인이 연결됨 - ;
    상기 제 1 폴리실리콘 구조물을 포함하는 게이트, 및 상기 제 1 비트 라인에 연결된 소스/드레인(source/drain; S/D) 접촉부를 갖는 제 1 패스 게이트 트랜지스터; 및
    상기 제 2 폴리실리콘 구조물을 포함하는 게이트, 및 상기 제 1 상보적 비트 라인에 연결된 S/D 접촉부를 갖는 제 2 패스 게이트 트랜지스터를 포함하고,
    상기 제 2 비트 셀은,
    제 1 폴리실리콘 구조물, 제 2 폴리실리콘 구조물, 제 3 폴리실리콘 구조물, 및 제 4 폴리실리콘 구조물 - 상기 제 1 폴리실리콘 구조물 및 상기 제 2 폴리실리콘 구조물에 상기 제 2 워드 라인이 연결됨 - ;
    상기 제 1 폴리실리콘 구조물에 의해 형성된 게이트, 및 상기 제 1 비트 라인에 연결된 소스 접촉부를 갖는 제 1 패스 게이트 트랜지스터; 및
    상기 제 2 폴리실리콘 구조물에 의해 형성된 게이트 접촉부, 및 상기 제 1 상보적 비트 라인에 연결된 소스 접촉부를 갖는 제 2 패스 게이트 트랜지스터를 포함하는 것인, SRAM 셀.
  3. 제 2 항에 있어서,
    상기 제 1 비트 셀은,
    상기 제 3 폴리실리콘 구조물을 포함하는 게이트 및 상기 제 1 패스 게이트 트랜지스터의 S/D 접촉부에 연결된 S/D 접촉부를 각각 갖는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 인버터; 및
    상기 제 4 폴리실리콘 구조물을 포함하는 게이트 및 상기 제 2 패스 게이트 트랜지스터의 S/D 접촉부에 연결된 S/D 접촉부를 각각 갖는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 인버터를 더 포함하고,
    상기 제 2 비트 셀은,
    상기 제 3 폴리실리콘 구조물을 포함하는 게이트 및 상기 제 1 패스 게이트 트랜지스터의 S/D 접촉부에 연결된 S/D 접촉부를 각각 갖는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 인버터; 및
    상기 제 4 폴리실리콘 구조물을 포함하는 게이트 및 상기 제 2 패스 게이트 트랜지스터의 S/D 접촉부에 연결된 S/D 접촉부를 각각 갖는 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 인버터를 더 포함하는 것인, SRAM 셀.
  4. 제 3 항에 있어서, 상기 제 1 비트 라인은 제 1 금속층 내의 제 1 금속 라인을 포함하고, 상기 제 1 상보적 비트 라인은 상기 제 1 금속층 내의 제 2 금속 라인을 포함하는 것인, SRAM 셀.
  5. 제 4 항에 있어서, 상기 제 1 워드 라인은 제 2 금속층 내의 제 1 금속 라인을 포함하고, 상기 제 2 워드 라인은 상기 제 2 금속층 내의 제 2 금속 라인을 포함하는 것인, SRAM 셀.
  6. 제 5 항에 있어서, 상기 제 1 비트 셀은 상기 제 1 금속층 내의 제 1 접촉부를 더 포함하고, 상기 제 1 비트 셀의 제 1 폴리실리콘 구조물 및 제 2 폴리실리콘 구조물은 상기 제 1 접촉부에 연결되고 상기 제 1 접촉부는 상기 제 2 금속층 내의 제 1 금속 라인에 연결되며, 상기 제 2 비트 셀은 상기 제 1 금속층 내의 제 2 접촉부를 더 포함하고, 상기 제 2 비트 셀의 제 1 폴리실리콘 구조물 및 제 2 폴리실리콘 구조물은 상기 제 2 접촉부에 연결되고 상기 제 2 접촉부는 상기 제 2 금속층 내의 제 2 금속 라인에 연결되는 것인, SRAM 셀.
  7. 제 3 항에 있어서, 상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각의 상기 제 1 폴리실리콘 구조물 및 상기 제 2 폴리실리콘 구조물 각각은 확산 에지 상의 연속적 폴리(continuous poly on diffusion edge; CPODE) 패턴을 포함하는 것인, SRAM 셀.
  8. 제 3 항에 있어서,
    제 2 비트 라인 및 제 2 상보적 비트 라인 - 상기 제 2 비트 라인 및 상기 제 2 상보적 비트 라인은 상기 SRAM 셀의 제 1 비트 셀 및 제 2 비트 셀에 의해 공유됨 - ;
    상기 제 1 비트 셀에 연결된 제 3 워드 라인; 및
    상기 제 2 비트 셀에 연결된 제 4 워드 라인을 더 포함하는, SRAM 셀.
  9. 정적 랜덤 액세스 메모리(SRAM) 셀을 형성하는 방법에 있어서,
    제 1 비트 셀을 포함하는 제 1 4-접촉 폴리실리콘 피치(4Cpp) 핀 전계 효과 트랜지스터(FinFET) 아키텍처를 형성하는 단계;
    제 2 비트 셀을 포함하는 제 2 4Cpp FinFET 아키텍처를 형성하는 단계;
    상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각에 제 1 비트 라인을 연결하는 단계;
    상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각에 제 1 상보적 비트 라인을 연결하는 단계;
    상기 제 1 비트 셀에 제 1 워드 라인을 연결하는 단계; 및
    상기 제 2 비트 셀에 제 2 워드 라인을 연결하는 단계를 포함하는, SRAM 셀을 형성하는 방법.
  10. 메모리 어레이에 있어서,
    복수의 행들 및 열들로 배열된 복수의 메모리 셀들 - 상기 복수의 메모리 셀들 각각은 제 1 비트 셀을 포함하는 제 1 4-접촉 폴리실리콘 피치(4Cpp) 핀 전계 효과 트랜지스터(FinFET) 아키텍처와 제 2 비트 셀을 포함하는 제 2 4Cpp FinFET 아키텍처를 포함함 - ;
    복수의 상보적 비트 라인 쌍들 - 상기 메모리 어레이의 제 1 행 내의 복수의 메모리 셀들 각각의 상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각은 제 1 상보적 비트 라인 쌍을 공유하고, 상기 메모리 어레이의 제 2 행 내의 복수의 메모리 셀들 각각의 상기 제 1 비트 셀 및 상기 제 2 비트 셀 각각은 제 2 상보적 비트 라인 쌍을 공유함 - 을 포함하는, 메모리 어레이.
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