DE102019128275A1 - 4cpp-sram-zelle und array - Google Patents

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Hidehiro Fujiwara
Chia-En HUANG
Yen-Huei Chen
Yih Wang
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Abstract

Eine statische Direktzugriffsspeicherzelle (SRAM-Zelle) weist eine Four Contacted Polysilicon Pitch Finnen-Feldeffekttransistor (4Cpp-FinFET-Architektur) auf, welche eine erste Bitzelle und eine zweite Bitzelle aufweist. Die SRAM-Zelle weist eine erste Bitleitung und eine erste komplementäre Bitleitung auf, wobei die erste Bitleitung und die erste komplementäre Bitleitung gemeinsam von der ersten Bitzelle und der zweiten Bitzelle der SRAM-Zelle genutzt werden. Die SRAM-Zelle weist eine erste Wortleitung, die mit der ersten Bitzelle verbunden ist, und eine zweite Wortleitung auf, die mit der zweiten Bitzelle verbunden ist.

Description

  • TECHNISCHER HINTERGRUND
  • Ein herkömmlicher Typ eines integrierten Schaltungsspeichers stellt eine statische Direktzugriffsspeicher-Vorrichtung (SRAM-Vorrichtung) dar. Eine typische SRAM-Speichervorrichtung weist ein Array von Speicherzellen, oder „Bitzellen“, auf. In einigen Beispielen verwendet jede Speicherzelle sechs Transistoren, die zwischen einem oberen Referenzpotential und einem unteren Referenzpotential (typischerweise Masse) verbunden sind, so dass einer von zwei Speicherknoten durch die zu speichernde Information belegt werden kann, wobei die komplementäre Information am anderen Speicherknoten gespeichert wird. Jedes Bit in der SRAM-Zelle wird auf vier der Transistoren gespeichert, die zwei kreuzgekoppelte Inverter bilden. Die anderen zwei Transistoren sind mit der Speicherzellen-Wortleitung verbunden, um einen Zugriff auf die Speicherzelle während einer Lese - und Schreiboperation zu steuern, indem die Zelle selektiv mit ihren Bitleitungen verbunden wird. Die Transistoren einer Finnen-Feldeffekttransistor-SRAM-Zelle (FinFET-SRAM-Zelle) weisen eine aktive Halbleiterfinnenstruktur auf, die Source/Drain-Kontakte (S/D-Kontakte) aufweist, die mit der Finnenstruktur auf jeder Seite einer mit der Finne verbundenen Polysiliziumgatestruktur verbunden sind. Typischerweise sind bei der Herstellung einer 2Cpp-FinFET-Architektur (Two Contacted Poly Pitch) Verarbeitungsschritte notwendig, um bestimmte gemeinsamen Kontakte hinzuzufügen und die Finnenstruktur zu schneiden/verfeinern. Die erste Metallschicht (Mo) von 4Cpp-FinFET-Architekturen (Four Contacted Poly Pitch) ist typischerweise überfüllt und erfordert zusätzliche Verarbeitungsschritte, um die Metallleiterbahnen korrekt zu leiten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der nachstehenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein. Außerdem dienen die Zeichnungen lediglich zur Veranschaulichung von Beispielen von Ausführungsformen der Erfindung und sind nicht einschränkend.
    • 1 ist ein Blockdiagramm, das ein Beispiel eines Speicherarrays gemäß einigen Ausführungsformen darstellt.
    • 1A ist ein Schaltungsdiagramm, das ein Beispiel einer 6T-Speicherzelle gemäß einigen Ausführungsformen darstellt.
    • 3 ist ein Blockdiagramm, das einen Querschnitt eines Beispiels für eine Halbleiterstruktur gemäß einigen Ausführungsformen darstellt.
    • 4 ist ein Blockdiagramm, das ein Beispiel einer Verbindungsmetallschichtstruktur gemäß einigen Ausführungsformen darstellt.
    • 5 ist ein Blockdiagramm, das einen Querschnitt eines Beispiels für eine Verbindungsmetallschichtstruktur gemäß einigen Ausführungsformen darstellt.
    • 6 ist ein Blockdiagramm, das einen Querschnitt eines Beispiels für eine Halbleiterstruktur gemäß einigen Ausführungsformen darstellt.
    • 7 ist ein Layoutdiagramm, das ein Beispiel einer 4Cpp-FinFET-SRAM-Zelleneinheit gemäß einigen Ausführungsformen darstellt.
    • 8 ist ein Schaltungsdiagramm, das ein Beispiel einer 4Cpp-FinFET-SRAM-Zelleneinheit gemäß einigen Ausführungsformen darstellt.
    • 9 ist ein Blockdiagramm, das ein Beispielarray eines Arrays von Speicherzelleneinheiten gemäß einigen Ausführungsformen darstellt.
    • 10 ist ein Blockdiagramm, das ein anderes Beispielarray eines Arrays von Speicherzelleneinheiten gemäß einigen Ausführungsformen darstellt.
    • 11 ist ein Layoutdiagramm, das ein Beispiel einer 4Cpp-FinFET-SRAM-Zelleneinheit gemäß einigen Ausführungsformen darstellt.
    • 12 ist ein Beispielverfahren zum Ausbilden einer 4Cpp-FinFET-SRAM-Zelleneinheit gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie beispielsweise „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den FIG. dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den FIG. dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Eine statische Direktzugriffsspeichervorrichtung (SRAM-Vorrichtung) weist ein Array von Speicherzellen auf, die Transistoren aufweisen, die unter Verwendung einer Fin-Feldeffekttransistorarchitektur (FinFET-Architektur) ausgebildet sind. Beispielsweise kann eine Polysiliziumstruktur mit einer Halbleiterfinne verbunden werden, die sich über einem Isolationsmaterial erstreckt. Die Polysiliziumstruktur wirkt als das Gate des FinFET-Transistors, so dass eine an die Polysiliziumstruktur angelegte Spannung den Fluss von Elektronen zwischen Source/Drain-Kontakten (S/D-Kontakten) bestimmt, die mit der Finne auf gegenüberliegenden Seiten der Polysiliziumstruktur verbunden sind. Eine Schwellenspannung des FinFET-Transistors ist die Mindestspannung, damit der Transistor als „eingeschaltet“ betrachtet wird, so dass ein nennenswerter Strom zwischen den S/D-Kontakten fließen kann. Die Anzahl von Polysiliziumstrukturen, die mit einer Finne entlang ihrer Länge in Kontakt stehen, die beim Ausbilden einer SRAM-Zelle verwendet werden, kann als der „Pitch“, der häufig als der „Contacted Poly Pitch“ oder Cpp bezeichnet wird, der SRAM-Zelle entlang einer Dimension betrachtet werden und ist zumindest teilweise für die Dichte der SRAM-Zelle bestimmend. Beispielsweise weist eine 4Cpp-SRAM-Zelle (Four Contacted Poly Pitch) zwei Pass-Gate-Transistoren, zwei PMOS-Transistoren und zwei NMOS-Transistoren auf, die alle unter Verwendung mehrerer Finnen ausgebildet werden, wobei die Finnen vier Polysiliziumstrukturen aufweisen, die mit der Finne entlang ihrer Länge verbunden sind, und einen S/D-Kontakt aufweisen, der mit der Finne zwischen zumindest einigen der Polysiliziumstrukturen verbunden ist.
  • Bei der Herstellung typischer 2Cpp-FinFET-SRAM-Architekturen ist ein Prozessschritt, der einen Schnitt eines Abschnitts der Finnen in jeder Zelle erfordert, notwendig, um eine 6T-SRAM-Zelle auszubilden. Außerdem ist nach dem Ausbilden des ersten Satzes von Kontakten jeder der Zellen im Array ein zusätzlicher Verarbeitungsschritt erforderlich, um bestimmte gemeinsamen Kontakte auszubilden, die die Gates des ersten Paars von Pull-Up-/Pull-Down-Transistoren, die den ersten Inverter der Speicherzelle bilden, mit den Sources/Drains des zweiten Paars von Transistoren, die den zweiten Inverter der Speicherzelle bilden, zu verbinden, um die kreuzgekoppelte 6T-Zelle auszubilden. Die gemeinsam genutzten Kontakte erfordern einen anschließenden Verarbeitungsschritt, da sie Zellenkomponenten, beispielsweise Finnen, Poly und Kontakte, in der senkrechten Richtung von den Source/Drain-Kontakten verbinden.
  • Eine alternative FinFET-SRAM-Architektur ist eine 4Cpp-Architektur, die keinen Schnitt eines Abschnitts der Finnen in jeder Zelle erfordert und keinen gemeinsamen genutzten Kontakt benötigt, der einen anschließenden Verarbeitungsschritt erfordert. Jedoch führen typische 4Cpp-Architekturen zu einem überfüllten Metallschichtenentwurf, beispielsweise verlaufen die Bitleitung und die komplementäre Bitleitung in derselben Spur und verlangen Weglenkungsführungslösungen und zusätzliche Verarbeitungsschritte, um jene Lösungen in den Metallschichten zu implementieren.
  • In einigen hier offenbarten Ausführungsformen wird eine 4Cpp-FinFET-SRAM-Architektur bereitgestellt, die keinen Schnitt eines Abschnitts der Finnen in jeder Zelle erfordert, keinen gemeinsam genutzten Kontakt benötigt, und die die Metallschichtweglenkungsführung vereinfacht, wird dargelegt. In einigen Ausführungsformen weist eine 4Cpp-Zelle zwei 4Cpp-Bitzellen auf, die eine Bitleitung und eine komplementäre Bitleitung gemeinsam nutzen.
  • 1 ist ein Blockdiagramm, das ein Beispiel eines Speicherarrays 10 gemäß einigen Ausführungsformen darstellt. 1 zeigt ein Speicherarray 10 mit mehreren Speicherzellen 100, oder Bitzellen 100. Eine oder mehrere periphere Schaltungen (nicht dargestellt) können an einem oder mehreren Gebieten angeordnet werden, die sich peripher in Bezug auf das Speicherarray 10 oder innerhalb von diesem befinden. Die Speicherzelle 100 und die Peripherieschaltungen können durch komplementäre Bitleitungen BL und BLB gekoppelt werden und Daten können aus den Speicherzellen 100 über die komplementären Bitleitungen BL und BLB gelesen und darin geschrieben werden.
  • 2 ist ein Schaltungsdiagramm, das ein Beispiel einer Speicherzelle 100 gemäß einigen Ausführungsformen darstellt. Die Speicherzelle 100 weist eine Sechs-Transistor-SRAM-Struktur (6T-SRAM-Struktur) auf, ist aber nicht darauf beschränkt. In einigen Ausführungsformen können mehr oder weniger als sechs Transistoren verwendet werden, um die Speicherzelle 100 zu implementieren. Beispielsweise kann die Speicherzelle 100 in anderen Ausführungsformen eine 4T-, 8T- oder 10T-SRAM-Struktur verwenden, und in anderen Ausführungsformen kann sie eine speicherartige Bitzelle oder eine Baueinheit aufweisen. Die Speicherzelle 100 weist einen ersten Inverter auf, der durch ein NMOS/PMOS-Transistorpaar PUo und PD0, beispielsweise Pull-Up 0 und Pull-Down 0, ausgebildet wird. Die Speicherzelle 100 weist außerdem einen zweiten Inverter, der durch ein NMOS/PMOS-Transistorpaar PU1 und PD1 ausgebildet wird, und Zugriffstransistoren/Pass-Gates PGo und PG1 auf. Die Transistoren PD0, PD1, PGo und PG1 weisen n-Kanal-Metall-Oxid-Halbleiter-Transistoren (NMOS) auf, und die Transistoren PUo und PU1 weisen p-Kanal-Metall-Oxid-Halbleiter-Transistoren (PMOS) auf.
  • Leistung wird an jeden der Inverter geliefert, beispielsweise wird ein erster Anschluss jedes der Transistoren PUo und PU1 mit einer Versorgung VDD gekoppelt, während ein erster Anschluss jedes der Transistoren PD0 und PD1 mit einer Referenzspannung VSS, beispielsweise Masse, gekoppelt wird. Ein Bit von Daten wird in der Speicherzelle 100 als ein Spannungspegel am Knoten Q gespeichert und kann durch eine Schaltung über die Bitleitung BL gelesen werden. Ein Zugriff auf den Knoten Q wird durch den Pass-Gate-Transistor PG1 gesteuert. Der Knoten Qbar speichert das Komplement des Wertes am Q, beispielsweise wenn Q „high“ ist, ist Qbar „low“, und der Zugriff auf Qbar wird durch den Pass-Gate-Transistor PGo gesteuert.
  • Ein Gate des Pass-Gate-Transistors PG1 wird mit einer Wortleitung WL gekoppelt. Ein erster Source-/Drainanschluss (S/D-Anschluss) des Pass-Gate-Transistors PG1 wird mit einer Bitleitung BL gekoppelt, und ein zweiter S/D-Anschluss des Pass-Gate-Transistors PG1 wird mit den zweiten Anschlüssen der Transistoren PU1 und PD1 am Knoten Q gekoppelt.
  • Gleichermaßen wird ein Gate des Pass-Gate-Transistors PGo mit der Wortleitung WL gekoppelt. Ein erster S/D-Anschluss des Pass-Gate-Transistors PGo wird mit einer komplementären Bitleitung BLB gekoppelt, und ein zweiter erster S/D-Anschluss des Pass-Gate-Transistors PGo wird mit zweiten Anschlüssen der Transistoren PUo und PU1 am Knoten Qbar gekoppelt.
  • 3 ist ein Blockdiagramm, das einen Querschnitt einer Beispielhalbleiterstruktur gemäß einigen Ausführungsformen darstellt. Die Struktur 20 ist in der X-Achs- und Z-Achsrichtung gezeigt, während die Y-Achsrichtung senkrecht zur Ebene des in 3 dargestellten Querschnitts ist. Die Struktur 20 weist eine Basisschicht 110 und eine Verbindungsschicht 120 auf.
  • Im Allgemeinen weist die Basisschicht 110 ein Halbleitersubstrat auf, das wiederum Polysiliziumgebiete (beispielsweise auch als „Poly“ in dieser Offenbarung bezeichnet), Diffusionsgebiete, Halbleiterwannen (beispielsweise N-Wannen, P-Wannen, tiefe N-Wannen, tiefe P-Wannen) usw. aufweist, wobei Halbleitervorrichtungen (beispielsweise Transistoren, Dioden usw.) ausgebildet werden. Eine Verbindungsschicht 120 weist N (beispielsweise eine ganze Zahl von) leitfähige Schichten (beispielsweise Metallschichten M1 bis MN), die zum Verbinden von Vorrichtungen innerhalb von Schichten in der Verbindungsschicht 120 und zum Ausbilden elektrischer Verbindungen mit externen Vorrichtungen usw. verwendet werden. Die Verbindungsschicht 120 weist im Allgemeinen Durchkontaktierungen, dielektrische Zwischenschichtmaterialien, Passivierungsschichten, Bondpads, Häusungsressourcen usw. auf. Jede Metallschicht (beispielsweise leitfähige Schicht) M in der Verbindungsschicht 120 wird gewöhnlich Metall-Eins-, Metall-Zwei-, Metall-Drei-Schicht (M1, M2, M3 usw.) genannt. Zwischen den verschiedenen Metallschichten M befinden sich dielektrische Materialien (beispielsweise ein High-k-, ein Low-K-Material usw.) 130, die zum Isolieren der Metallschichten M verwendet werden. Die Basisschicht 110 und die Verbindungsschicht 120 werden häufig jeweils eine Front-End-Struktur bzw. eine Backend-Struktur genannt, da sie jeweils „Front-End-of-Line“ (FEOL) und „Back-End-of-Line“ (BEOL) im Halbleiterfertigungsprozess darstellen. In einigen Ausführungsformen werden Speicher- oder Speicherungselemente, die Speicherzellen aufweisen, Latches und Flipflops unter Verwendung der Basisschicht 110 und einer oder mehrerer der Metallschichten M gebildet.
  • 4 ist ein Blockdiagramm, das ein Beispiel einer Verbindungsmetallschichtstruktur 200 gemäß einigen Ausführungsformen darstellt. Die Metallschichtstruktur 200 weist mehrere leitfähige Schichten M (beispielsweise M1, M2, M3 usw.) auf. In der dargestellten Ausführungsform zeigt die Metallschichtstruktur 200 lediglich zwei Schichten (beispielsweise M2 und M3) und die in 5 dargestellte und weiter unten beschriebene Ausführungsform zeigt eine Querschnittsansicht der Metallschichtstruktur 200, die vier Schichten (beispielsweise M1, M2, M3 und M4) aufweist. Die Anzahl von Schichten, die in 4 und 5 dargestellt ist, dient lediglich der Veranschaulichung, und Metallschichtstrukturen 200, die andere Anzahlen von Schichten, beispielsweise von 1 bis N Schichten, aufweisen, liegen im Umfang der offenbarten Ausführungsformen.
  • In der in 4 dargestellten Ausführungsform weist jede Metallschicht M mehrere Metallstäbe MB, beispielsweise Metallstäbe MB21, MB22 und MB23 in der Schicht M2 und Metallstäbe MB31, MB32, MB33 in der Schicht M3, auf. In einigen Ausführungsformen ist die Form der Metallstäbe zylindrisch oder eine andere Form und kann eine beliebige Querschnittsform sein. In der dargestellten Ausführungsform sind alle der Metallstäbe MB in einer Schicht M im Wesentlichen zueinander parallel. In der dargestellten Ausführungsform weist jede Metallschicht M2 und M3 drei Metallstäbe MB auf, jedoch liegen Ausgestaltungen, die andere Anzahlen von Metallstäben MB pro Metallschicht M aufweisen, innerhalb des Umfangs der offenbarten Ausführungsformen. In einigen Ausführungsformen verläuft ein erster Satz von Metallstäben MB (beispielsweise Metallstäbe MB in den Metallschichten M1, M3, M5 usw.) in einer ersten Richtung (beispielsweise X-Achsrichtung), während ein zweiter Satz von Metallstäben MB (beispielsweise in den Metallschichten M2, M4, M6 usw.) in einer zweiten Richtung (beispielsweise Y-Achsrichtung) verläuft, wobei die X-Achsrichtung senkrecht zur Y-Achsrichtung ist. Andere Ausgestaltungen, bei denen alle Stäbe MB in einer Richtung, beispielsweise X-Achsrichtung, Y-Achsrichtung oder einer beliebigen anderen bequemen Richtung, oder einer Kombination von Richtungen, einschließlich nicht senkrechter Richtungen, verlaufen, liegen innerhalb des Umfangs der offenbarten Ausführungsformen. In der in 4 dargestellten Ausführungsform weist jeder Metallstab MB eine Breite Wbar auf. In einigen Ausführungsformen weisen alle Breiten Wbar dieselbe Abmessung auf, aber die offenbarten Ausführungsformen sind nicht auf eine solche Ausgestaltung beschränkt. Je nach Entwurfsentscheidungen können die Breiten Wbar andere Abmessungen aufweisen (beispielsweise kann eine Breite Wbar kürzer/länger sein als die andere). Zwei benachbarte Metallstäbe MB sind um einen Abstand beabstandet oder getrennt, beispielsweise einen Abstand D. In einigen Ausführungsformen werden Abstände D gewählt, um die Mindestanforderungen des Abstands zwischen zwei Metallstäben MB zum Ausbilden einer Kapazität zwischen jenen zwei Stäben zu erfüllen. In einigen Ausführungsformen weisen alle Abstände D in der Metallschichtstruktur 200 dieselbe Abmessung auf, aber die offenbarten Ausführungsformen sind nicht auf eine solche Ausgestaltung beschränkt. Das heißt, die Abstände D können andere Abmessungen aufweisen (beispielsweise kann ein Abstand D kürzer/länger sein als der andere). Die Dicke eines Metallstabs MB in einer Schicht M ist proportional zur Dicke der Schicht M, die von der Prozesstechnologie abhängig sein kann, und verschiedene Gruppen von Schichten M können unterschiedliche Dicken aufweisen. Beispielsweise kann eine erste Gruppe von Metallschichten M (beispielsweise Mx) eine erste Dicke aufweisen, eine zweite Gruppe der Metallschicht M (beispielsweise My) kann eine zweite Dicke aufweisen, und eine dritte Gruppe von Metallschichten (beispielsweise Mz) kann eine dritte Dicke aufweisen usw., wobei die erste, die zweite und die dritte Dicke verschieden sind. In der dargestellten Ausführungsform weist die Metallschichtstruktur 200 eine Breite W und eine Länge L auf.
  • 5 ist ein Blockdiagramm, das einen Querschnitt eines Beispiels für eine Verbindungsmetallschichtstruktur 200 gemäß einigen Ausführungsformen darstellt. In der dargestellten Ausführungsform weist die Metallschichtstruktur 200 Metallschichten M1 und M3, die Metallstäbe MB, beispielsweise Metallleiterbahnen, Drähte, Leiter usw., aufweisen, die parallel zur X-Achse ausgerichtet sind, und Metallschichten M2 und M4, die Metallstäbe MB aufweisen, die parallel zur Y-Achse und senkrecht zu den Metallstäben M1 und M3 ausgerichtet sind, auf. In der dargestellten Ausführungsform sind die Metallschichten M durch das dielektrische Material 130 getrennt.
  • 6 ist ein Blockdiagramm, das einen Querschnitt einer Beispielhalbleiterstruktur 300 gemäß einigen Ausführungsformen darstellt. Die dargestellte Ausführungsform weist eine FEOL-Schicht, die Halbleiterstrukturen aufweist, und eine BEOL-Schicht, die Verbindungsmetallschichtstrukturen aufweist, auf.
  • In der dargestellten Ausführungsform zeigt die FEOL-Schicht einen Pass-Gate-FinFET-Transistor 310. Der FinFET-Transistor 310 weit ein Halbleitersubstrat, ein Finne, ein Isolationsgebiet, eine Polysiliziumstruktur, beispielsweise Poly, die leitfähigen Kontakte S und D, die mit der Finne verbunden sind, und den leitfähigen G-Kontakt, der mit der Polysiliziumstruktur verbunden ist, auf. In der dargestellten Ausführungsform stellt die Finne den Leitungspfad für den Strom dar (die Finne kann außerdem als das Diffusionsgebiet oder Oxiddiffusionsgebiet bezeichnet werden). Die Polysiliziumstruktur wirkt als ein Gate, das einen Stromfluss in der Finne vom S-Kontakt (beispielsweise Source) zum D-Kontakt (beispielsweise Drain) ermöglicht. Beispielsweise kann für ein Spannungspotential zwischen dem S- und dem D-Kontakt ein Strom in der Finne von S nach D in Abhängigkeit von einer an die Polysiliziumstruktur angelegten Spannung fließen. Wenn eine niedrigere Spannung als eine Schwellenspannung an das Poly angelegt wird, kann kein nennenswerter Strom in der Finne vom S- zum D-Kontakt fließen, und der Transistor 310 ist „aus“. Wenn eine Spannung, die größer gleich der Schwellenspannung ist, an das Poly angelegt wird, fließt ein nennenswerter Strom von S nach D über die Finne und der Transistor 310 ist „ein“. In einigen Ausführungsformen bilden die S-, D- und G-Kontakte Verbindungen zwischen mehreren Finnen und Polysiliziumstrukturen in der FEOL-Schicht, wodurch die Sources, die Drains und die Gates eines oder mehrerer Transistoren verbunden werden. In einigen Ausführungsformen werden die Sources, Die Drains und die Gates des Transistors 310 mit einer Verbindungsmetallschichtstruktur in der BEOL-Schicht verbunden. Beispielsweise werden typischerweise die Gates des Transistors 310 mit einer Wortleitung verbunden, wobei die Wortleitung eines der Metallstäbe in einer der Schichten der Verbindungsmetallstruktur in der BEOL-Schicht ist, und die S/D-Kontakte der Pass-Gate-Transistoren 310 werden gleichermaßen mit den komplementären Bitleitungen BL und BLB verbunden, wobei die komplementären Bitleitungen BL und BLB die anderen der Metallstäbe in einer oder mehreren der Metallschichten in der BEOL-Schicht sind. In einigen Ausführungsformen dient die BEOL-Schicht dazu, den Transistor 310 mit peripheren Schaltungen, beispielsweise für Lese-/Schreiboperationen, zu verbinden. In der dargestellten Ausführungsform sind die D- und G-Kontakte mit den Metallstäben in der BEOL-Schicht unter Verwendung von Durchkontaktierungen verbunden. Beispielsweise bildet Via1 (Durchkontaktierung1) eine Verbindung zwischen dem D-Kontakt mit einem Metallstab, beispielsweise einer Bitleitung, in der ersten Metallschicht M1 über der FEOL-Schicht. In der dargestellten Ausführungsform verbindet eine separate Via1 den G-Kontakt mit einem leitfähigen Landing-Pad in der M1-Schicht, und Via2 verbindet das leitfähige Landing-Pad mit einem Metallstab, beispielsweise der Wortleitung, in der M2-Schicht. In einigen Ausführungsformen kann das leitfähige Landing-Pad in der M1-Schicht aus einem Metallstab ausgebildet werden, der in der Ebene seiner Metallschicht geschnitten oder unterbrochen wurde. Beispielsweise kann das leitfähige Landing-Pad aus einem Metallstab, wie beispielsweise dem in 5 dargestellten Metallstab MB11, ausgebildet werden, wobei MB11 entlang seiner Länge in der X-Achsrichtung an Positionen, die D auf jeder Seite des MB22-Metallstabs in der Metallschicht über ihm entsprechen, getrennt oder unterbrochen wurde, wodurch ein leitfähig isolierter kurzer Metallstab, oder Pad, ausgebildet wurde.
  • 7 ist ein Layoutdiagramm, das ein Beispiel einer 4Cpp-FinFET-SRAM-Zelleneinheit 400 gemäß einigen Ausführungsformen darstellt. Die 4Cpp-FinFET-SRAM-Zelleneinheit 400 weist eine erste 4Cpp-Speicherbitzelle, beispielsweise die Bitzelle 410, und eine zweite Bitzelle 450, auf. Die in 7 dargestellte Ausführungsform weist außerdem Metallleitungen in einer ersten Metallschicht, beispielsweise M1, wie in 5 dargestellt, und Metallleitungen in einer zweiten Metallschicht, beispielsweise M2, wie in 5 dargestellt. In der dargestellten Ausführungsform bilden jede der ersten Bitzelle 410 und der zweiten Bitzelle 450 eine 6T-SRAM-Speicherzelle, beispielsweise die Speicherzelle 100, die vorstehend im Zusammenhang mit 2 dargestellt und beschrieben wurde, die die Transistoren PG0, PU0, PD0, PG1, PU1 und PD1 aufweist.
  • In der dargestellten Ausführungsform weist die erste Bitzelle 410 Finnen 412 und 414, Polysiliziumstrukturen 422, 424, 426 und 428, und S/D-Kontakte 432, 434 und 436 auf. Die erste Bitzelle 410 weist außerdem die Durchkontaktierungen 441 bis 448 auf, die Komponenten der ersten Bitzelle 410 in der FEOL-Schicht mit leitfähigen Leitungen oder Leiterbahnen, beispielsweise Metallstäben, in der BEOL-Schicht verbinden. In der dargestellten Ausführungsform weisen die Finnen 412 und 414 eine längere Abmessung (beispielsweise eine Länge) entlang einer ersten Richtung, beispielsweise der X-Achsrichtung, auf, wie in 7 dargestellt, und sind voneinander in einer zweiten Richtung, beispielsweise der Y-Achsrichtung, getrennt. Die Polysiliziumstrukturen 422 bis 428 und die S/D-Kontakte 432 bis 436 weisen eine längere Abmessung (beispielsweise eine Länge) entlang der zweiten Richtung, beispielsweise der Y-Achsrichtung, auf, wie in 7 dargestellt, und sind voneinander in der ersten Richtung, beispielsweise der X-Achsrichtung, getrennt. In einigen Ausführungsformen weisen die Längen der Finnen, des Poly und der S/D-Kontakte Längen auf, die nicht ihre längsten Abmessungen sind, beispielsweise können die Finnen, das Poly und die S/D-Kontakte eine quadratische, elliptische, kreisförmige oder eine beliebige andere Form aufweisen.
  • In der dargestellten Ausführungsform wird Leistung auf den VDD-Leitungen in der ersten Metallschicht M1 geliefert und wird mit dem S/D-Kontakt 434 von sowohl PUo als auch PU1 der ersten Bitzelle 410 über die Durchkontaktierung 441 verbunden. Der S/D-Kontakt 434 ist mit der Finne 412 daneben verbunden, steht aber mit der Polysiliziumstruktur 424 nicht in Kontakt. Das Poly 424 ist außerdem mit der Finne 412 verbunden. Der S/D-Kontakt 432 ist mit der Finne 412 auf der entgegengesetzten Seite des Poly 424 als der S/D-Kontakt 434, beispielsweise in der negativen X-Achsrichtung, verbunden und befindet sich neben dem Poly 424 jedoch nicht in Kontakt damit. Der S/D-Kontakt 434, die Finne 412, das Poly 424 und der S/D-Kontakt 432 bilden den PU0-Transistor mit den S/D-Kontakten 434 und 432 als den Sources und den Drains und dem Poly 424 als dem Gate. Der PU1-Transistor wird durch die S/D-Kontakte 434, 436 und das Poly 426 ausgebildet, von denen alle mit der Finne 412 verbunden sind, wobei sich der S/D-Kontakt 436 neben dem Poly 426 aber nicht in Kontakt damit und auf der entgegengesetzten Seite des Poly 426 als der S/D-Kontakt 434 befindet.
  • In der dargestellten Ausführungsform erstrecken sich die S/D-Kontakte 432 und 436 von der Finne 412 in der zweiten Richtung, beispielsweise in der negativen Y-Achsrichtung, und sind mit der Finne 414 verbunden. Die Polysiliziumstrukturen 424 und 426 erstrecken sich gleichermaßen in der zweiten Richtung und sind mit der Finne 414 verbunden. In der dargestellten Ausführungsform ist die zweite Richtung im Allgemeinen senkrecht zur ersten Richtung, und die S/D-Kontakte 432, 436 und die Polys 424 und 426 wiederholen ihre Anordnung auf der Finne 414 als jene von der Finne 412, nämlich der S/D-Kontakt 432, das Poly 424, das Poly 426 und der S/D-Kontakt 436 in der positiven X-Achsrichtung. In der dargestellten Ausführungsform ist der S/D-Kontakt 404 mit der Finne 414 zwischen dem Poly 424 und dem Poly 426 verbunden und ist mit VSS in der M1-Metallschicht über die Durchkontaktierung 494 verbunden. Der S/D-Kontakt 432, die Finne 414, das Poly 424 und der S/D-Kontakt 404 bilden den PDo-Transistor mit den S/D-Kontakten 432 und 404 als den Sources und den Drains und dem Poly 424 als dem Gate. Gleichermaßen wird entlang der Finne 414 in der positiven X-Achsrichtung der PD1-Transistor durch den S/D-Kontakt 404, das Poly 426 und den S/D-Kontakt 436 ausgebildet, von denen alle mit der Finne 414 verbunden sind. In der dargestellten Ausführungsform nutzen die PD0- und PD1-Transistoren den S/D-Kontakt 404 gemeinsam und sind dadurch mit der Referenzspannung VSS in der M1-Schicht, beispielsweise Masse, verbunden. Das Poly 424 stellt das Gate sowohl für den PUo als auch den PDo-Transistor dar, und von daher sind die Gates der PU0- und PD0-Transistoren verbunden, wie in 2 dargestellt. Gleichermaßen stellt das Poly 426 das Gate sowohl für den PU1- als auch den PD1-Transistor dar, und von daher sind die Gates der PU1- und PD1-Transistoren verbunden, wie in 2 dargestellt.
  • In der dargestellten Ausführungsform ist ein Poly 422 mit der Finne 414 zwischen den S/D-Kontakten 432 und 402 verbunden, von denen jeder auch mit der Finne 414 verbunden ist, wodurch der Pass-Gate-Transistor PGo ausgebildet wird. Der S/D-Kontakt 402 ist mit der Bitleitung BL in der M1-Metallschicht über die Durchkontaktierung 492 verbunden, wodurch ein Source-/Drainanschluss des Transistors PGo mit der Bitleitung BL verbunden wird. Gleichermaßen ist das Poly 428 mit der Finne 414 zwischen den S/D-Kontakten 436 und 406 verbunden, von denen jeder auch mit der Finne 414 verbunden ist, wodurch der Pass-Gate-Transistor PG1 ausgebildet wird. Der S/D-Kontakt 406 ist mit der komplementären Bitleitung BLB in der Mi-Metallschicht über die Durchkontaktierung 496 verbunden, wodurch ein Source-/Drainanschluss des Transistors PG1 mit der komplementären Bitleitung BLB verbunden wird.
  • In der dargestellten Ausführungsform ist das Poly 426 mit dem S/D-Kontakt 432 durch eine leitfähige Leitung in der M1-Schicht verbunden. Diese Verbindung kommt in dem gezeigten Beispiel dadurch zustande, dass das Poly 426 mit der leitfähigen Leitung in der Mi-Schicht über die Durchkontaktierung 443 verbunden wird und der S/D-Kontakt 432 mit der leitfähigen Leitung in der M1-Schicht über die Durchkontaktierung 442 verbunden wird. Von daher werden die Gates des PU1- und des PD1-Transistors mit einem S/D-Anschluss jedes der PU0-, PD0- und PG0-Transistoren am Knoten Q verbunden, wie in 2 dargestellt. Gleichermaßen ist das Poly 424 mit dem S/D-Kontakt 436 durch eine leitfähige Leitung in der M1-Schicht verbunden. Diese Verbindung kommt in dem gezeigten Beispiel dadurch zustande, dass das Poly 424 mit der leitfähigen Leitung in der M1-Schicht über die Durchkontaktierung 447 verbunden wird und der S/D-Kontakt 436 mit der leitfähigen Leitung in der M1-Schicht über die Durchkontaktierung 448 verbunden wird. Von daher werden die Gates des PU0- und des PD0-Transistors mit einem S/D-Anschluss jedes der PU1-, PD1- und PG1-Transistoren am komplementären Knoten Qbar verbunden, wie in 2 dargestellt.
  • In der dargestellten Ausführungsform sind das Poly 422 und das Poly 428, beispielsweise die Gates des PG0- und des PG1-Transistors, durch eine leitfähige Leitung in der M1-Schicht verbunden. Diese Verbindung kommt in dem gezeigten Beispiel dadurch zustande, dass das Poly 422 mit der leitfähigen Leitung in der M1-Schicht über die Durchkontaktierung 444 verbunden wird und das Poly 428 mit der leitfähigen Leitung in der M1-Schicht über die Durchkontaktierung 446 verbunden wird. Die leitfähige Leitung in der M1-Schicht ist mit einer leitfähigen Leitung in der M2-Schicht, beispielsweise der Wortleitung WL0, über die Durchkontaktierung 445 verbunden. Von daher sind in der dargestellten Ausführungsform beide Gates der PG0- und PG1-Transistoren mit der Wortleitung WLo verbunden, wie in 2 dargestellt. In der dargestellten Ausführungsform weist die leitfähige Leitung in der ersten Metallschicht M1, die die Gates von PGo und PG1 verbindet, eine Längenabmessung auf, die senkrecht zu jener der leitfähigen Leitung in der zweiten Metallschicht M2, beispielsweise der Wortleitung WL0, ist.
  • In der dargestellten Ausführungsform weist die zweite Bitzelle 450 Finnen 452 und 454, Polysiliziumstrukturen 462, 464, 466 und 468, und S/D-Kontakte 472, 474 und 476 auf. Die erste Bitzelle 410 weist außerdem die Durchkontaktierungen 481 bis 488 auf, die Komponenten der zweiten Bitzelle 450 in der FEOL-Schicht mit leitfähigen Leitungen oder Leiterbahnen, beispielsweise Metallstäben, in der BEOL-Schicht verbinden. In der dargestellten Ausführungsform weisen die Finnen 452 und 454 eine längere Abmessung (beispielsweise eine Länge) entlang einer ersten Richtung, beispielsweise der X-Achsrichtung, wie in 7 dargestellt, auf und sind voneinander in einer zweiten Richtung, beispielsweise der Y-Achsrichtung, getrennt. Die Polysiliziumstrukturen 462 bis 468 und die S/D-Kontakte 472 bis 476 weisen eine längere Abmessung (beispielsweise eine Länge) entlang der zweiten Richtung, beispielsweise der Y-Achsrichtung, wie in 7 dargestellt, auf und sind voneinander in der ersten Richtung, beispielsweise der X-Achsrichtung, getrennt. In einigen Ausführungsformen weisen die Längen der Finnen, des Poly und der S/D-Kontakte Längen auf, die nicht ihre längsten Abmessungen sind, beispielsweise können die Finnen, das Poly und die S/D-Kontakte eine quadratische, elliptische, kreisförmige oder eine beliebige andere Form aufweisen.
  • In der dargestellten Ausführungsform wird Leistung auf den VDD-Leitungen in der ersten Metallschicht M1 geliefert und wird mit dem S/D-Kontakt 474 von sowohl PUo als auch PU1 der zweiten Bitzelle 450 über die Durchkontaktierung 481 verbunden. Der S/D-Kontakt 474 ist mit der Finne 452 daneben verbunden, steht aber mit der Polysiliziumstruktur 464 nicht in Kontakt. Das Poly 464 ist außerdem mit der Finne 452 verbunden. Der S/D-Kontakt 472 ist mit der Finne 452 auf der entgegengesetzten Seite des Poly 464 als der S/D-Kontakt 474, beispielsweise in der negativen X-Achsrichtung, verbunden und befindet sich neben dem Poly 464 jedoch nicht in Kontakt damit. Der S/D-Kontakt 474, die Finne 452, das Poly 464 und der S/D-Kontakt 472 bilden den PU0-Transistor mit den S/D-Kontakten 474 und 472 als den Sources und den Drains und dem Poly 464 als dem Gate. Der PU1-Transistor wird durch die S/D-Kontakte 474, 476 und das Poly 466 ausgebildet, von denen alle mit der Finne 452 verbunden sind, wobei sich der S/D-Kontakt 476 neben dem Poly 466, aber nicht in Kontakt damit und auf der entgegengesetzten Seite des Poly 466 als der S/D-Kontakt 474 befindet.
  • In der dargestellten Ausführungsform erstrecken sich die S/D-Kontakte 472 und 476 von der Finne 452 in der zweiten Richtung, beispielsweise in der positiven Y-Achsrichtung, und sind mit der Finne 454 verbunden. Die Polysiliziumstrukturen 464 und 466 erstrecken sich gleichermaßen in der zweiten Richtung und sind mit der Finne 454 verbunden. In der dargestellten Ausführungsform ist die zweite Richtung im Allgemeinen senkrecht zur ersten Richtung, und die S/D-Kontakte 472, 476 und die Polys 464 und 466 wiederholen ihre Anordnung auf der Finne 454 als jene von der Finne 452, nämlich der S/D-Kontakt 472, das Poly 464, das Poly 466 und der S/D-Kontakt 476 in der positiven X-Achsrichtung. In der dargestellten Ausführungsform erstreckt sich der S/D-Kontakt 404 von der Finne 414 in der negativen Y-Achsrichtung und ist mit der Finne 454 zwischen dem Poly 464 und dem Poly 466 verbunden und ist mit VSS in der M1-Metallschicht über die Durchkontaktierung 494 verbunden, wie vorstehend beschrieben. Von daher „teilen sich“ die erste Bitzelle 410 und die zweite Bitzelle den S/D-Kontakt 404. Der S/D-Kontakt 472, die Finne 454, das Poly 464 und der S/D-Kontakt 404 bilden den PDo-Transistor mit den S/D-Kontakten 472 und 404 als den Sources und den Drains und dem Poly 464 als dem Gate. Gleichermaßen wird entlang der Finne 454 in der positiven X-Achsrichtung der PD1-Transistor durch den S/D-Kontakt 404, das Poly 466 und den S/D-Kontakt 476 ausgebildet, von denen alle mit der Finne 454 verbunden sind. In der dargestellten Ausführungsform nutzen die PD0- und PD1-Transistoren den S/D-Kontakt 404 gemeinsam und sind dadurch mit der Referenzspannung VSS in der M1-Schicht, beispielsweise Masse, verbunden. Das Poly 464 stellt das Gate sowohl für den PU0- als auch den PDo-Transistor dar, und von daher sind die Gates der PU0- und PD0-Transistoren verbunden, wie in 2 dargestellt. Gleichermaßen stellt das Poly 466 das Gate sowohl für den PU1- als auch den PD1-Transistor dar, und von daher sind die Gates der PU1- und PD1-Transistoren verbunden, wie in 2 dargestellt.
  • In der dargestellten Ausführungsform ist ein Poly 462 mit der Finne 454 zwischen den S/D-Kontakten 472 und 402 verbunden, von denen jeder auch mit der Finne 454 verbunden ist, wodurch der Pass-Gate-Transistor PGo ausgebildet wird. In der dargestellten Ausführungsform erstreckt sich der S-/D-Kontakt 402 von der Finne 414 in der negativen Y-Achsrichtung und ist mit der Finne 454 verbunden, und ist mit der Bitleitung BL in der M1-Metallschicht über die Durchkontaktierung 492 verbunden, wie vorstehend beschrieben, wodurch ein Source-/Drain-Anschluss des Transistors PGo mit der Bitleitung BL verbunden wird. Von daher „teilen sich“ die erste Bitzelle 410 und die zweite Bitzelle den S/D-Kontakt 402 und nutzen außerdem die Bitleitung BL gemeinsam. Gleichermaßen ist das Poly 468 mit der Finne 454 zwischen den S/D-Kontakten 476 und 406 verbunden, von denen jeder auch mit der Finne 414 verbunden ist, wodurch der Pass-Gate-Transistor PG1 ausgebildet wird. In der dargestellten Ausführungsform erstreckt sich der S-/D-Kontakt 406 von der Finne 414 in der negativen Y-Achsrichtung und ist mit der Finne 454 verbunden, und ist mit der komplementären Bitleitung BLB in der M1-Metallschicht über die Durchkontaktierung 496 verbunden, wie vorstehend beschrieben, wodurch ein Source-/Drain-Anschluss des Transistors PG1 mit der komplementären Bitleitung BLB verbunden wird. Von daher „teilen sich“ die erste Bitzelle 410 und die zweite Bitzelle den S/D-Kontakt 406 und nutzen außerdem die komplementäre Bitleitung BLB gemeinsam.
  • In der dargestellten Ausführungsform ist das Poly 464 mit dem S/D-Kontakt 476 durch eine leitfähige Leitung in der M1-Schicht verbunden. Diese Verbindung kommt in dem gezeigten Beispiel dadurch zustande, dass das Poly 464 mit der leitfähigen Leitung in der Mi-Schicht über die Durchkontaktierung 483 verbunden wird und der S/D-Kontakt 476 mit der leitfähigen Leitung in der M1-Schicht über die Durchkontaktierung 482 verbunden wird. Von daher werden die Gates des PU0- und des PD0-Transistors mit einem S/D-Anschluss jedes der PU1-, PD1- und PG1-Transistoren am Knoten Qbar verbunden, wie in 2 dargestellt. Gleichermaßen ist das Poly 466 mit dem S/D-Kontakt 472 durch eine leitfähige Leitung in der M1-Schicht verbunden. Diese Verbindung kommt in dem gezeigten Beispiel dadurch zustande, dass das Poly 466 mit der leitfähigen Leitung in der M1-Schicht über die Durchkontaktierung 487 verbunden wird und der S/D-Kontakt 472 mit der leitfähigen Leitung in der M1-Schicht über die Durchkontaktierung 488 verbunden wird. Von daher werden die Gates des PU1- und des PD1-Transistors mit einem S/D-Anschluss jedes der PU0-, PD0- und PG0-Transistoren am komplementären Knoten Q verbunden, wie in 2 dargestellt.
  • In der dargestellten Ausführungsform sind das Poly 462 und das Poly 468, beispielsweise die Gates des PG0- und des PG1-Transistors, durch eine leitfähige Leitung in der M1-Schicht verbunden. Diese Verbindung kommt in dem gezeigten Beispiel dadurch zustande, dass das Poly 462 mit der leitfähigen Leitung in der M1-Schicht über die Durchkontaktierung 484 verbunden wird und das Poly 468 mit der leitfähigen Leitung in der M1-Schicht über die Durchkontaktierung 486 verbunden wird. Die leitfähige Leitung in der M1-Schicht ist mit einer leitfähigen Leitung in der M2-Schicht, beispielsweise der Wortleitung WL0, über die Durchkontaktierung 485 verbunden. Von daher sind in der dargestellten Ausführungsform beide Gates der PG0- und PG1-Transistoren mit der Wortleitung WL1 verbunden. In der dargestellten Ausführungsform weist die leitfähige Leitung in der ersten Metallschicht M1, die die Gates von PGo und PG1 verbindet, eine Längenabmessung auf, die senkrecht zu jener der leitfähigen Leitung in der zweiten Metallschicht M2 ist, beispielsweise der Wortleitung WL1.
  • Wie vorstehend beschrieben, werden in dem in 7 dargestellten Beispiel die S/D-Kontakte 402, 404 und 406 gemeinsam zwischen der ersten Bitzelle 420 und der zweiten Bitzelle 450 der 4Cpp-FinFET-SRAM-Zelleneineheit 400 genutzt. Von daher können die S/D-Kontakte 402, 404 und 404 derart betrachtet werden, dass sie sowohl Teil der ersten Bitzelle 410 als auch der zweiten Bitzelle 450 sind. In einigen Ausführungsformen sind zusätzliche oder anschließende Verarbeitungsschritte nicht erforderlich, um die gemeinsam genutzten S/D-Kontakte 402, 404 und 406 auszubilden.
  • In dem in 7 dargestellten Beispiel befinden sich die Bitleitung BL und die komplementäre Bitleitung BLB in verschiedenen „Spuren“, beispielsweise verschiedenen Leitungen in derselben Metallschicht M1, wodurch eine Überfüllung der BEOL-Metallschichten reduziert wird. Beispielsweise entspricht in einigen Ausführungsformen, in der Terminologie der in 4 und 5 gezeigten Darstellungen, die Bitleitung BL dem Metallstab MB11 und die komplementäre Bitleitung BLB entspricht dem Metallstab MB21. In einigen Ausführungsformen erfordert die 4Cpp-FinFET-SRAM-Zelleneinheit 400 keinen Schnitt einer Finnenstruktur oder eines Gebiets. In einigen Ausführungsformen benötigt die 4Cpp-FinFET-SRAM-Zelleneinheit 400 keine bestimmten gemeinsam genutzten Kontakte, beispielsweise gemeinsam genutzte Kontakte, die einen anschließenden Verarbeitungsschritt erfordern, da sie Zellenkomponenten, beispielsweise Finnen, Poly und Source/Drain-Kontakte, in der senkrechten Richtung von den Source/Drain-Kontakten verbinden.
  • 8 ist ein Schaltungsdiagramm, das ein Beispiel einer 4Cpp-FinFET-SRAM-Zelleneinheit 400 gemäß einigen Ausführungsformen darstellt. Das in 8 dargestellte Beispiel entspricht im Allgemeinen zwei der in 2 dargestellten 6T-SRAM-Zellen, die angeordnet sind, um mit derselben Bitleitung BL und der komplementären Bitleitung BLB in einer Zeile oder einer Spalte eines Speicherarrays, wie beispielsweise des in 1 dargestellten Speicherarrays 10, verbunden zu werden. Im dargestellten Beispiel weist die 4Cpp-FinFEZ-SRAM-Zelleneineiheit 400 eine erste Bitzelle 410 und eine zweite Bitzelle 450 auf. Das in 8 dargestellte Beispiel repräsentiert das Schaltungsdiagramm der FinFET-Layoutstruktur, die in 7 gezeigt ist. Im dargestellten Beispiel verbindet die gemeinsam genutzte Verbindungsstelle 492 die erste Bitzelle 410 und die zweite Bitzelle 450 mit der Bitleitung BL, wie in 7 dargestellt. Gleichermaßen verbindet die gemeinsam genutzte Verbindungsstelle 496 die erste Bitzelle 410 und die zweite Bitzelle 450 mit der komplementären Bitleitung BLB, wie in 7 dargestellt.
  • 9 ist ein Blockdiagramm, das ein Beispielarray 600 eines Arrays von Speicherzelleneinheiten gemäß einigen Ausführungsformen darstellt. Das Array 600 weist neun Speicherzellen 400 auf, die in einer 3×3-Gitterstruktur angeordnet sind. Im dargestellten Beispiel entsprechen die Speicherzellen 400 den 4Cpp-FinFET-SRAM-Zelleneinheiten 400. Das in 9 gezeigte Beispiel veranschaulicht ein Beispiel für eine Wortleitungs- und komplementäre Bitleitungsanordnung einer Speicherarrayvorrichtung, die eine 4Cpp-FinFET-SRAM-Architektur verwendet, wie beispielsweise der 4Cpp-FinFET-SRAM-Zelleneinheit 400.
  • In der dargestellten Ausführungsform wird die Verbindung der Bitzellen 410 und 450 mit der Bitleitung BL über die Durchkontaktierung 492 getätigt, die mit dem gemeinsam genutzten S/D-Kontakt 402 verbunden ist, der ein gemeinsam genutzter S/D-Kontakt der beiden Pass-Gate-PGo-Transistoren der beiden Bitzellen 410 und 450 ist. Gleichermaßen wird die Verbindung der Bitzellen 410 und 450 mit der komplementären Bitleitung BLB über die Durchkontaktierung 496 getätigt, die mit dem gemeinsam genutzten S/D-Kontakt 406 verbunden ist, der ein gemeinsam genutzter S/D-Kontakt der beiden Pass-Gate-PG1-Transistoren der beiden Bitzellen 410 und 450 ist.
  • Im dargestellten Beispiel wird die Wortleitung jeder der Bitzellen 410 in einer Spalte gemeinsam genutzt, und die Wortleitung jeder der Bitzellen 450 in der Spalte wird gemeinsam genutzt. Beispielsweise ist jedes der Gates der PG0- und PG1-Transistoren der Bitzellen 410 in Spalte C mit WL1 verbunden, und jedes der Gates der PG0- und PG1-Transistoren der Bitzellen 450 in Spalte C ist mit WL0 verbunden. Gleichermaßen sind im dargestellten Beispiel die Bitzellen 410 in Spalte B mit WL3 verbunden, die Bitzellen 450 in Spalte sind mit WL2 verbunden, die Bitzellen 410 in Spalte A sind mit WL5 verbunden, die Bitzellen 450 in Spalte A sind mit WL 4 verbunden. In der dargestellten Ausführungsform ist die Wortleitungsanordnung, bezugnehmend darauf, dass jede Bitzelle in der Spalte mit benachbarten Wortleitungen auf eine Jedes-Zweite-Weise verbunden ist, eine „Jedes-Zweite“- oder „Gerade-Ungerade“-Anordnung. Beispielsweise sind alle der Bitzellen 410 in Spalte C mit der „ungeraden“ Wortleitung WL1 verbunden, und alle der Bitzellen 450 in Spalte C sind mit der „geraden“ Wortleitung WL0 verbunden. In der dargestellten Ausführungsform sind die Bitzellen 410 in Spalten A und B gleichermaßen jeweils mit einer „ungeraden“ Wortleitung WL5 bzw. WL3 verbunden, und die Bitzellen 450 in Spalten A und B sind gleichermaßen alle jeweils mit einer „ungeraden“ Wortleitung WL4 bzw. WL2 verbunden.
  • 10 ist ein Blockdiagramm, das ein anderes Beispielarray 700 eines Arrays von Speicherzelleneinheiten gemäß einigen Ausführungsformen darstellt. Das in 10 dargestellte Beispiel repräsentiert eine, in Bezug auf die in 9 gezeigte, alternative Wortleitungsverbindungsanordnung.
  • In der dargestellten Ausführungsform ist die Wortleitungsanordnung, bezugnehmend darauf, dass die erste Bitzelle 410 einer ersten 4Cpp-FinFET-SRAM-Zelleneinheit 400 mit derselben Wortleitung verbunden ist wie die zweite Bitzelle 450 einer benachbarten 4Cpp-FinFET-SRAM-Zelleneinheit 400 in derselben Spalte, eine „Ungerade-Ungerade, Gerade-Gerade“-Anordnung. Beispielsweise ist in der dargestellten Ausführungsform die erste Bitzelle 410 der Zelleneinheit 400 in Zeile 1 und Spalte C mit derselben Wortleitung WL1 verbunden wie die zweite Bitzelle 450 der Zelleneinheit 400 in Zeile 2 und Spalte C. Die erste Bitzelle der Zelleneinheit 400 in Zeile 2 und Spalte C ist mit derselben Wortleitung WLo verbunden wie die zweite Bitzelle 450 der Zelleneinheit 400 in Zeile 3 und Spalte C, und die Struktur wiederholt sich, wobei die Wortleitungsverbindung zwischen WLo und WL1 alle zwei Bitzellen wechselt, wobei sich die Bitzellen in benachbarten Zelleneinheiten 400 befinden.
  • 11 ist ein Layoutdiagramm, das ein Beispiel einer 4Cpp-FinFET-SRAM-Zelleneinheit 800 gemäß einigen Ausführungsformen darstellt. Im dargestellten Beispiel weist die 4Cpp-FinFET-SRAM-Zelleneinheit 800 CPODE-Strukturen (Continuous Poly On Oxide Definition Edge) 802, 804, 806 und 808 auf.
  • In einigen Ausführungsformen stoßen, wenn eine Halbleitervorrichtung, wie beispielsweise ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET), durch verschiedene Technologieknoten verkleinert wird, die Häusungsdichte der Vorrichtung und die Leistungsfähigkeit der Vorrichtung wegen des Vorrichtungslayouts und der Vorrichtungsisolation auf Herausforderungen. Um einen Leckstrom zwischen benachbarten Vorrichtungen (Zellen) zu vermeiden, nutzt das Standardzellenlayout Dummy-Polysilizium-Abschnitte, die auf Rändern eines Siliziumoxiddefinitionsgebiets (OD-Gebiets), beispielsweise einer Finne in einem FinFET, ausgebildet sind, d.h. Poly-on-OD-Rand (PODE). Das PODE hilft dabei, eine bessere Vorrichtungsleistungsfähigkeit und eine bessere Kontrolle des Polyprofils zu erzielen. Die Finnenisolationsstruktur weist einen Luftspalt in einer Halbleiterfinne, um zwei benachbarte Zellen zu trennen, und eine dielektrische Abdeckschicht, um eine Oberseite des Luftspalts für anschließende Prozesse, wie beispielsweise Metallablegen, abzudecken, auf. Der Luftspalt weist eine sehr niedrige Dielektrizitätskonstante auf und ist ein ausgezeichneter elektrischer Isolator. Da der Luftspalt innerhalb der Halbleiterfinne ausgebildet ist, wird keine zusätzliche Fläche benötigt, um die Finnenisolationsstruktur auszubilden, und daher kann die Vorrichtungsgröße verringert werden.
  • In einigen Ausführungsformen werden die PODE-Strukturen auf dem Rand einer Standardzelle 100 ausgebildet und werden verwendet, um die Enden der Halbleiterfinnen während der Verarbeitung zu schützen. Das heißt, die PODE-Polysiliziumstrukturen sind nicht als Gates für MOS-Vorrichtungen elektrisch verbunden, sondern stattdessen als „Dummy“-Strukturen, die keine Funktion in der Schaltung aufweisen. Die PODE-Strukturen decken die Enden der Finnen in den Zellen ab und schützen sie, wodurch eine zusätzliche Zuverlässigkeit während der Verarbeitung bereitgestellt wird.
  • In einigen Ausführungsformen wird eine CPODE-Struktur oder eine PODE-Struktur verwendet, um einen Graben auszubilden, indem ein Dummy-Material und ein Abschnitt eines Halbleiterkörpers und sogar ein Abschnitt eines Isolationsmerkmals unter dem Dummy-Material entfernt wird. Eine dielektrische Struktur wird ausgebildet, indem der Graben mit einem dielektrischen Material gefüllt wird, und es wird keine zusätzliche Maske für die CPODE-Struktur oder die PODE-Struktur benötigt. In einigen Ausführungsformen wird die dielektrische Struktur gleichzeitig mit dem Ausbilden anderer CPODE-Strukturen in anderen Abschnitten der Vorrichtung, wie beispielsweise einem Kondensator, ausgebildet. Das Ausbilden der dielektrischen Strukturen gleichzeitig mit dem Ausbilden anderer CPODE-Strukturen hilft dabei, einen Bedarf nach zusätzlichen Masken zu vermeiden, und reduziert die Herstellungskosten. Durch Verwenden einer CPODE- oder einer PODE-Struktur sind Kopplungseffekte zwischen Zellen, die ein Steigen von Rauschen, Signalverzögerungen, Logikfehler und Fehlfunktionen einer integrierten Schaltung verursachen, im Vergleich mit anderen Ansätzen reduziert, da der Rauschkopplungspfad aufgrund eines nicht leitfähigen Materials abgeschnitten wird.
  • In einigen Ausführungsformen kann eine Dual-Port-(DP)-4Cpp-FinFET-SRAM-Zelleneinheit ausgebildet werden. Beispielsweise können die erste und die zweite Bitzelle 410 und 450 der 4Cpp-FinFET-SRAM-Zelleneinheit 400 zwei zusätzliche Pass-Gate-Transistoren aufweisen, die mit einer zweiten Bitleitung BL-2 und einer zweiten komplementären Bitleitung BL-2 verbunden sind. In einigen Ausführungsformen kann der zweite Satz von komplementären Bitleitungen BL-2 und BLB-2 mit anderen peripheren Schaltungen verbunden werden, wodurch mindestens zwei periphere Schaltungen mit Datenleitungen verbunden werden, die Zugriff auf die in den Bitzellen 410 und 450 gespeicherten Daten aufweisen und die auch Lese-Schreib-Operationen umfassen. In einigen Ausführungsformen ermöglicht ein Dual-Port-Zugriff auf die Bitzellen 410 und 450 eine schnellere Lese-Schreibgeschwindigkeit der Speichervorrichtung 10. In einigen Ausführungsformen können die zwei zusätzlichen Pass-Gate-Transistoren der Dual-Port-4Cpp-FinFET-SRAM-Zelleneinehieit Gates aufweisen, die mit einem zweiten Satz von Wortleitungen, beispielsweise WL0-2 und WL1-2, verbunden sind. Ähnlich dem zweiten Satz von komplementären Bitleitungen kann der zweite Satz von Wortleitungen mit anderen peripheren Schaltungen verbunden werden, wodurch ermöglicht wird, dass mindestens zwei periphere Schaltungen auf Daten in jeder der Bitzellen 410 und 350 zugreifen, und wodurch ermöglicht wird, dass mindestens zwei periphere Schaltungen auf Lese-Schreib-Operationen, die mit den Bitzellen 410 und 450 im Zusammenhang stehen, zugreifen. In einigen Ausführungsformen können die Dual-Port-Bitleitungen und Verbindungen zwischen der ersten und der zweiten Bitzelle 410 und 450 gemeinsam genutzt werden.
  • 12 ist ein Beispielverfahren 1000 zum Ausbilden einer 4Cpp-FinFET-SRAM-Zelleneinheit gemäß einigen Ausführungsformen. Das Verfahren 1000 beginnt bei Schritt 1002, in dem Polysiliziumstrukturen in einer ersten und einer zweiten Bitzelle ausgebildet werden. Beispielsweise werden die Polys 422, 424, 426 und 428 in Kontakt mit zwei Finnen 412 und 414 in der ersten Bitzelle 410 ausgebildet, und die Polys 462, 464, 466 und 468 werden in Kontakt mit zwei Finnen 452 und 454 in der zweiten Bitzelle 450 ausgebildet, wie vorstehend in Bezug auf 7 dargestellt und beschrieben. In einigen Ausführungsformen bilden die Poly-Strukturen die Gates von FinFET-Transistoren in einer 6T-SRAM-Bitzelle, die einen 4Cpp (Four Contacted Poly Pitch) aufweist. Bei Schritt 1004 werden S/D-Kontakte zwischen den Polys und in Kontakt mit den Finnen in der ersten und der zweiten Bitzelle ausgebildet. Beispielsweise werden die S/D-Kontakte 432, 434 und 436 quer über den Finnen 412 und 414 und in Kontakt mit ihnen ausgebildet, und zwischen den Polys 422, 424, 426 und 428 angeordnet, wie vorstehend unter Bezugnahme auf 7 dargestellt und beschrieben. Gleichermaßen werden die S/D-Kontakte 472, 474 und 476 quer über den Finnen 452 und 454 und in Kontakt mit ihnen ausgebildet, und zwischen den Polys 462, 464, 466 und 468 angeordnet, wie vorstehend unter Bezugnahme auf 7 dargestellt und beschrieben. Bei Schritt 1006 werden S/D-Kontakte quer über den Finnen der ersten und der zweiten Bitzelle und in Kontakt mit ihnen ausgebildet und werden durch mindestens die Pass-Gate-Transistoren der ersten und der zweiten Bitzelle gemeinsam genutzt. Beispielsweise werden die S/D-Kontakte 402, 404 und 406 quer über den Finnen 412 und 452 und in Kontakt mit ihnen ausgebildet, wobei der S/D-Kontakt 402 durch die PG0-Transistoren der ersten und der zweiten Bitzelle gemeinsam genutzt wird, und der S/D-Kontakt 406 durch die PG1-Transistoren der ersten und der zweiten Bitzelle gemeinsam genutzt wird, wie vorstehend unter Bezugnahme auf 7 veranschaulicht und beschrieben. In einigen Ausführungsformen wird ein gemeinsam genutzter S/D-Kontakt der ersten und der zweiten Bitzelle mit VDD verbunden, beispielsweise der gemeinsam genutzte S/D-Kontakt 404 von 7.
  • Bei Schritt 1008 werden die gemeinsam genutzten S/D-Kontakte mit Bitleitungen, wie beispielsweise den komplementären Bitleitungen BL und BLB, in einer ersten Metallschicht M1 verbunden. Beispielsweise wird der gemeinsam genutzte S/D-Kontakt 402, der zwischen den PG0-Transistoren sowohl der ersten als auch der zweiten Bitzelle gemeinsam genutzt wird, mit der Bitleitung BL verbunden, wie in 7 dargestellt, und der gemeinsam genutzte S/D-Kontakt 406, der zwischen den PG1-Transistoren sowohl der ersten als auch der zweiten Bitzelle gemeinsam genutzt wird, wird mit der komplementären Bitleitung BLB verbunden, wie in 7 dargestellt. In einigen Ausführungsformen werden die S/D-Kontakte der Pull-Up-Transistoren PU0 und PU1 der ersten und der zweiten Bitzelle mit VDD verbunden, und die S/D-Kontakte der Pull-Down-Transistoren PD0 und PD1 der ersten und der zweiten Bitzelle werden bei diesem Schritt mit VSS verbunden. Beispielsweise werden die S/D-Kontakte 434 und 474 mit einer VDD-Leitung in der M1-Schicht über die Durchkontaktierungen 441 und 481 verbunden, und der S/D-Kontakt 404 wird mit einer VSS-Leitung in der M1-Schicht über die Durchkontaktierung 494 verbunden, wie vorstehend in 7 dargestellt. In einigen Ausführungsformen befinden sich die Bitleitungen BL und BLB, VDD und VSS in der M1-Schicht, und in anderen Ausführungsformen können sich die Bitleitungen BL und BLB, VDD und VSS in einer beliebigen anderen Schicht oder einer Kombination davon befinden, und mit den jeweiligen S/D-Kontakten mithilfe von Durchkontaktierungen und Landing-Pads in anderen Metallschichten verbunden werden, wie vorstehend unter Bezugnahme auf 6 dargestellt und beschrieben.
  • Bei Schritt 1010 werden die Gates der Pass-Gate-Transistoren der ersten Bitzelle mit einer ersten Wortleitung verbunden. Beispielsweise werden die Gates von PGo und PG1, beispielsweise jeweils die Polys 422 bzw. 428, mit WL0 verbunden, wie vorstehend unter Bezugnahme auf 7 dargestellt und beschrieben. Bei Schritt 1012 werden die Gates der Pass-Gate-Transistoren der zweiten Bitzelle mit einer zweiten Wortleitung verbunden. Beispielsweise werden die Gates von PGo und PG1, beispielsweise jeweils die Polys 462 bzw. 468, mit WL1 verbunden, wie vorstehend unter Bezugnahme auf 7 dargestellt und beschrieben.
  • In einigen Ausführungsformen befinden sich die Wortleitungen, beispielsweise WL0 und WL1, in der zweiten Metallschicht M2. In anderen Ausführungsformen können sich die Wortleitungen in einer beliebigen anderen Schicht oder einer Kombination davon befinden und werden mit den jeweiligen Gates oder Gatekontakten mithilfe von Durchkontaktierungen und Landing-Pads in anderen Metallschichten verbunden, wie vorstehend unter Bezugnahme auf 6 dargestellt und beschrieben.
  • Durch Ausbilden einer 4Cpp-FinFET-SRAM-Zelleneinheit und einer Speichervorrichtung 10, die 4Cpp-FinFET-SRAM-Zelleneinheiten aufweist, werden die Komplexität und Kosten der Verarbeitung und Herstellung einer SRAM-Vorrichtung reduziert. Das Ausbilden einer 4Cpp-FinFET-SRAM-Zelleneinheit eliminiert die Notwendigkeit des Schneidens des OD in Bitzellen und der assoziierten Verarbeitungsschritte, des Ausbildens gemeinsam genutzter Kontakte und assoziierter Verarbeitungsschritte, und reduziert eine Überfüllung in den Metallschichten, beispielsweise den Metallschichten der Bitleitungen.
  • Daher weisen offenbarte Ausführungsformen eine statische Direktzugriffsspeicherzelle (SRAM-Zelle) auf, die eine 4Cpp-Fin-Feldeffekttransistor-(FinFET)-Architektur (Four Contacted Polysilicon Pitch) aufweist, welche eine erste Bitzelle und eine zweite Bitzelle aufweist. Die SRAM-Zelle weist eine erste Bitleitung und eine erste komplementäre Bitleitung auf, wobei die erste Bitleitung und die erste komplementäre Bitleitung durch die erste und die zweite Bitzelle der SRAM-Zelle gemeinsam genutzt werden. Die SRAM-Zelle weist eine erste Wortleitung, die mit der ersten Bitzelle verbunden ist, und eine zweite Wortleitung, die mit der zweiten Bitzelle verbunden ist, auf.
  • Gemäß anderen offenbarten Ausführungsformen weist ein Verfahren zum Ausbilden einer statischen Direktzugriffsspeicherzelle (SRAM-Zelle) ein Ausbilden einer 4Cpp-Fin-Feldeffekttransistor-(FinFET)-Architektur (Four Contacted Polysilicon Pitch) auf, welche eine erste Bitzelle und eine zweite Bitzelle aufweist. Das Verfahren weist ein Verbinden einer ersten Bitleitung mit jeder von der ersten und der zweiten Bitzelle, und ein Verbinden einer ersten komplementären Bitleitung mit jeder von der ersten und der zweiten Bitzelle auf. Das Verfahren weist ferner ein Verbinden einer ersten Wortleitung mit der ersten Bitzelle, und ein Verbinden einer zweiten Wortleitung mit der zweiten Bitzelle auf.
  • Gemäß noch weiteren offenbarten Ausführungsformen weist ein Speicherarray mehrere Speicherzellen auf, die in mehreren Zeilen und Spalten angeordnet sind, wobei jede der mehreren Speicherzellen eine 4Cpp-Feldeffekttransistorarchitektur (FinFET-Architektur) aufweist, die eine erste Bitzelle und eine zweite Bitzelle aufweist. Das Speicherarray weist mehrere komplementäre Bitleitungspaare auf, wobei jede von der ersten und der zweiten Bitzelle jeder von den mehreren Speicherzellen in der ersten Zeile des Speicherarrays ein erstes komplementäres Bitleitungspaar gemeinsam nutzt, und jede von der ersten und der zweiten Bitzellen jeder der mehreren Speicherzellen in einer zweiten Zeile des Speicherarrays ein zweites komplementäres Bitleitungspaar gemeinsam nutzt.
  • Diese Offenbarung skizziert verschiedene Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. SRAM-Zelle (Statischer-Direktzugriffsspeicher-Zelle), aufweisend: eine 4Cpp-FinFET-Architektur (Four-Contact-Polysilicon-Pitch-Finnen-Feldeffekttransistor-Architektur), die eine erste Bitzelle und eine zweite Bitzelle aufweist; eine erste Bitleitung und eine erste komplementäre Bitleitung, wobei die erste Bitleitung und die erste komplementäre Bitleitung gemeinsam von der ersten Bitzelle und von der zweiten Bitzelle der SRAM-Zelle genutzt werden; eine erste Wortleitung, die mit der ersten Bitzelle verbunden ist; und eine zweite Wortleitung, die mit der zweiten Bitzelle verbunden ist.
  2. SRAM-Zelle nach Anspruch 1, wobei die erste Bitzelle aufweist: - eine erste Polysiliziumstruktur, eine zweite Polysiliziumstruktur, eine dritte Polysiliziumstruktur und eine vierte Polysiliziumstruktur, wobei die erste Wortleitung mit der ersten Polysiliziumstruktur und der zweiten Polysiliziumstruktur verbunden ist; - einen ersten Pass-Gate-Transistor, der ein Gate, welches die erste Polysiliziumstruktur aufweist, und einen S/D-Kontakt (Source/Drain-Kontakt) aufweist, welcher mit der ersten Bitleitung verbunden ist; und - einen zweiten Pass-Gate-Transistor, der ein Gate, welches die zweite Polysiliziumstruktur aufweist, und einen S/D-Kontakt aufweist, welcher mit der ersten komplementären Bitleitung verbunden ist, und wobei die zweite Bitzelle aufweist: - eine erste Polysiliziumstruktur, eine zweite Polysiliziumstruktur, eine dritte Polysiliziumstruktur und eine vierte Polysiliziumstruktur, wobei die zweite Wortleitung mit der ersten Polysiliziumstruktur und der zweiten Polysiliziumstruktur verbunden ist; - einen ersten Pass-Gate-Transistor, der ein Gate, welches durch die erste Polysiliziumstruktur ausgebildet ist, und einen Source-Kontakt aufweist, der mit der ersten Bitleitung verbunden ist; und - einen zweiten Pass-Gate-Transistor, der ein Gate, welches durch die zweite Polysiliziumstruktur ausgebildet ist, und einen Source-Kontakt aufweist, der mit der ersten komplementären Bitleitung verbunden ist.
  3. SRAM-Zelle nach Anspruch 2, wobei die erste Bitzelle ferner aufweist: - einen ersten Inverter, der einen ersten Transistor und einen zweiten Transistor aufweist, von welchen jeder ein Gate, das die dritte Polysiliziumstruktur aufweist, und einen S/D-Kontakt aufweist, der mit einem S/D-Kontakt des ersten Pass-Gate-Transistors verbunden ist; und - einen zweiten Inverter, der einen dritten Transistor und einen vierten Transistor aufweist, von welchen jeder ein Gate, das die vierte Polysiliziumstruktur aufweist, und einen S/D-Kontakt aufweist, der mit einem S/D-Kontakt des zweiten Pass-Gate-Transistors verbunden ist, und wobei die zweite Bitzelle ferner aufweist: - einen ersten Inverter, der einen ersten Transistor und einen zweiten Transistor aufweist, von welchen jeder ein Gate, das die dritte Polysiliziumstruktur aufweist, und einen S/D-Kontakt aufweist, der mit einem S/D-Kontakt des ersten Pass-Gate-Transistors verbunden ist; und - einen zweiten Inverter, der einen dritten Transistor und einen vierten Transistor aufweist, von welchen jeder ein Gate, das die vierte Polysiliziumstruktur aufweist, und einen S/D-Kontakt aufweist, der mit einem S/D-Kontakt des zweiten Pass-Gate-Transistors verbunden ist.
  4. SRAM-Zelle nach Anspruch 3, wobei die erste Bitleitung eine erste Metallleitung in einer zweiten Metallschicht aufweist, und wobei die erste komplementäre Bitleitung eine zweite Metallleitung in der ersten Metallschicht aufweist.
  5. SRAM-Zelle nach Anspruch 4, wobei die erste Wortleitung eine erste Metallleitung in einer zweiten Metallschicht aufweist, und wobei die zweite Wortleitung eine zweite Metallleitung in der zweiten Metallschicht aufweist.
  6. SRAM-Zelle nach Anspruch 5, wobei die erste Bitzelle ferner einen ersten Kontakt in der ersten Metallschicht aufweist, wobei die erste Polysiliziumstruktur und die zweite Polysiliziumstruktur der ersten Bitzelle mit dem ersten Kontakt verbunden sind, und der erste Kontakt mit der ersten Metallleitung in der zweiten Metallschicht verbunden ist, und wobei die zweite Bittzelle ferner einen zweiten Kontakt in der ersten Metallschicht aufweist, wobei die erste Polysiliziumstruktur und die zweite Polysiliziumstruktur der zweiten Bitzelle mit dem zweiten Kontakt verbunden sind, und der zweite Kontakt mit der zweiten Metallleitung in der zweiten Metallschicht verbunden ist.
  7. SRAM-Zelle nach einem der Ansprüche 3 bis 6, wobei die jeweilige erste Polysiliziumstruktur und die jeweilige zweite Polysiliziumstruktur der ersten Bitzelle und der zweiten Bitzelle jeweils eine CPODE-Struktur (Continuous Poly on Diffusion Edge-Struktur) aufweisen.
  8. SRAM-Zelle nach einem der Ansprüche 3 bis 7, ferner aufweisend: eine zweite Bitleitung und eine zweite komplementäre Bitleitung, wobei die zweite Bitleitung und die zweite komplementäre Bitleitung gemeinsam von der ersten und der zweiten Bitzelle der SRAM-Zelle genutzt werden; eine dritte Wortleitung, die mit der ersten Bitzelle verbunden ist; und eine vierte Wortleitung, die mit der zweiten Bitzelle verbunden ist.
  9. Verfahren zum Ausbilden einer SRAM-Zelle, umfassend: Ausbilden einer 4Cpp-FinFET-Architektur, die eine erste Bitzelle und eine zweite Bitzelle aufweist; Verbinden einer ersten Bitleitung mit der ersten Bitzelle und der zweiten Bitzelle; Verbinden einer ersten komplementären Bitleitung mit der ersten Bitzelle und der zweiten Bitzelle; Verbinden einer ersten Wortleitung mit der ersten Bitzelle; und Verbinden einer zweiten Wortleitung mit der zweiten Bitzelle.
  10. Verfahren nach Anspruch 9, wobei das Ausbilden der ersten Bitzelle aufweist: - Ausbilden einer ersten Polysiliziumstruktur, einer zweiten Polysiliziumstruktur, einer dritten Polysiliziumstruktur und einer vierten Polysiliziumstruktur in der ersten Bitzelle; - Ausbilden eines ersten Pass-Gate-Transistors, der ein Gate aufweist, welches die erste Polysiliziumstruktur aufweist; und - Ausbilden eines zweiten Pass-Gate-Transistors, der ein Gate aufweist, welches die zweite Polysiliziumstruktur aufweist, und wobei das Ausbilden der zweiten Bitzelle aufweist: - Ausbilden einer ersten Polysiliziumstruktur, einer zweiten Polysiliziumstruktur, einer dritten Polysiliziumstruktur und einer vierten Polysiliziumstruktur in der ersten Bitzelle; - Ausbilden eines ersten Pass-Gate-Transistors, der ein Gate aufweist, welches die erste Polysiliziumstruktur aufweist; und - Ausbilden eines zweiten Pass-Gate-Transistors, der ein Gate aufweist, welches die zweite Polysiliziumstruktur aufweist.
  11. Verfahren nach Anspruch 10, wobei das Verbinden der ersten Bitleitung mit der ersten Bitzelle und der zweiten Bitzelle ferner das Verbinden der jeweiligen ersten Polysiliziumstruktur der ersten Bitzelle und der zweiten Bitzelle mit der ersten Bitleitung umfasst, und wobei das Verbinden der ersten komplementären Bitleitung mit der ersten Bitzelle und der zweiten Bitzelle ferner das Verbinden der jeweiligen zweiten Polysiliziumstruktur der ersten Bitzelle und der zweiten Bitzelle mit der ersten komplementären Bitleitung umfasst.
  12. Verfahren nach Anspruch 11, wobei das Ausbilden der ersten Bitzelle ferner umfasst: - Ausbilden eines ersten Inverters, der einen ersten Transistor und einen zweiten Transistor aufweist, von welchen jeder ein Gate, das die dritte Polysiliziumstruktur aufweist, und einen S/D-Kontakt aufweist, der mit einem S/D-Kontakt des ersten Pass-Gate-Transistors verbunden ist; und - Ausbilden eines zweiten Inverters, der einen dritten und einen vierten Transistor aufweist, von welchen jeder ein Gate, das die vierte Polysiliziumstruktur aufweist, und einen S/D-Kontakt aufweist, der mit einem S/D-Kontakt des zweiten Pass-Gate-Transistors verbunden ist, und wobei das Ausbilden der zweiten Bitzelle ferner aufweist: - Ausbilden eines ersten Inverters, der einen ersten Transistor und einen zweiten Transistor aufweist, von welchen jeder ein Gate, das die dritte Polysiliziumstruktur aufweist, und einen S/D-Kontakt aufweist, der mit einem S/D-Kontakt des ersten Pass-Gate-Transistors verbunden ist; und - Ausbilden eines zweiten Inverters, der einen dritten und einen vierten Transistor aufweist, von welchen jeder ein Gate, das die vierte Polysiliziumstruktur aufweist, und einen S/D-Kontakt aufweist, der mit einem S/D-Kontakt des zweiten Pass-Gate-Transistors verbunden ist.
  13. Verfahren nach Anspruch 12, wobei die erste Bitleitung eine erste Metallleitung in einer ersten Metallschicht aufweist, und wobei die erste komplementäre Bitleitung eine zweite Metallleitung in der ersten Metallschicht aufweist.
  14. Verfahren nach Anspruch 13, wobei die erste Wortleitung eine erste Metallleitung in einer zweiten Metallschicht aufweist, und wobei die zweite Wortleitung eine zweite Metallleitung in der zweiten Metallschicht aufweist.
  15. Verfahren nach Anspruch 14, wobei das Verbinden der ersten Wortleitung mit der ersten Bitzelle ferner umfasst: - Ausbilden eines ersten Kontakts in der ersten Metallschicht; - Verbinden der ersten Polysiliziumstruktur und der zweiten Polysiliziumstruktur der ersten Bitzelle mit dem ersten Kontakt; und - Verbinden des ersten Kontakts mit der ersten Metallleitung in der zweiten Metallschicht, wobei das Verbinden der zweiten Wortleitung mit der zweiten Bitzelle ferner umfasst: - Ausbilden eines zweiten Kontakts in der ersten Metallschicht; - Verbinden der ersten Polysiliziumstruktur und der zweiten Polysiliziumstruktur der zweiten Bitzelle mit dem zweiten Kontakt; und - Verbinden des zweiten Kontakts mit der zweiten Metallleitung in der zweiten Metallschicht,
  16. SRAM-Zelle nach einem der Ansprüche 11 bis 15, wobei die jeweilige erste Polysiliziumstruktur und die jeweilige zweite Polysiliziumstruktur der ersten Bitzelle und der zweiten Bitzelle jeweils eine CPODE-Struktur aufweisen.
  17. Verfahren nach Anspruch 16, ferner umfassend: Verbinden einer zweiten Bitleitung mit der ersten Bitzelle und der zweiten Bitzelle; Verbinden einer zweiten komplementären Bitleitung mit der ersten Bitzelle und der zweiten Bitzelle, Verbinden einer dritten Wortleitung mit der ersten Bitzelle, und Verbinden einer vierten Wortleitung mit der zweiten Bitzelle.
  18. Speicherarray aufweisend: mehrere Speicherzellen, die in mehreren Zeilen und Spalten angeordnet sind, wobei jede der mehreren Speicherzellen eine 4Cpp-FinFET-Architektur aufweist, die eine erste Bitzelle und eine zweite Bitzelle aufweist, mehrere komplementäre Bitleitungspaare, wobei die erste Bitzelle und die zweite Bitzelle von jeder der mehreren Speicherzellen in einer ersten Zeile des Speicherarrays ein erstes komplementäres Bitleitungspaar gemeinsam nutzt, und die erste Bitzelle und die zweite Bitzelle von jeder der mehreren Speicherzellen in einer zweiten Zeile des Speicherarrays ein zweites komplementäres Bitleitungspaar gemeinsam nutzt.
  19. Speicherarray nach Anspruch 18, ferner aufweisend: mehrere Wortleitungen, wobei jede der ersten Bitzellen von jeder der mehreren Speicherzellen in einer ersten Spalte des Speicherarrays eine erste Wortleitung gemeinsam nutzt, und jede von den zweiten Bitzellen von jeder der mehreren Speicherzellen in der ersten Spalte des Speicherarrays eine zweite Wortleitung gemeinsam nutzt, und wobei jede der ersten Bitzellen von jeder der mehreren Speicherzellen in einer zweiten Spalte des Speicherarrays eine dritte Wortleitung gemeinsam nutzt, und jede der zweiten Bitzellen von jeder der mehreren Speicherzellen in der zweiten Spalte des Speicherarrays eine vierte Wortleitung gemeinsam nutzt.
  20. Speicherarray nach Anspruch 18 oder 19, ferner aufweisend: mehrere Wortleitungen, wobei jede der ersten Bitzellen von jeder der mehreren Speicherzellen in einer ersten Zeile des Speicherarrays eine erste Wortleitung mit den zweiten Bitzellen jeder der mehreren Speicherzellen in einer benachbarten zweiten Zeile gemeinsam nutzt, und jede von den zweiten Bitzellen jeder der mehreren Speicherzellen in der ersten Zeile des Speicherarrays eine zweite Wortleitung mit den ersten Bitzellen jeder der mehreren Speicherzellen in der benachbarten zweiten Zeile gemeinsam nutzt.
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