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Prioritätsanspruch und Querverweis
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Diese Anmeldung beansprucht die Priorität der am 30. November 2015 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/260.858 und dem Titel „High Speed Cell Structure” („Hochgeschwindigkeits-Zellenstruktur”), deren Inhalt hiermit im Rahmen dieser Anmeldung in vollem Umfang als offenbart gilt.
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Hintergrund der Erfindung
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Ein statischer Direktzugriffsspeicher (static random access memory; SRAM) wird häufig in integrierten Schaltungen verwendet. SRAM-Zellen haben den Vorteil, dass sie Daten gespeichert halten, ohne eine Datenauffrischung durchführen zu müssen. Mit der immer drängender werdenden Forderung nach Erhöhung der Geschwindigkeit von integrierten Schaltungen wird auch die Lese- und Schreibgeschwindigkeit von SRAM-Zellen immer wichtiger. Mit zunehmender Verkleinerung der schon jetzt sehr kleinen SRAM-Zellen ist es jedoch schwierig, diese Forderung zu erfüllen. Zum Beispiel wird der Schichtwiderstand von Metallleitungen, die die Wort- und Bitleitungen von SRAM-Zellen bilden, immer höher, und daher nimmt die RC-Verzögerung der Wort- und Bitleitungen der SRAM-Zellen zu, sodass die Lese- und Schreibgeschwindigkeit nicht verbessert werden kann.
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Beim Eintritt in die Nanometer-Epoche haben SRAM-Zellen mit geteilten Wortleitungen auf Grund der Lithografie-freundlichen Layout-Formen ihrer aktiven Bereiche, Polysiliciumleitungen und Metallschichten sowie auf Grund ihrer kürzeren Bitleitungen zur Erhöhung der Geschwindigkeit zunehmend Verbreitung gefunden. In der Nanometer-Epoche sind aber auch die SRAM-Zellen größer, was zu den folgenden zwei Problemen führt. Erstens muss jede Bitleitung mit mehreren Zeilen von SRAM-Zellen verbunden werden, was eine höhere Bitleitungs-Metall-Kopplungskapazität bedingt und somit die Differentialgeschwindigkeit der unterschiedlichen Bitleitungen (Bitleitung und Bitleitungsschiene) senkt. Zweitens muss außerdem jede Wortleitung mit mehreren Spalten von SRAM-Zellen verbunden werden, was zu längeren Wortleitungen und somit zu einem ungünstigeren Widerstand führt.
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Kurze Beschreibung der Zeichnungen
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Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
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Die 1 und 2 zeigen Schaltpläne einer SRAM-Zelle gemäß einigen Ausführungsformen.
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3 zeigt eine Schnittansicht von Schichten, die an einer SRAM-Zelle beteiligt sind, gemäß einigen Ausführungsformen.
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4 zeigt ein Layout von Eingangselementen einer SRAM-Zelle gemäß einigen Ausführungsformen.
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5 zeigt eine Wortleitung und CVss-Kontaktinseln in einer SRAM-Zelle gemäß einigen Ausführungsformen.
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6 zeigt Wortleitungen und CVss-Kontaktinseln in einer SRAM-Zelle gemäß einigen Ausführungsformen.
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7 zeigt ein Layout einer SRAM-Zelle gemäß einigen Ausführungsformen.
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8 zeigt Doppel-Wortleitungen und Doppel-CVss-Leitungen gemäß einigen Ausführungsformen.
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9 zeigt das Layout einer SRAM-Zelle mit Doppel-Wortleitungen und Doppel-CVss-Leitungen gemäß einigen Ausführungsformen.
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10 zeigt Elemente in Metallschichten M1 bis M3 einer SRAM-Zelle gemäß einigen Ausführungsformen.
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11 zeigt eine Schnittansicht der Elemente in den Metallschichten M1 bis M3 einer SRAM-Zelle gemäß einigen Ausführungsformen.
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Detaillierte Beschreibung
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Die nachstehende Beschreibung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
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Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich”, „unter”, „untere(r)”/„unteres”, „darüber befindlich”, „obere(r)”/„oberes” und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
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Gemäß verschiedenen beispielhaften Ausführungsformen werden eine SRAM-Zelle (SRAM: statischer Direktzugriffsspeicher) und das entsprechend SRAM-Array bereitgestellt. Außerdem werden einige Abwandlungen einiger Ausführungsformen erörtert. In allen Ansichten und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet.
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1 zeigt einen Schaltplan einer SRAM-Zelle 10 gemäß einigen Ausführungsformen. Die SRAM-Zelle 10 weist Pull-up-Transistoren PU-1 und PU-2, die PMOS-Transistoren (PMOS: p-type metal-oxide semiconductor; p-Metall-Oxid-Halbleiter) sind, und Pull-down-Transistoren PD-1 und PD-2 und Durchgangs-Gate-Transistoren PG-1 und PG-2 auf, die NMOS-Transistoren (NMOS: n-type metal-oxide semiconductor; n-Metall-Oxid-Halbleiter) sind. Die Gates der Durchgangs-Gate-Transistoren PG-1 und PG-2 werden von einer Wortleitung WL gesteuert, die ermittelt, ob die SRAM-Zelle 10 gewählt ist oder nicht. Ein Latch, das aus den Pull-up-Transistoren PU-1 und PU-2 und den Pull-down-Transistoren PD-1 und PD-2 besteht, speichert ein Bit, wobei die komplementären Werte des Bits in einem SD-Knoten (SD: Speicherdaten) 110 und einem SD-Knoten 112 gespeichert werden. Das gespeicherte Bit kann über komplementäre Bitleitungen, die eine Bitleitung (BL) 114 und eine Bitleitungsschiene (bit-line bar; BLB) 116 umfassen, in die SRAM-Zelle 10 geschrieben oder aus dieser gelesen werden. Die SRAM-Zelle 10 wird über einen positiven Stromversorgungsknoten Vdd gespeist, der eine positive Versorgungsspannung (die auch als Vdd bezeichnet wird) hat. Die SRAM-Zelle 10 ist auch mit einer Versorgungsspannung VSS (die auch als Vss bezeichnet wird) verbunden, die eine elektrische Masse sein kann. Die Transistoren PU-1 und PU-2 bilden einen ersten Inverter. Die Transistoren PD-1 und PD-2 bilden einen zweiten Inverter. Der Eingang des ersten Inverters ist mit dem Transistor PG-1 und dem Ausgang des zweiten Inverters verbunden. Der Ausgang des ersten Inverters ist mit dem Transistor PG-2 und dem Eingang des zweiten Inverters verbunden.
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Die Sources der Pull-up-Transistoren PU-1 und PU-2 sind mit einem CVdd-Knoten 102 bzw. einem CVdd-Knoten 104 verbunden, die wiederum mit der Versorgungsspannung (und der Leitung) Vdd verbunden sind. Die Sources der Pull-down-Transistoren PD-1 und PD-2 sind mit einem CVss-Knoten 106 bzw. einem CVss-Knoten 108 verbunden, die wiederum mit der Versorgungsspannung/Leitung Vss verbunden sind. Die Gates der Transistoren PU-1 und PD-1 sind mit den Drains der Transistoren PU-2 und PD-2 verbunden, die einen Verbindungsknoten bilden, der als SD-Knoten 110 bezeichnet wird. Die Gates der Transistoren PU-2 und PD-2 sind mit den Drains der Transistoren PU-1 und PD-1 verbunden, und dieser Verbindungsknoten wird als SD-Knoten 112 bezeichnet wird. Ein Source-/Drain-Bereich des Durchgangs-Gate-Transistors PG-1 ist mit der Bitleitung BL 114 an einem BL-Knoten verbunden. Ein Source-/Drain-Bereich des Durchgangs-Gate-Transistors PG-2 ist mit der Bitleitung BLB 116 an einem BLB-Knoten verbunden.
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2 zeigt einen alternativen Schaltplan der SRAM-Zelle 10, in dem die Transistoren PU-1 und PD-1 von 1 als erster Inverter Inverter-1 dargestellt sind und die Transistoren PU-2 und PD-2 als zweiter Inverter Inverter-2 dargestellt sind. Der Ausgang des ersten Inverters Inverter-1 ist mit dem Transistor PG-1 und dem Eingang des zweiten Inverters Inverter-2 verbunden. Der Ausgang des zweiten Inverters Inverter-2 ist mit dem Transistor PG-2 und dem Eingang des zweiten Inverters Inverter-2 verbunden.
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3 zeigt eine schematische Schnittansicht einer Vielzahl von Schichten, die an einer SRAM-Zelle 10 beteiligt sind und auf einem Halbleiterchip oder -wafer hergestellt sind. Es ist zu beachten, dass 3 eine schematische Darstellung ist, um verschiedene Ebenen von Verbindungsstrukturen und Transistoren zu zeigen, und nicht die reale Schnittansicht der SRAM-Zelle 10 wiedergeben kann. Die Verbindungsstruktur hat eine Kontaktebene, eine OD-Ebene (wobei der Begriff „OD” einen „aktiven Bereich” darstellt), Durchkontaktierungs-Ebenen Via_0, Via_1, Via_2 und Via_3 und Metallschicht-Ebenen M1, M2, M3 und M4. Jede der dargestellten Ebenen umfasst eine oder mehrere dielektrische Schichten und die darin hergestellten leitenden Strukturelemente. Die leitenden Strukturelemente, die sich in der gleichen Ebene befinden, können Oberseiten, die im Wesentlichen auf gleicher Höhe miteinander sind, und Unterseiten haben, die im Wesentlichen auf gleicher Höhe miteinander sind, und sie können gleichzeitig hergestellt werden. Die Kontaktebene kann Gate-Kontakte (die auch als Kontaktstifte bezeichnet werden) zum Verbinden von Gate-Elektroden von Transistoren (wie etwa den dargestellten beispielhaften Transistoren PU-1 und PU-2) mit einer darüber befindlichen Ebene, wie etwa der Ebene Via_0, und Source-/Drain-Kontakte (die als „Kontakte” bezeichnet sind) zum Verbinden der Source-/Drain-Bereiche von Transistoren mit der darüber befindlichen Ebene umfassen.
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4 zeigt ein Layout der Eingangselemente der SRAM-Zelle 10 gemäß einigen beispielhaften Ausführungsformen, wobei die Eingangselemente die Elemente in der Ebene Via_0 (1) und in den Ebenen umfassen, die sich unter der Ebene Via_0 befinden. Äußere Grenzen 10A, 10B, 10C und 10D der SRAM-Zelle 10 sind durch Strichlinien dargestellt, die einen rechteckigen Bereich markieren. Ein n-Wannenbereich N_well befindet sich in der Mitte der SRAM-Zelle 10, und zwei p-Wannenbereiche P_well befinden sich auf gegenüberliegenden Seiten des n-Wannenbereichs N_well. Der CVdd-Knoten 102, der CVdd-Knoten 104, der CVss-Knoten 106, der CVss-Knoten 108, der Bitleitungs(BL)knoten und der Bitleitungsschienen(BLB)knoten, die in 1 gezeigt sind, sind auch in 4 dargestellt. Eine Gate-Elektrode 16 bildet den Pull-up-Transistor PU-1 mit dem darunter befindlichen aktiven Bereich (in dem n-Wannenbereich) 20, der Finnen-basiert sein kann und somit nachstehend als Finne 20 bezeichnet wird. Die Gate-Elektrode 16 bildet weiterhin den Pull-down-Transistor PD-1 mit darunter befindlichen aktiven Bereichen (in dem ersten p-Wannenbereich P_well auf der linken Seite des n-Wannenbereichs N_well) 14, die ebenfalls Finnen-basiert sein können. Eine Gate-Elektrode 18 bildet den Durchgangs-Gate-Transistor PG-1 mit dem darunter befindlichen Bereich 14. Eine Gate-Elektrode 36 bildet den Pull-up-Transistor PU-2 mit einem darunter befindlichen Bereich (in dem n-Wannenbereich N_well) 40. Die Gate-Elektrode 36 bildet weiterhin den Pull-down-Transistor PD-2 mit einem darunter befindlichen Bereich (in dem zweiten p-Wannenbereich P_well auf der rechten Seite des n-Wannenbereichs) 34. Eine Gate-Elektrode 38 bildet den Durchgangs-Gate-Transistor PG-2 mit dem darunter befindlichen Bereich 34. Bei einigen Ausführungsformen der vorliegenden Erfindung sind die Durchgangs-Gate-Transistoren PG-1 und PG-2, die Pull-up-Transistoren PU-1 und PU-2 und die Pull-down-Transistoren PD-1 und PD-2 Finnen-Feldeffekttransistoren (FinFETs). Bei alternativen Ausführungsformen der vorliegenden Erfindung sind die Durchgangs-Gate-Transistoren PG-1 und PG-2, die Pull-up-Transistoren PU-1 und PU-2 und die Pull-down-Transistoren PD-1 und PD-2 planare MOS-Bauelemente.
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4 zeigt zwei Firmen 14 (und zwei Finnen 34) gemäß einigen Ausführungsformen. Bei anderen Ausführungsformen kann die Anzahl der Firmen eins, zwei oder drei betragen, wobei eine der Finnen 14 (und eine der Finnen 34) gestrichelt dargestellt sind, um zusätzliche Finnen zu kennzeichnen, die vorhanden sein können oder auch nicht.
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Wie in 4 gezeigt ist, umfasst der SD-Knoten 110 einen Source-/Drain-Kontaktstift 42 und einen Gate-Kontaktstift 44, die die Elemente in der Kontaktebene sind (2). Der Kontaktstift 42 ist länglich und seine Längsrichtung verläuft in der X-Richtung, die parallel zu den Verlaufsrichtungen der Gate-Elektroden 16 und 36 ist. Der Gate-Kontaktstift 44 weist einen Teil auf, der sich über der Gate-Elektrode 36 befindet und mit dieser elektrisch verbunden ist. Bei einigen Ausführungsformen der vorliegenden Erfindung verläuft die Längsrichtung des Gate-Kontaktstifts 44 in der Y-Richtung, die senkrecht zu der X-Richtung ist. Bei der Herstellung der SRAM-Zelle 10 auf physischen Halbleiterwafern können die Kontaktstifte 42 und 44 als ein einzelner zusammenhängender Kuppenkontaktstift hergestellt werden.
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Der SD-Knoten 112 umfasst einen Source-/Drain-Kontaktstift 46 und einen Gate-Kontaktstift 48. Der Gate-Kontaktstift 48 hat einen Teil, der den Source-/Drain-Kontaktstift 46 überlappt. Da der SD-Knoten 110 symmetrisch zu dem SD-Knoten 112 sein kann, werden die Einzelheiten zu dem Gate-Kontaktstift 48 und dem Source-/Drain-Kontaktstift 46 hier nicht wiederholt und sind durch Bezugnahme auf die Beschreibung des Gate-Kontaktstifts 44 bzw. des Source-/Drain-Kontaktstifts 42 zu finden.
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4 zeigt außerdem Wortleitungskontakte (die als WL-Kontakte bezeichnet sind), die mit den Gate-Elektroden 18 und 38 verbunden sind. Darüber hinaus befinden sich mehrere Durchkontaktierungen, die jeweils durch einen Kreis mit dem Zeichen „X” darin dargestellt sind, über den einzelnen darunter befindlichen Kontaktstiften und sind mit diesen in Kontakt. Längliche Kontaktstifte 54A und 54B dienen zum Verbinden der Source-Bereiche der Pull-down-Transistoren PD-1 bzw. PD-2 mit CVss-Leitungen. Die länglichen Kontaktstifte 54A und 54B sind Teile der CVss-Knoten 106 bzw. 108. Die Längsrichtung der länglichen Kontaktstifte 54A und 54B ist parallel zu der X-Richtung, und sie können so hergestellt sein, dass sie die Ecken der SRAM-Zelle 10 überlappen. Darüber hinaus können die länglichen Kontaktstifte 54A und 54B weiter in benachbarte SRAM-Zellen hinein reichen, die an die SRAM-Zelle 10 angrenzen.
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5 zeigt die leitenden Elemente in der Ebene M2 (1), wobei die leitenden Elemente diejenigen im Inneren der SRAM-Zelle 10 oder angrenzend an diese sind. Der Übersichtlichkeit halber sind die Eingangselemente, die in 4 gezeigt sind, nicht in 5 dargestellt, aber sie sind dennoch vorhanden. Die SRAM-Zelle 10 hat Zellengrenzen 10A und 10B, die parallel zueinander sind und in der X-Richtung verlaufen, und Zellengrenzen 10C und 10D, die parallel zueinander sind und in der Y-Richtung verlaufen. Eine Wortleitung 50 (die Teile 50A und 50B umfasst) hat einen Streifenteil 50A, der in der X-Richtung verläuft. Der Streifenteil 50A erstreckt sich über die gesamte Strecke von der Grenze 10A bis zu der Grenze 10B. Der Streifenteil 50A hat eine rechteckige Form. Die gegenüberliegenden Ränder des Streifenteils 50A sind parallel zueinander und verlaufen in der X-Richtung.
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Bei einigen Ausführungsformen der vorliegenden Erfindung hat die Wortleitung 50 weiterhin einen einzelnen vorspringenden Teil 50B auf nur einer Seite des Streifenteils 50A oder zwei vorspringende Teile 50B auf gegenüberliegenden Seiten des Streifenteils 50A. Die Herstellung des vorspringenden Teils 50B führt zu einer vorteilhaften Vergrößerung der Breite der Wortleitung 50 und somit zu einer Verringerung des Widerstands der Wortleitung 50, wodurch die RC-Verzögerung in der Wortleitung 50 vorteilhaft verringert wird. Bei alternativen Ausführungsformen weist die Wortleitung 50 nur den Streifenteil 50A und nicht die vorspringenden Streifenteile 50B auf. Die vorspringenden Streifenteile 50B sind durch Strichlinien dargestellt, um anzugeben, dass sie vorhanden sein können oder auch nicht.
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CVss-Kontaktinseln 52A und 52B, die gemeinsam als CVss-Kontaktinseln 52 bezeichnet werden, werden ebenfalls in der Ebene M2 hergestellt. In der gesamten Beschreibung bezeichnet der Begriff „Kontaktinseln” leitende Elemente, die so groß sind, dass die über ihnen befindlichen Durchkontaktierungen (in diesem Fall die Durchkontaktierungen in der Ebene Via_2) auf ihnen aufsetzen können. Bei einigen Ausführungsformen der vorliegenden Erfindung sind die CVss-Kontaktinseln 52A und 52B getrennte Inseln in der Draufsicht der SRAM-Zelle 10, und sie können rechteckige Formen haben. Die Langen der CVss-Kontaktinseln 52A und 52B sind viel kürzer als die Länge der Wortleitung 50. Zum Beispiel sind die CVss-Kontaktinseln 52A und 52B so kurz, dass jede CVss-Kontaktinsel 52A und 52B in zwei benachbarte Spalten von SRAM-Zellen hinein reicht und dort endet. Wie in 6 gezeigt ist, reicht jede der CVss-Kontaktinseln 52A und 52B in vier benachbarte SRAM-Zellen hinein. Im Gegensatz dazu kann die Wortleitung 50 in 4, 8, 16, 32 oder mehr Spalten von SRAM-Zellen hinein reichen.
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Bei herkömmlichen SRAM-Strukturen sind Vss-Leitungen als lange Leitungen parallel zu den Wortleitungen hergestellt worden, und sie können die gleiche Länge wie die Wortleitungen haben. Das führt zu einer hohen parasitären Kapazität in den Wortleitungen. Da jedoch bei den Ausführungsformen der vorliegenden Erfindung die CVss-Kontaktinseln 52 viel kürzer als die benachbarten Wortleitungen 50 sind, ist die parasitäre Kapazität zwischen den CVss-Kontaktinseln 52 und der Wortleitung 50 niedrig. Außerdem können, da die CVss-Kontaktinseln 52 kurz sind, vorspringende Teile 50B unter Verwendung von Zwischenräumen hergestellt werden, die auf Grund der Verkürzung der CVss-Leitungen/-Kontaktinseln frei sind. Bei einigen beispielhaften Ausführungsformen der vorliegenden Erfindung kann das Verhältnis einer Breite W2 der vorspringenden Teile 50B zu einer Breite W1 des Streifenteils 50A größer als etwa 0,1 sein. Das Verhältnis W2/W1 kann in dem Bereich von etwa 0,1 bis etwa 0,5 liegen.
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Wie in 5 gezeigt ist, verläuft ein vorspringender Teil 50B1, der einer der vorspringenden Teile 50B ist, zu der Grenze 10A der SRAM-Zelle 10 und ist dabei immer noch von der Grenze 10A beabstandet. Der vorspringende Teil 50B1 verläuft weiter von der Grenze 10C zu der CVss-Kontaktinsel 52B. Die CVss-Kontaktinsel 52B verläuft von der Grenze 10D zu dem vorspringenden Teil 50B1. Die CVss-Kontaktinsel 52B und der vorspringende Teil 50B1 sind jedoch mit dem Abstand S1 beabstandet (in der X-Richtung), sodass ausreichend Prozessspielraum verbleibt, damit der vorspringende Teil 50B1 und die CVss-Kontaktinsel 52B sich nicht gegenseitig elektrisch kurzschließen. Ebenso verläuft der vorspringende Teil 50B2 zu der Grenze 10B und ist ebenfalls mit dem Abstand S1 von der CVss-Kontaktinsel 52A beabstandet.
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6 zeigt einen Teil eines SRAM-Zellen-Arrays 12, wobei der dargestellte Teil ein Teil eines größeren Arrays sein kann. Der dargestellte Teil des SRAM-Arrays umfasst 4 × 4 SRAM-Zellen 10. Wie in 6 gezeigt ist, hat der vorspringende Teil 50B ein Ende 50B', das in der SRAM-Zelle 10 endet, und ein anderes Ende 50B''. Das andere Ende endet in einer benachbarten SRAM-Zelle 10. Die Streifenteile 50A der Wortleitung 50 können hingegen zusammenhängende Streifen sein, die in eine Vielzahl von SRAM-Zellen 10 in der gleichen Zeile hinein reichen. In 6 werden Buchstaben F verwendet, um die relativen Richtungen der Layouts der SRAM-Zellen 10 darzustellen, wobei jeder Buchstabe F eine SRAM-Zelle und ihre Orientierung darstellt. Der Buchstabe F ist einzigartig, da seine Elemente in vier verschiedene Richtungen (+X, –X, +Y, –Y) zeigen und somit zum Identifizieren der Orientierung der SRAM-Zellen verwendet werden können. Wie in 6 gezeigt ist, können benachbarte SRAM-Spalten einander spiegeln, und ebenso können benachbarte SRAM-Zeilen einander spiegeln.
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7 zeigt das Layout der SRAM-Zelle 10 gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die in 5 gezeigte Struktur und die in 6 gezeigte Struktur werden zu 7 kombiniert. Somit sind die relativen Positionen der in 5 gezeigten Elemente und der in 6 gezeigten Elemente in 7 zu finden. Die Durchkontaktierungen sind in 7 zwar dargestellt, sind aber nicht einzeln mit Bezugssymbolen gekennzeichnet. Der CVss-Knoten 106 umfasst den Kontaktstift 54A in der Kontaktebene (1), wobei der Kontaktstift 54A über eine Durchkontaktierung (in der Ebene Via_0) elektrisch mit der Kontaktinsel 56A (in der Ebene M1) verbunden ist. Der Kontaktstift 54A ist auch mit dem Source-Bereich des Pull-down-Transistors PD-1 elektrisch verbunden. Die Kontaktinsel 56A in der Ebene M1 ist außerdem (über eine Durchkontaktierung in der Ebene Via_1) elektrisch mit der CVss-Kontaktinsel 52A in der darüber befindlichen Ebene M2 verbunden. Die Kontaktinsel 52A in der Ebene M2 ist außerdem (über eine Durchkontaktierung in der Ebene Via_2) elektrisch mit einer CVss-Leitung 58A verbunden, die sich in der Ebene M3 befindet. Die CVss-Leitung 58A verläuft in der Y-Richtung und kann in eine Vielzahl von SRAM-Zellen in der gleichen Spalte hinein reichen.
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Wie weiterhin in 7 gezeigt ist, ist die Wortleitung 50, die sich in der Ebene M2 (1) befindet, über eine Durchkontaktierung in der Ebene Via_1 elektrisch mit einer Kontaktinsel 60A in der Ebene M1 verbunden. Die Kontaktinsel 60A ist über eine Durchkontaktierung in der Ebene Via_0 auch mit einem Gate-Kontaktstift 62A elektrisch verbunden. Auch hier sind die Durchkontaktierungen in verschiedenen Ebenen zwar gezeigt, aber nicht einzeln gekennzeichnet.
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Die vorgenannten Verbindungen befinden sich auf der linken Seite der SRAM-Zelle 10. Ebenso ist eine Vielzahl von Verbindungen, die Kontaktinseln, Durchkontaktierungen und Kontaktstifte umfassen, auf der rechten Seite der SRAM-Zellen hergestellt, wobei die Verbindungen auf der rechten Seite den Elementen auf der linken Seite ähnlich und zu diesen symmetrisch sein können und daher hier nicht näher erörtert werden. Die Verbindungen auf der rechten Seite haben die gleichen Zahlen wie die entsprechenden Verbindungen auf der linken Seite, mit der Ausnahme, dass die Bezugssymbole der Verbindungen auf der rechten Seite mit dem Buchstaben B statt mit dem Buchstaben A enden.
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Wie in 7 gezeigt ist, sind eine CVdd-Leitung 118, eine Bitleitung 114 und eine Bitleitungsschiene (BLB) 116 in der Ebene M1 (1) angeordnet, und ihre Längsrichtung ist parallel zu der Y-Richtung. Daher können die CVdd-Leitung 118, die Bitleitung 114 und die BLB 116 jeweils in eine Vielzahl von SRAM-Zellen in der gleichen Spalte hinein reichen und mit dieser verbunden sein.
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Wie weiterhin in 7 gezeigt ist, befindet sich die Wortleitung 50, die als eine erste Wortleitung bezeichnet ist, in der Ebene M2. Um den Widerstand der Wortleitungen zu verringern, ist eine zweite Wortleitung 64, die in der X-Richtung verläuft, in der Ebene M4 angeordnet, wie in 8 gezeigt ist. Einige Elemente, die in 7 gezeigt sind, sind der Übersichtlichkeit halber nicht in 8 dargestellt, aber diese Elemente sind dennoch vorhanden. 8 zeigt die Doppelwortleitung und die Doppel-CVss-Leitung/-Kontaktstelle gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die Wortleitung 64 kann auch als eine zusammenhängende Metallleitung hergestellt sein, die in eine Vielzahl von SRAM-Zellen in der gleichen Zeile hinein reicht. Die Wortleitung 64 kann einen Teil der darunter befindlichen Wortleitung 50 überlappen, sodass sich Zwischenverbindungen bequem herstellen lassen. Zum Beispiel wird eine Kontaktinsel 66 in der Ebene M3 über eine Durchkontaktierung in der Ebene Via_3 mit der darüber befindlichen Wortleitung 64 verbunden und wird über eine Durchkontaktierung in der Ebene Via_2 mit der darunter befindlichen Wortleitung 50 verbunden. Daher werden die Wortleitungen 50 und 64 miteinander zu einer Doppel-Wortleitungsstruktur verbunden, und dadurch wird der Widerstand der resultierenden Doppel-Wortleitungsstruktur gegenüber einer Einzel-Wortleitungsstruktur verringert. Bei einigen Ausführungsformen der vorliegenden Erfindung, die in 8 gezeigt sind, gibt es eine (oder mehrere) Doppel-Wortleitungsverbindungen (die die Kontaktinsel 66 sowie eine darüber befindliche Durchkontaktierung und ein darunter befindliche Durchkontaktierung umfassen) je SRAM-Zelle. Bei alternativen Ausführungsformen gibt es eine einzige Doppel-Wortleitungsverbindung, die von einer Vielzahl von SRAM-Zellen in der gleichen Zeile gemeinsam verwendet wird. Eine Doppel-Wortleitungsverbindung kann zum Beispiel alle vier SRAM-Zellen, alle acht SRAM-Zellen usw. in der gleichen Zeile hergestellt werden.
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8 zeigt außerdem eine CVss-Leitung 70 in der Ebene M4, wobei die CVss-Leitung 70 (die als eine zweite CVss-Leitung bezeichnet wird) parallel zu der zweiten Wortleitung 64 ist. Die CVss-Leitung 70 ist an der Grenze der SRAM-Zelle 10 hergestellt und kann von benachbarten Zeilen von SRAM-Zellen gemeinsam verwendet werden. Die Längsrichtung der zweiten CVss-Leitung 70 ist parallel zu der X-Richtung. Darüber hinaus gibt es in der Ebene M3 CVss-Leitungen 58 (die CVss-Leitungen 58A und 58B umfassen, die als erste CVss-Leitungen bezeichnet werden), die in der Y-Richtung verlaufen. Die CVss-Leitungen 58 und 70 sind über die Durchkontaktierungen in der Ebene Via_3 zu einer Doppel-CVss-Leitungsstruktur miteinander verbunden, sodass der Widerstand der CVss-Leitungen verringert wird. In der Draufsicht des jeweiligen SRAM-Arrays bilden die CVss-Leitungen 58 und 70 eine Maschenstruktur. Die CVss-Masche ist mit den CVss-Kontaktinseln 52A und 52B verbunden.
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9 zeigt ein Layout, bei dem die Eingangsstruktur von 7 mit der Struktur von 8 kombiniert ist. Die vorspringenden Wortleitungsteile sind der Übersichtlichkeit halber in 8 nicht dargestellt, gleichgültig, ob sie hergestellt sind oder nicht. Darüber hinaus ist nur eine Finne für jeden der Transistoren dargestellt, obwohl auch Mehrfinnen-Transistoren in Erwägung gezogen werden.
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10 zeigt einige Elemente, die in 9 gezeigt sind. Die dargestellten Elemente umfassen die Elemente in den Ebenen M1 und M3 und die Elemente dazwischen, während andere Elemente, die die Eingangselemente und die Durchkontaktierungen in der Ebene Via_0 umfassen, der Übersichtlichkeit halber nicht dargestellt sind. Dargestellt sind zum Beispiel die Elemente in den Ebenen M1, M2, und M3. Die Elemente in der Ebene M1 umfassen die CVdd-Leitung 118, die Bitleitung 114 und die Bitleitungsschiene 116. Die Elemente in der Ebene M2 umfassen die Wortleitung 50 [die den Streifenteil 50A und die vorspringenden Teile 50B (nicht dargestellt) umfasst] und die CVss-Kontaktinseln 52A und 52B. Die Elemente in der Ebene M3 umfassen die CVss-Leitungen 58A und 58B.
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11 zeigt eine schematische Schnittansicht der Struktur von 10, wobei die Schnittansicht anhand der Ebene erstellt ist, die die Linie 11-11 von 10 enthält. Bei einigen Ausführungsformen der vorliegenden Erfindung haben die Metallstrukturen in der Ebene M1, wie etwa eine Kontaktinsel 56B, jeweils eine Dicke T1, die Metallstrukturen in der Ebene M2, wie etwa die CVss-Kontaktinsel 52B und die Wortleitung 50, haben jeweils eine Dicke T2, und die Metallstrukturen in der Ebene M3, wie etwa die zweite CVss-Leitung 58B, haben jeweils eine Dicke T3. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Dicke T2 größer als die Dicken T1 und T3. Die Dicke T2 kann zum Beispiel um 30 Prozent oder um etwa 30 Prozent bis etwa 100 Prozent größer als die beiden Dicken T1 und T3 sein. Anders ausgedrückt, die Verhältnisse T2/T1 und T2/T3 können jeweils größer als etwa 1,3 sein oder in dem Bereich von etwa 1,3 bis etwa 2,0 liegen. Bei alternativen Ausführungsformen ist die Dicke T2 gleich oder größer als die Dicke T1, und die Dicke T3 ist gleich oder größer als die Dicke T2.
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Die Wortleitungen 50 sind lang, insbesondere in großen SRAM-Arrays. Daher beeinträchtigt der Widerstand der Wortleitungen 50 erheblich die Leistung der großen SRAM-Zellen-Arrays. Da die Wortleitungen 50 in der Ebene M2 liegen, deren Dicke bei herkömmlichen Strukturen normalerweise klein war, kann die Leistung der Wortleitungen zu einem Engpass bei der Verbesserung der Leistung des SRAM-Zellen-Arrays werden. Durch Vergrößern der Dicke der Wortleitungen 50 kann somit der Schichtwiderstand der Wortleitungen vorteilhaft verringert werden. Somit kann die Geschwindigkeit der resultierenden SRAM-Zellen durch Vergrößern der Dicken der Wortleitungen 50 verbessert werden. Außerdem kann der Widerstand der Bitleitungen dadurch verringert werden, dass sie in den Ebenen M3 und M4 angeordnet werden, die normalerweise dick sind.
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Die Ausführungsformen der vorliegenden Erfindung haben mehrere Vorzüge. Durch Herstellen von CVss-Kontaktinseln 52A und 52B, die kurz und getrennt sind (statt lange Metallleitungen zu sein), wird die parasitäre Kapazität zwischen den CVss-Kontaktinseln und den Wortleitungen verringert. Darüber hinaus können durch Teilen der CVss-Leitungen in der Ebene M2 in kurze Kontaktinseln vorspringende Wortleitungsteile erzeugt werden, und dadurch wird der Widerstand der Wortleitungen verringert. Da sowohl die parasitäre Kapazität als auch der Widerstand gesenkt werden, wird auch die RC-Verzögerung der Wortleitungen verringert und die Geschwindigkeit der resultierenden SRAM-Zelle wird verbessert. Die Verringerung des Widerstands der Wortleitungen kann auch dadurch erreicht werden, dass Doppel-Wortleitungen (in den Ebenen M2 und M4) hergestellt werden und die Dicke der Elemente in der Ebene M2 vergrößert wird.
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Bei einigen Ausführungsformen der vorliegenden Erfindung weist eine integrierte Schaltungsstruktur eine SRAM-Zelle (SRAM: static random access memory; statischer Direktzugriffsspeicher) auf, die Folgendes aufweist: ein erstes Pull-up-MOS-Bauelement und ein zweites Pull-up-MOS-Bauelement sowie ein erstes Pull-down-MOS-Bauelement und ein zweites Pull-down-MOS-Bauelement, die Inverter bilden, die mit dem ersten Pull-up-MOS-Bauelement und dem zweiten Pull-up-MOS-Bauelement querverriegelt sind. Die integrierte Schaltungsstruktur weist weiterhin Folgendes auf: einen länglichen Kontakt, der sich über einer Source des ersten Pull-down-MOS-Bauelements befindet und mit dieser elektrisch verbunden ist; und eine erste Metallschicht mit einer Bitleitung und einer CVdd-Leitung darin. Eine CVss-Kontaktinsel überlappt den länglichen Kontakt und ist mit diesem elektrisch verbunden. Die CVss-Kontaktinsel hat einen Teil in der SRAM-Zelle, der eine erste Länge und eine erste Breite hat, die kleiner als eine zweite Länge und eine zweite Breite der SRAM-Zelle sind. Eine Wortleitung hat eine erste Längsrichtung, wobei sich die Wortleitung und die CVss-Kontaktinsel in einer zweiten Metallschicht über der ersten Metallschicht befinden. Eine CVss-Leitung befindet sich in einer dritten Metallschicht über der zweiten Metallschicht. Die CVss-Leitung ist mit der CVss-Kontaktinsel elektrisch verbunden und hat eine zweite Längsrichtung, die senkrecht zu der ersten Längsrichtung ist.
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Bei einigen Ausführungsformen der vorliegenden Erfindung weist eine integrierte Schaltungsstruktur eine SRAM-Zelle (SRAM: static random access memory; statischer Direktzugriffsspeicher) auf, die Folgendes aufweist: ein erstes Pull-up-MOS-Bauelement und ein zweites Pull-up-MOS-Bauelement sowie ein erstes Pull-down-MOS-Bauelement und ein zweites Pull-down-MOS-Bauelement, die Inverter bilden, die mit dem ersten Pull-up-MOS-Bauelement und dem zweiten Pull-up-MOS-Bauelement querverriegelt sind. Die integrierte Schaltungsstruktur weist weiterhin Folgendes auf: einen länglichen Kontakt, der sich über einer Source des ersten Pull-down-MOS-Bauelements befindet und mit dieser elektrisch verbunden ist; und eine erste Metallschicht mit einer Bitleitung und einer CVdd-Leitung darin. Eine Wortleitung befindet sich in einer zweiten Metallschicht über der ersten Metallschicht. Die Wortleitung umfasst einen Streifenteil und einen vorspringenden Teil in der SRAM-Zelle. Der Streifenteil hat in der Draufsicht eine rechteckige Form. Der vorspringende Teil ist mit einer ersten Seitenwand des Streifenteils verbunden und verläuft zu einer ersten Grenze. Der vorspringende Teil verläuft weiter von einer dritten Grenze zu einer vierten Grenze und ist von der vierten Grenze beabstandet. Eine CVss-Leitung befindet sich in einer dritten Metallschicht über der zweiten Metallschicht.
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Bei einigen Ausführungsformen der vorliegenden Erfindung weist eine integrierte Schaltungsstruktur eine SRAM-Zelle (SRAM: static random access memory; statischer Direktzugriffsspeicher) auf, die Folgendes aufweist: ein erstes Pull-up-MOS-Bauelement und ein zweites Pull-up-MOS-Bauelement sowie ein erstes Pull-down-MOS-Bauelement und ein zweites Pull-down-MOS-Bauelement, die Inverter bilden, die mit dem ersten Pull-up-MOS-Bauelement und dem zweiten Pull-up-MOS-Bauelement querverriegelt sind. Die integrierte Schaltungsstruktur weist weiterhin Folgendes auf: einen länglichen Kontakt, der sich über einer Source des ersten Pull-down-MOS-Bauelements befindet und mit dieser elektrisch verbunden ist; und eine erste Metallschicht mit einer Bitleitung und einer CVdd-Leitung darin. Eine Wortleitung befindet sich in einer zweiten Metallschicht über der ersten Metallschicht. Eine CVss-Leitung befindet sich in einer dritten Metallschicht über der zweiten Metallschicht. Die zweite Metallschicht hat eine Dicke, die größer als eine Dicke der ersten Metallschicht und eine Dicke der dritten Metallschicht ist.
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Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
