DE102005007822A1 - Integrierte Schaltungsanordnung mit Feldeffekttransistor, insbesondere mit Tunnel-Feldeffekttransistor - Google Patents

Integrierte Schaltungsanordnung mit Feldeffekttransistor, insbesondere mit Tunnel-Feldeffekttransistor Download PDF

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Abstract

Erläutert werden unter anderem Tunnel-Feldeffekttransistoren, die ein im Vergleich zu anderen Transistoren (T2) auf der gleichen integrierten Schaltungsanordnung (10) dickeres Gate-Dielektrikum (GD1) haben. Alternativ oder zusätzlich haben diese Tunnel-Feldeffekttranistoren Gate-Bereiche an voneinander abgewandten Seiten eines Kanalausbildungsbereichs bzw. einer Grenzfläche zwischen den Anschlussbereichen (D1, S1) des Tunnel-Feldeffekttransistors.

Description

  • Die Erfindung betrifft eine integrierte Schaltungsanordnung, die einen ersten FET (FeldEffektTransistor) enthält. Der erste FET enthält seinerseits:
    • – einen dotierten ersten Anschlussbereich eines ersten Dotiertyps,
    • – einen undotierten oder gemäß einem vom ersten Dotiertyp verschiedenen zweiten Dotiertyp dotierten Nachbarbereich, der an den ersten Anschlussbereich grenzt,
    • – einen elektrisch isolierenden ersten Isolierbereich an der Grenze zwischen dem ersten Anschlussbereich und dem Nachbarbereich,
    • – einen ersten Steuerbereich, der an den Isolierbereich grenzt.
  • Der erste FET hat also zwei Anschlussbereiche, die gemäß voneinander verschiedenen Dotiertypen dotiert sind, d.h. n-dotiert bzw. p-dotiert. Der erste FET wird bevorzugt in Sperrrichtung betrieben, so dass ein Tunnel-Feldeffekttransistor entsteht. Aber auch ein Betrieb in Vorwärtsrichtung ist möglich. In der Tunnelbetriebsart ist der erste Anschlussbereich der Source-Bereich bzw. der Tunnel-Anschlussbereich. In der Tunnelbetriebsart ist der andere Anschlussbereich des ersten FETs der Drain-Bereich. Im Folgenden werden Feldeffekttransistoren mit Drain- und Sourcebereichen, die gemäß voneinander verschiedenen Dotiertypen dotiert sind, unabhängig von der Betriebsweise als Tunnel-Feldeffekttransistoren bezeichnet.
  • Der undotierte bzw. der sogenannte eigenleitende (intrinsische) Nachbarbereich hat eine Dotierung von beispielsweise kleiner als 1013 oder 1019 Dotieratome je cm3 (Kubikzentimeter), d.h. eine Dotierung, die bspw. durch nicht zu vermei dende Verunreinigungen bei der Herstellung hochreiner Halbleitermaterialien entsteht. Um ein gutes Tunneln zu ermöglichen, sollte der Tunnel-Anschlussbereich (Source) einen steilen Dotiergradienten haben und eine hohe Dotierstoffkonzentration aufweisen, beispielsweise eine maximale Dotierstoffkonzentration von größer als 1020 bzw. größer als 1021 Dotierstoffatome je cm3. Eine kleinere Dotierstoffkonzentration ist jedoch möglich.
  • Bei einer Art von ersten FETs wird der Nachbarbereich durch den weiteren Anschlussbereich des ersten FETs gebildet, wobei der weitere Anschlussbereich gemäß dem zweiten Dotiertyp dotiert ist. Die Dotierstoffkonzentration in dem weiteren Anschlussbereich ist beispielsweise größer als 1020 Dotierstoffatome je cm3.
  • Bei einer anderen Art von ersten FETs grenzt der weitere Anschlussbereich des ersten FETs an den Nachbarbereich an, so dass der Nachbarbereich einen Kanalausbildungsbereich bildet. Der weitere Anschlussbereich ist gemäß dem zweiten Dotiertyp dotiert, beispielsweise mit einer maximalen Dotierstoffkonzentration größer als 1020 Dotierstoffatome je cm3. In diesem Fall ist der Nachbarbereich undotiert oder im Vergleich zu dem weiteren Anschlussbereich geringer dotiert, beispielsweise um mindestens eine Zehnerpotenz. In beiden Fällen wird durch die an den steuernden Bereich angelegte Spannung der Strom des Bauteils gesteuert.
    •
  • Es ist Aufgabe der Erfindung, eine einfach aufgebaute integrierte Schaltungsanordnung mit Tunnel-FETs anzugeben, wobei die elektrischen Eigenschaften der Schaltungsanordnung bzw. die elektrischen Eigenschaften der Tunnel-FETs verbessert werden, insbesondere hinsichtlich des Leckstroms, der Verlustleistung bzw. der Überlappungskapazität und insbesondere durch eine kleinere benötigte Chipfläche.
  • Diese Aufgabe wird durch eine Schaltungsanordnung mit den im Patentanspruch 1 genannten Merkmalen gelöst. Weiterbildungen sind in den Unteransprüchen angegeben.
  • Insbesondere wird die oben angegebene Aufgabe dadurch gelöst, dass die integrierte Schaltungsanordnung neben dem ersten bzw. dem Tunnel-FET einen weiteren FET enthält, bei dem die Anschlussbereiche gemäß dem gleichen Dotiertyp dotiert sind, d.h. beispielsweise gemäß dem ersten Dotiertyp oder gemäß dem zweiten Dotiertyp. Die Anschlussbereiche (Source bzw. Drain) des weiteren Feldeffekttransistors werden im folgenden als dritter Anschlussbereich bzw. vierter Anschlussbereich bezeichnet. Zwischen den Anschlussbereichen des weiteren FETs ist ein Kanalausbildungsbereich angeordnet, der undotiert oder gemäß einem anderen Dotiertyp als der dritte Anschlussbereich dotiert ist. Außerdem enthält der weitere FET einen weiteren Steuerbereich bzw. ein weiteres Gate sowie einen elektrisch isolierenden weiteren Dielektrikumsbereich bzw. ein Gate-Dielektrikum zwischen dem weiteren Gate und dem Kanalausbildungsbereich. Der Gate-Dielektrikumsbereich des Tunnel-FETs hat eine äquivalente Siliziumdioxiddicke, die mindestens 50 Prozent oder mindestens 100 Prozent größer als die äquivalente Siliziumdioxiddicke des weiteren Gate-Dielektrikumsbereichs ist. Die äquivalente Siliziumdioxiddicke (EOT – Equivalent Oxide Thickness) berechnet sich gemäß der folgenden Formel: täqu = εr(SiO2)/εr(x)·tx, wobei täqu die äquivalente Siliziumdioxiddicke, εr(SiO2) die relative Dielektrizitätskonstante von Siliziumdioxid, εr(x) die relative Dielektrizitätskonstante des als Gatedielektrikum verwendeten Materials und tx die Dicke des als Gate-Dielektrikum verwendeten Materials sind. Die Formel für die äquivalente Siliziumdioxiddicke lässt sich auch auf Schichtstapel anwenden, wobei für jede Schicht die äquivalente Siliziumdioxidschichtdicke berechnet wird und anschließend über die berechneten Dicken täqu summiert wird. Insbesondere ist die Formel auch für Siliziumdioxid anwendbar, wobei die äquivalente Dicke gleich der physikalischen Dicke ist.
  • Die Weiterbildung geht von der Überlegung aus, dass Tunnel-FETs aufgrund der Sperrrichtungsbetriebsart im Vergleich zu herkömmlichen FETs mit Drain- und Source-Bereichen vom gleichen Dotiertyp einen kleineren Leckstrom haben. Dieser Leckstrom lässt sich aber noch weiter verringern, wenn die äquivalente Siliziumdioxiddicke des Gate-Dielektrikums des Tunnel-FETs erhöht wird. Aufgrund der hervorragenden Kurzkanal-Eigenschaften des Tunnel-FETs gibt es einen Freiraum bei der Wahl der Dicke des Gate-Dielektrikums, wobei trotz erhöhter Dielektrikumsdicke die Steuerwirkung auf den Tunnelübergang noch so groß ist, dass ein Transistor mit hervorragenden bzw. sehr guten elektrischen Eigenschaften entsteht, insbesondere hinsichtlich des Ausschaltstroms, des Einschaltstroms, des Unterschwellspannungsanstiegs usw. Weil jedoch bei FETs mit Drain- und Source-Bereichen vom gleichen Dotiertyp keine so guten Kurzkanaleigenschaften vorhanden sind, gibt es dort keinen Freiraum für eine Erhöhung der äquivalenten Siliziumdioxiddicke, so dass dort eine kleinere äquivalente Siliziumdioxiddicke verwendet wird als in dem Tunnel-FET. Zum Vergleich werden beispielsweise FETs mit zueinander gleichen Gate-Längen oder mit Gate-Längen herangezogen, die sich bezogen auf die Gate-Länge des Tunnel-FETs nur um –20 Prozent bis +20 Prozent bzw. um –10 Prozent bis +10 Prozent unterscheiden. Eine obere Grenze für die Erhöhung der äquivalenten Siliziumdioxiddicke des Tunnel-FET liegt beispielsweise bei 300 Prozent oder bei 200 Prozent der äquivalenten Siliziumdioxiddicke des FETs mit Drain- und Source-Bereichen vom gleichen Dotiertyp.
  • Durch die größere äquivalente Siliziumdioxiddicke werden auch parasitäre Kapazitäten, beispielsweise zwischen dem Gate und dem ersten bzw. dem Tunnel-Anschlussbereich verringert, so dass sich die elektrischen Eigenschaften des Tunnel-FETs weiter verbessern. Aufgrund der größeren äquivalenten Silizi umdioxiddicke lässt sich beim Verringern der kleinsten minimalen Abmessungen der Tunnel-FETs auch der Übergang zu Dielektrika mit höheren Dielektrizitätskonstanten verzögern. So kann Siliziumdioxid weiter verwendet werden. Dadurch sind die Prozesskosten klein.
  • Aufgrund des dickeren Dielektrikums des Tunnel-FETs wird der Gate-Leckstrom verringert, so dass sich auch die Leistungsaufnahme der Tunnel-FETs im Vergleich zu Tunnel-FETs ohne zusätzlich verdicktem Gate-Dielektrikum und auch im Vergleich FETs mit dünnem Gate-Dielektrikum und ohne Tunnel-Betriebsart verringert.
  • Bei einer Weiterbildung der Erfindung ist der Tunnel-FET in einem Speicherzellenfeld einer Speichereinheit angeordnet, die eine Vielzahl, z.B. mehrere Millionen oder mehr als eine Milliarde (109), von Speicherzellen enthält. Die Speichereinheit ist beispielsweise ein SRAM (Static Random Access Memory) oder ein DRAM (Dynamic Random Access Memory). Der weitere FET ist in einem Wortleitungs- oder Bitleitungsdecoder der Speichereinheit angeordnet. Alternativ befindet sich der weitere FET in einer an eine Bitleitung geschalteten Verstärkerschaltung, die auch als Sense-Amplifier bezeichnet wird. Bei dieser Weiterbildung ist die Verringerung der Leistungsaufnahme der integrierten Schaltungsanordnung aufgrund der Vielzahl von Tunnel-FETs besonders hoch. Für die Ansteuerung bzw. das Lesen des Speicherzellenfeldes werden FETs mit Drain- und Source-Bereich vom gleichen Dotiertyp verwendet die auf Grund des fehlenden sogenannten Body-Ties ein Abschalten ohne Entladung des Substrats und damit mit kleinen Kapazitäten ermöglichen. Die Anzahl der peripheren Transistoren ist im Vergleich zu der Anzahl der Transistoren im Speicherzellenfeld gering, so dass ein erhöhter Leckstrom hier hinnehmbar ist.
  • Bei einer alternativen Weiterbildung sind der Tunnel-FET und der weitere FET in einer logischen Grundschaltung angeordnet, insbesondere in einer NAND-, NOR-, AND-, OR- oder einer Inverterschaltung. Die Tunnel-FETs bieten insbesondere die Möglichkeit, eine Kontaktierung des Kanalausbildungsbereichs ohne zusätzliche Maßnahmen zu erreichen. Insbesondere werden diejenigen FETs der logischen Grundschaltungen als Tunnel-FETs mit einem dickeren Gate-Dielektrikum ausgebildet, die in dem Betriebszustand der logischen Grundschaltung, der am häufigsten eingenommen wird, eingeschaltet sind.
  • Bei einer nächsten Weiterbildung werden die Tunnel-FETs in einer Teilschaltung der integrierten Schaltungsanordnung angeordnet, die in einer Wartebetriebsart, d.h. einem sogenannten Standby-Modus, nicht abgeschaltet wird, z.B. in einer sogenannten Aufweckschaltung. Der FET mit dem Drain-Bereich und dem Source-Bereich vom gleichen Dotiertyp befindet sich dagegen in einem Teil der integrierten Schaltungsanordnung, der abgeschaltet wird, so dass hier größere Leckströme nicht stören.
  • Bei einer anderen Weiterbildung sind der Tunnel-FET und der weitere FET in Teilschaltungen der integrierten Schaltung angeordnet, die an den selben Betriebspotentialleitungen angeordnet sind. Aufgrund der gleichen Betriebsspannungen an den beiden Transistoren sind deren Gate-Dielektrikadicken miteinander vergleichbar.
  • Bei einer nächsten Weiterbildung der Erfindung sind der Tunnel-FET und der weitere FET in Teilschaltungen der integrierten Schaltungsanordnung angeordnet, die mit den gleichen Betriebsspannungen oder mit voneinander verschiedenen Betriebsspannungen betrieben werden, wobei die Betriebsspannung für den Tunnel-FET im Bereich von –50 Prozent bis 100 Prozent bezogen auf die Betriebsspannung für den weiteren FET liegt. Damit sind die beiden Transistoren insbesondere über ihr Betriebsspannungsbereich miteinander vergleichbar. Der Tunnel-FET ist gemäß der oben angegebenen Beziehung insbesondere kein sogenanntes Hochvolt-Bauelement, das beispielsweise mit einer Betriebsspannung größer als 3 Volt oder größer als 5 Volt betrieben wird. Auch ist der Tunnel-Feldeffekttransistor insbesondere kein Ein-/Ausgabe-Bauelement bzw. I/O-Bauelement, das direkt oder nur über einen Widerstand mit einem äußeren Anschluss der integrierten Schaltungsanordnung verbunden ist.
  • Bei einer nächsten Weiterbildung haben der Tunnel-FET und der weitere FET bis auf den Dotiertyp von Source- bzw. Drain-Bereich und bis auf die unterschiedliche Gate-Dielektrikumsdicke im Wesentlichen die gleiche Struktur, so dass möglichst viele der folgenden Merkmale bei diesen beiden Transistoren übereinstimmen:
    • – die Kontaktfläche einer Metallisierung zu dem Tunnel-Anschlussbereich ist gleich der Kontaktfläche einer Metallisierung zu dem Source-Bereich bzw. zu dem Drain-Bereich des weiteren FETs,
    • – die Kontaktfläche einer Metallisierung zu dem Steuerbereich des Tunnel-FETs ist gleich der Kontaktfläche einer Metallisierung zu dem Steuerbereich des weiteren FETs,
    • – Spacer bzw. elektrisch isolierende Abstandselemente am Steuerbereich des Tunnel-FETs bzw. am Steuerbereich des weiteren FETs haben untereinander gleiche Form und gleiche Materialien,
    • – wenn kein SOI-Substrat (Silicon On Insulator) verwendet wird, ist eine Wannendotierung unter dem Tunnel-FET gleich einer Wannendotierung unter dem weiteren FET,
    • – eine Dicke der Steuerbereiche und des Materials der Steuerbereiche ist bei beiden Transistoren gleich, und
    • – der Tunnel-Anschlussbereich oder der weitere Anschlussbereich des Tunnel-FETs hat das gleiche Dotierprofil wie ein Anschlussbereich des weiteren FETs.
  • Stimmen beispielsweise alle der genannten Merkmale überein, so können beide FETs mit der gleichen CMOS-Prozessfolge (Complementary Metall Oxide Semiconductor) hergestellt wer den, wobei nur zwei zusätzliche Verfahrensschritte ausgeführt werden müssen.
  • Bei einer nächsten Weiterbildung befinden sich beide Transistoren auf dem gleichen Substrat, insbesondere auf dem gleichen einkristallinen Halbleitersubstrat. Jedoch kann das Substrat auch aus anderen Materialien bestehen, insbesondere aus elektrisch isolierenden Materialien, wie z.B. Siliziumdioxid, Quarz oder Keramik. Da beide FETs auf dem gleichen Substrat angeordnet sind, können sie auch mit gleichen Herstellungsschritten hergestellt worden. Das Substrat ist in lateraler Richtung homogen, so dass es insbesondere keine Unterbrechungen hervorgerufen durch mechanische Trennvorgänge oder durch Füllmaterial zwischen den beiden Transistoren gibt, wie es beispielsweise bei Transistoren auf verschiedenen Substraten eines Multi-Chip-Substrats der Fall wäre.
  • Bei einer anderen Weiterbildung sind die Anschlussbereiche des ersten bzw. Tunnel-FETs mit gleichem Abstand zu dem Substrat angeordnet, an dem die integrierte Schaltungsanordnung ausgebildet ist, insbesondere zu einem einkristallinen Halbleitersubstrat bzw. zu einem SOI-Substrat. Der Abstand bezieht sich beispielsweise auf den dem Substrat am nächsten liegenden Rand des jeweiligen Anschlussbereichs. Beispielsweise wird der Abstand zu einer planaren Rückseite des Substrats gemessen, wobei entlang bzw. entgegen der Normalenrichtung der Rückseite gemessen wird. Mit anderen Worten ausgedrückt, bewirkt die Anordnung der Anschlussbereiche mit gleichem Abstand zum Substrat einen lateralen Stromfluss zwischen den beiden Anschlussbereichen. Im Gegensatz zu einem Transistor mit vertikalem Stromfluss benötigt der Transistor mit lateralem Stromfluss ggf. eine größere Chipfläche, die jedoch aufgrund der geringen Abmessungen des Kanalausbildungsbereichs, von beispielsweise kleiner als 20 nm bzw. kleiner als 15 nm, bzw. aufgrund des fehlenden Kanalausbildungsbereichs, hinnehmbar ist bzw. auf Grund des vertikal angeordneten Stromkanals kaum ins Gewicht fällt. Außerdem sind der erste Isolierbereich und der erste Steuerbereich seitlich des ersten bzw. Tunnel-Anschlussbereichs angeordnet, d.h. mit einem kleineren Abstand als der substratferne Rand des ersten bzw. Tunnel-Anschlussbereichs. Durch die seitliche Anordnung des Steuerbereichs lassen sich geringe Überlappungskapazitäten zu beiden Anschlussbereichen des ersten bzw. Tunnel-FETs erreichen.
  • Bei einer nächsten Weiterbildung sind die Anschlussbereiche an einer Finne aus Halbleitermaterial angeordnet, wobei die Finne insbesondere eine Höhe hat, die größer als die halbe Breite, größer als 90 Prozent der Breite, insbesondere gleich der Breite, oder größer als die Breite ist, insbesondere mehr als zweimal so groß. Die Finne ist nicht auf diese Dimensionen eingeschränkt, sondern kann auch einen quadratischen oder trapezförmigen Querschnitt aufweisen oder eine kleinere Höhe als Breite haben. Beispielsweise ist die Breite der Finne kleiner als 50 nm (Nanometer) oder sogar kleiner als 10 nm. Die Finne ragt über das Substrat hinaus und hat einen Querschnitt in Normalenrichtung des Substrats und in einem Winkel von 90° zur Längsachse der Finne, der beispielsweise rechteckig oder trapezförmig ist.
  • Vorteilhaft ist eine Abrundung der Ecken der Finne durch einen zusätzlichen Temperaturschritt, bei dem das Halbleitermaterial der Finne kurzzeitig bis an den Schmelzpunkt heran erwärmt wird, bspw. mit RTP (Rapid Thermal Processing) bzw. (Rapid Thermal Annealing), mit RLA (Rapid Laser Annealing) oder mit einem anderen Verfahren. So wird bei Silizium-Halbleitermaterial bspw. bis auf eine Temperatur größer als 1000 Grad Celsius erhitzt. Alternativ sind die Anschlussbereiche an einem zylinderförmigen Halbleitermaterial ausgebildet. Das Halbleitermaterial ist vorzugsweise einkristallin, insbesondere wird einkristallines Silizium verwendet. Die genannten Transistorformen bieten die Möglichkeit, Gate-Bereiche an mehreren Seiten des Halbleitermaterials anzuordnen. Außerdem können parasitäre Kapazitäten im Vergleich zu Transistoren mit vertikalem Stromfluss gering gehalten werden.
  • Bei einer nächsten Weiterbildung enthält der erste bzw. Tunnel-FET einen zweiten Steuerbereich, der durch einen elektrisch isolierenden zweiten Dielektrikumsbereich vom Kanalausbildungsbereich bzw. von dem ersten bzw. Tunnel-Anschlussbereich isoliert ist. Beide Dielektrikumsbereiche sind an voneinander abgewandten Seiten des Kanalausbildungsbereichs bzw. des Grenzbereichs zwischen ersten bzw. Tunnel-Anschlussbereich und Nachbarbereich angeordnet. Bei einer Ausgestaltung hat der zweite Dielektrikumsbereich die gleiche äquivalente Siliziumdioxiddicke, wie der erste Dielektrikumsbereich.
  • Durch diese Weiterbildung lassen sich die Vorteile eines Mehrfach-Gate-FETs mit den Vorteilen eines Tunnel-FETs vereinen. So ermöglicht es ein Mehrfach-Gate-FET, den Kanalausbildungsbereich bzw. den Tunnel-Anschlussbereich besser zu beeinflussen. Im Gegensatz zu herkömmlichen Mehrfach-Gate-FETs bietet der Tunnel-FET gemäß Weiterbildung die Möglichkeit, die Gate-Dielektrikumsdicke vergleichsweise groß zu wählen, weil beim Tunnel-FET Kurzkanaleffekte nicht durch eine Verringerung der Dicke des Gate-Dielektrikums beseitigt werden müssen. Aufgrund der größeren Gate-Dielektrikumsdicke verringert sich der Gate-Leckstrom. Ein weiterer Vorteil ist die verringerte Überlappung bzw. eine Überlappung in einem größeren Abstand von Gate und Kanalausbildungsbereich bzw. Anschlussbereich. Damit sinken die Überlappkapazitäten und die dynamischen elektrischen Eigenschaften des Tunnel-FETs sind besonders gut. Im Vergleich zu planaren Tunnel-FETs hat der Mehrfach-Gate-Tunnel-FET eine größere Kanalweite, so dass der Einschaltstrom steigt. Durch die mehrseitige Steuerung des Substrats lässt sich der Leckstrom weiter verringern.
  • Diese Weiterbildung bietet auch Vorteile, wenn das Gate-Dielektrikum des ersten bzw. Tunnel-FETs die gleiche Dicke hat wie das Gate-Dielektrikum eines anderen FETs der integrierten Schaltungsanordnung, wobei der andere FET Source und Drain vom gleichen Dotiertyp hat. Insbesondere ist das Gatedielektrikum des weiteren Feldeffekttransistors das dünnste Gatedielektrikum der integrierten Schaltungsanordnung. Jedoch ergeben sich besonders geringe Leckströme und besonders geringe Überlappkapazitäten, wenn das Gate-Dielektrikum des ersten bzw. Tunnel-FETs dicker als bei anderen FETs der integrierten Schaltungsanordnung ausgeführt wird. Durch die Kombination der Arbeitsprinzipien des ersten bzw. Tunnel-FETs TFET mit den Prinzipien eines Mehrfach-Gate-FETs wird die oben genannte Aufgabe gelöst. Die Struktur des Tunnel-FETs, d.h. die gate-gesteuerte in Sperrrichtung betriebene Diode, ermöglicht einen extrem kleinen Leckstrom sowie eine Verkleinerung der Kanallänge auf Werte kleiner als 20 nm (Nanometer), kleiner als 15 nm oder sogar kleiner als 10 nm. Aufgrund der verringerten Kurzkanaleffekte verringern sich die Anforderungen an die Dicke des Gate-Dielektrikums im Vergleich zu Standard-MOS-Bauelementen (Metal Oxide Semiconductor). Die parasitären Kapazitäten sind indirekt proportional zur Dicke des Gate-Dielektrikums, so dass sich die Überlapp- und die Kanalkapazitäten verringern. Es ist kein Gate-Dielektrikum mit einer großen Dielektrizitätskonstante erforderlich, insbesondere nicht mit einer Dielektrizitätskonstante größer als 4 oder größer als 8. Somit können einfache Herstellungsprozesse verwendet werden.
  • Durch das dickere Gate-Dielektrikum des Tunnel-FETs wird der Gate-Leckstrom verringert, der seinerseits die Leistungsaufnahme verringert, insbesondere im Vergleich zu einem Standard MOSFET. Die Kanallänge des Tunnel-FETs lässt sich weiter verringern als die Kanallänge eines Standard-MOSFET.
  • Der Mehrfach-Gate-Tunnel-FET hat eine vergrößerte Kanalweite bzw. mehrere Kanäle, insbesondere an einander gegenüberliegenden Seiten eines Kanalausbildungsbereichs, so dass sich der Einschaltstrom erhöht im Vergleich zu einem planaren Tunnel-FET. Das gesamte Substrat, d.h. der gesamte Kanalausbildungsbereich wird durch den Steuerbereich des Transistors gesteuert, so dass ein kleinerer Leckstrom im Vergleich zu einem planaren Tunnel-FET auftritt, der eine Raum-Diode enthält. Wenn der den Kanalausbildungsbereich enthaltende Bodybereich sehr schmal ist, wird ein vollständig verarmter Bodybereich erzielt. Ist der Bodybereich dicker, so entsteht ein teilweise verarmter Bodybereich, der jedoch auf Grund des ggf. gleichen Dotiertyps von weiterem Anschlussbereich und Bodybereich angeschlossen ist, d.h. ein sogenanntes Body-Tie hat. Aufgrund beider Maßnahmen verringern sich Effekte aufgrund eines schwebenden Potentials im Kanalausbildungsbereich, d.h. aufgrund sogenannter floating body Effekte.
  • Ein großer Vorteil des Tunnel-FETs mit Mehrfach-Gate im Vergleich zu einem Mehrfach-Gate-FET mit Source- und Drain-Bereich vom gleichen Dotiertyp ist die Verringerung von Kurzkanaleffekten, die es erlaubt, das Gate-Dielektrikum dicker herzustellen. Im Vergleich zu Bauelementen, bei denen der Stromfluss vertikal ist, sind die parasitären Kapazitäten bei Transistoren mit lateralem Stromfluss aufgrund des Gate-Drain- bzw. Gate-Source-Überlapps gering. Somit wird die Performance bzw. die Geschwindigkeit von digitalen und insbesondere auch von analogen Schaltkreisen erhöht. Damit können Hochgeschwindigkeits-Analog- und -Digital-Schaltkreise hergestellt werden.
  • Bei einer nächsten Weiterbildung ist der erste Steuerbereich mit dem zweiten Steuerbereich elektrisch leitfähig verbunden. Bei einer alternativen Weiterbildung sind die beiden Steuerbereiche voneinander elektrisch isoliert. Beispielsweise dient der eine Steuerbereich zum Einstellen einer Schwellspannung, während der andere Steuerbereich die Funktion eines Gates übernimmt. Alternativ wird durch die Verwendung der beiden voneinander elektrisch isolierten Steuerbereiche eine logische Schaltfunktion realisiert, beispielsweise eine logische ODER-Funktion.
  • Bei Ausgestaltungen gibt es an dem Kanalausbildungsbereich bzw. an der Grenze zwischen Tunnel-Anschlussbereich und Nachbarbereich weitere Steuerbereiche. Damit lassen sich weitere logische Schaltfunktionen auf einfache Art und Weise realisieren. Aber auch andere Anwendungen, beispielsweise Multiplizierer, sind so auf einfache Art realisierbar.
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  • Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:
  • 1 ein erstes Ausführungsbeispiel mit einem planaren Tunnel-FET, der einen Kanalausbildungsbereich enthält,
  • 2 ein zweites Ausführungsbeispiel mit einem planaren Tunnel-FET, der keinen Kanalausbildungsbereich enthält,
  • 3 ein drittes Ausführungsbeispiel mit einem Tunnel-FinFET-Transistor,
  • 4 ein viertes Ausführungsbeispiel mit einem Tunnel-FinFET-Transistor, der mehrere Steuerelektroden enthält,
  • 5 einen Schaltplan einer Inverterschaltung,
  • 6 einen Schaltplan einer NAND-Schaltung, und
  • 7 einen Schaltplan einer SRAM-Speichereinheit.
  • 1 zeigt ein erstes Ausführungsbeispiel mit einem planaren Tunnel-FET T1 und mit einem planaren FET T2, die beide auf einem einkristallinen Halbleitersubstrat 12 angeordnet sind, beispielsweise auf einem Siliziumsubstrat. Alternativ sind die beiden Transistoren T1 und T2 auf einem SOI-Substrat 14 oder auf einem anderen Substrat angeordnet. Die beiden Transistoren T1 und T2 sind Bestandteil einer integrierten Schaltungsanordnung 10, bei deren Herstellung eine Vielzahl von Prozessschritten gleichzeitig zur Herstellung des Transistors T1 bzw. zur Herstellung des Transistors T2 diente. Die in den 1 bis 3 gezeigten Transistoren können benachbart zueinander oder weiter entfernt voneinander ange ordnet werden, so dass weitere Bauelemente zwischen den jeweils dargestellten Transistoren angeordnet sind.
  • Der Transistor T1 enthält ein Gate-Dielektrikum GD1, das beispielsweise aus Siliziumdioxid besteht und eine Dicke H1 von beispielsweise 2,2 nm hat. An der dem Substrat 12 zugewandten Seite des Gate-Dielektrikums GD1 sind in einem einkristallinen Halbleitermaterial ein stark n-dotierter Drainbereich D1, ein intrinsischer Bereich i und ein stark p-dotierter Source-Bereich S1 angeordnet. Der intrinsische Bereich i ist zwischen dem Drainbereich D1 und dem Source-Bereich S1 angeordnet und wird auch als Kanalausbildungsbereich 20 bezeichnet.
  • Im Ausführungsbeispiel wird der Kanalausbildungsbereich 20 auf der vom Substrat 12 abgewandten Seite des Gate-Dielektrikums GD1 von einer Gate-Elektrode G1 bedeckt, bspw. aus hoch dotiertem polykristallinem Silizium oder aus Metall. Die Gate-Elektrode G1 dient zum Steuern der Vorgänge an einem Tunnelübergang T, der an der Grenze zwischen Kanalausbildungsbereich 20 und Source-Bereich S1 entsteht, wenn eine ausreichend positive Gate-Spannung an der Gate-Elektrode G1 angelegt wird.
  • Bei einem alternativen Ausführungsbeispiel ist der Kanalausbildungsbereich 20 schwach p-dotiert, so dass sich der Tunnelübergang T ausbildet, wenn sich an der Oberfläche des Kanalausbildungsbereichs 20 durch eine positive Gate-Spannung ein Inversionskanal ausbildet. Bei einem nächsten Ausführungsbeispiel ist der Dotiertyp im Drainbereich D1 und im Source-Bereich S1 umgekehrt zu den in 1 dargestellten Dotiertypen. Auch in diesem Fall lässt sich ein intrinsisch leitender Kanalausbildungsbereich 20 oder ein schwach p-dotierter Kanalausbildungsbereich 20 verwenden.
  • Am Drainbereich D1 wird optional ein Erweiterungsbereich ED1 bzw. ein sogenanntes Extension ausgebildet, insbesondere unter Verwendung eines Spacers bzw. Abstandselementes an der Gate-Elektrode G1. In 1 ist außerdem eine Normalenrichtung N1 der ebenen Substratoberfläche des Substrats 12 dargestellt. Eine Gate-Länge L zeigt die Ausdehnung der Gate-Elektrode G1 in lateraler Richtung. Im Ausführungsbeispiel beträgt die Gate-Länge L beispielsweise 40 nm.
  • Weiterhin ist in 1 ein Gate-Anschluss 22 gezeigt, der beispielsweise aus einem metallischen Material gebildet wird, beispielsweise aus Wolfram. Ein Drain-Anschluss 24 dient zur Kontaktierung des Drain-Bereichs D1 und besteht aus dem gleichen Material wie der Gate-Anschluss 22.
  • Der Transistor T2 enthält ein Gate-Dielektrikum GD2, das im Ausführungsbeispiel aus Siliziumdioxid besteht und eine Dicke H2 von beispielsweise 1,6 nm hat. Im Ausführungsbeispiel ist das Gatedielektrikum GD2, GD4 bzw. GD6 das dünnste Gatedielektrikum der integrierten Schaltungsanordnung. An der dem Substrat 12 zugewandten Seite des Gate-Dielektrikums GD2 sind in einem Silizium-Halbleitermaterial in der folgenden Reihenfolge ein stark n-dotierter Source-Bereich S2, ein schwach p-dotierter Kanalausbildungsbereich 30 und ein stark n-dotierter Drain-Bereich D2 ausgebildet. Der Kanalausbildungsbereich 30 wird an der vom Substrat 12 abgewandten Seite des Gate-Dielektrikums GD2 von einer elektrisch leitfähigen Gate-Elektrode G2 überdeckt, die bspw. aus dotiertem polykristallinem Silizium besteht. Optional können sowohl am Source-Bereich S2 als auch am Drain-Bereich D2 Erweiterungsbereiche ES2 bzw. ED2 ausgebildet werden, die eine geringere Dotierstoffkonzentration als der Source-Bereich S2 bzw. als der Drain-Bereich D2 haben, jedoch gemäß dem gleichen Dotiertyp wie der jeweils angrenzende Source-Bereich S2 bzw. Drain-Bereich D2 dotiert sind. In 1 ist ein Gate-Anschluss 32 für das Gate G2 dargestellt. Der Gate-Anschluss 32 wird beispielsweise aus einem metallischen Material gebildet. Außerdem ist in 1 ein Source-Anschluss 34 dargestellt. Alle Anschlüsse 22, 24, 32, 34 der Transistoren T1 und T2 haben gleiche Durchmesser W1, W2, W3 bzw. W4. Auch die Gate-Längen der Gate-Elektroden G1 und G2 stimmen überein.
  • Die Gate-Dielektrikumsdicke GD1 wurde also bewusst größer gewählt als die Gate-Dielektrikumsdicke GD2. Dennoch haben beide Transistoren T1 und T2 sehr gute elektronische Eigenschaften, wobei jedoch der Leckstrom des Transistors T1 besonders klein ist.
  • 2 zeigt ein zweites Ausführungsbeispiel mit einem planaren Tunnel-FET T3 und mit einem planaren FET T4, die beide Bestandteil einer integrierten Schaltungsanordnung 110 sind. Die integrierte Schaltungsanordnung 110 ist auf einem einkristallinen Halbleitersubstrat 120 ausgebildet. Alternativ wird ein SOI-Substrat 114 verwendet. Im Unterschied zum Tunnel-Transistor T1 enthält der Tunnel-Transistor T3 keinen Kanalausbildungsbereich. Der Transistor T3 enthält ein Gate-Dielektrikum GD3, das im Ausführungsbeispiel aus Siliziumdioxid besteht und eine Dicke H3 von 2,2 nm hat. Auf der dem Substrat 120 zugewandten Seite des Gate-Dielektrikums GD3 sind in einem Halbleitermaterial ein Drain-Bereich D3 mit einer hohen n-Dotierstoffkonzentration und ein stark p-dotierter Source-Bereich S3 angeordnet. Der Drain-Bereich D3 grenzt an den Source-Bereich S3 an einer Grenzfläche 40 an, die in der Normalenrichtung N des Substrats 120 liegt. An der dem Substrat 120 abgewandten Seite des Gate-Dielektrikums GD3 ist eine Gate-Elektrode G3 angeordnet, die beispielsweise die gleiche Gate-Länge hat wie die Gate-Elektrode G1 hat, siehe gestrichelte Linie 42. Alternativ hat die Gate-Elektrode G3 jedoch eine kürzere Gate-Länge, weil sie nur den Tunnelübergang an der Grenzfläche 40 beeinflussen muss. In diesem Fall wird die Gate-Elektrode G3 beispielsweise mit Hilfe einer Spacertechnik strukturiert.
  • Der Transistor T4 ist wie der Transistor T2 aufgebaut, so dass auf die obenstehenden Erläuterungen verwiesen wird. Insbesondere enthält der Transistor T4 ein Gate-Dielektrikum GD4 aus Siliziumdioxid, einen Source-Bereich S4, einen Kanalausbildungsbereich 50 sowie einen Drain-Bereich D4. Optional sind Erweiterungsbereiche ES4 und ED4 vorhanden. Der Transistor T4 enthält eine Gate-Elektrode G4, die wie die Gate-Elektrode G2 ausgebildet ist. Bei anderen Ausführungsbeispielen werden für die Transistoren T3 und T4 umgekehrte Dotiertypen in den Drain-Bereichen und Source-Bereichen bzw. im Kanalausbildungsbereich 50 verwendet als in 2 dargestellt.
  • Auch bei dem Tunnel-Transistor T3 ist die Dicke H3 des Gate-Dielektrikums GD3 größer als die Dicke H4 des Gate-Dielektrikums GD4 des Transistors T4, wobei H4 bspw. wieder 1,6 Nanometer oder nur 1,3 Nanometer beträgt. Beide Transistoren T3 und T4 haben sehr gute elektrische Eigenschaften, wobei jedoch durch das gezielte Erhöhen der Dicke des Gate-Dielektrikums GD3 am Transistor T3 ein besonders kleiner Leckstrom erreicht werden kann.
  • 3 zeigt ein drittes Ausführungsbeispiel, bei dem in einer integrierten Schaltungsanordnung 148, die auf einem einzigen Substrat 150 hergestellt worden ist, ein Tunnel-FET T5 und ein FET T6 angeordnet sind, der nur mit einer Kanalsteuerung arbeitet. Beide Transistoren T5 und T6 sind sogenannte FinFET-Transistoren, d.h. Transistoren, die an einer Finne F1 bzw. an einer Finne F2 aus Halbleitermaterial ausgebildet sind. Die Finnen F1 und F2 haben im Ausführungsbeispiel gleiche Abmessungen, da sie mit den gleichen Prozessen hergestellt worden sind. Insbesondere sind die Breiten B sowie die Höhen H der Finnen F1 und F2 gleich. Im Ausführungsbeispiel beträgt die Breite der Finne F1 beispielsweise 40 nm. Die Höhe H der Finne F1 beträgt beispielsweise 130 nm. Bei anderen Ausführungsbeispielen ist die Breite der Finne kleiner als 40 Nanometer und die Höhe kleiner als 130 Nanometer.
  • Der Transistor T5 enthält einen stark p-dotierten Drain-Bereich D5 und einen stark n-dotierten Source-Bereich S5. Eine Gate-Elektrode G5 ist von der Finne F1 seitlich und nach oben hin durch ein Gate-Dielektrikum GD5 isoliert.
  • Der Transistor T6 enthält einen stark p-dotierten Drain-Bereich D6 und einen stark p-dotierten Source-Bereich S6. Seitlich und oberhalb der Finne F2 des Transistors T6 ist von eine Gate-Elektrode G6 angeordnet. Zwischen der Gate-Elektrode G6 und einem Kanalausbildungsbereich bzw. einer Grenzfläche von Drain D5 und Source S5 in der Finne F2 ist ein Gate-Dielektrikum GD6 angeordnet. Die äquivalente Siliziumdioxiddicke des Gate-Dielektrikums GD5 ist um mindestens 50 Prozent größer als die äquivalente Siliziumdioxiddicke des Gate-Dielektrikums GD6, beispielsweise an einer Seitenwand der Finne F1 bzw. der Finne F2. Aufgrund des dickeren Gate-Dielektrikums GD5 am Tunnel-FET lässt sich der Leckstrom des Transistors T5 besonders klein halten, ohne dass die elektrischen Eigenschaften des Transistors T5 zu stark beeinträchtigt werden.
  • Bei anderen Ausführungsbeispielen ist bei gleicher Dotierung im Transistor T6 im Transistor T5 der Drain-Bereich D5 stark n-dotiert und der Source-Bereich S5 stark p-dotiert. Der Transistor T6 wird bei anderen Ausführungsbeispielen als n-Kanal-Transistor ausgeführt. Der Kanalausbildungsbereich des Transistors T5 ist intrinsisch leitfähig bzw. schwach gemäß dem Dotiertyp dotiert, mit dem auch der Drain-Bereich D5 dotiert ist.
  • Bei einem anderen Ausführungsbeispiel wird der Tunnel-Transistor T5 verwendet, ohne dass es gleich ausgestaltete Transistoren T6 gibt, die ohne Tunneleffekt arbeiten bzw. die Drain-Bereiche D6 bzw. Source-Bereiche S6 vom gleichen Dotiertyp haben. Unabhängig von der Dicke des Gatedielektrikums GD5 hat der Transistor T5 dann die Wirkung die Steuerbarkeit des Tunnelübergangs zu erhöhen und einen hohen Einschaltstrom zu ermöglichen, insbesondere im Vergleich zu planaren Tunneltransistoren. Weiterhin sind die Überlappungskapazitäten zwischen Gate G5 und Drain D5 bzw. zwischen Gate G5 und Source S5 klein, insbesondere im Vergleich zu Tunnel-FET mit vertikalem Stromfluss.
  • 4 zeigt ein viertes Ausführungsbeispiel für eine Schaltungsanordnung 158, in der ein Tunnel-FET T7 enthalten ist. Der Tunnel-FET T7 enthält an einer Finne F3 einen stark p-dotierten Drain-Bereich D7 sowie einen stark n-dotierten Source-Bereich S7. Seitlich der Finne F3 ist eine Gate-Elektrode G7a angeordnet, die von einem Kanalausbildungsbereich bzw. von einer Grenzfläche zwischen dem Drain-Bereich D7 und dem Source-Bereich S7 durch ein Gate-Dielektrikum getrennt ist. Bei einem Ausführungsbeispiel gibt es nur die Gate-Elektrode G7a an dem Transistor T7. Dagegen gibt es bei einem weiteren Ausführungsbeispiel auch an der von der Gate-Elektrode G7a abgewandten Seite des Kanalausbildungsbereichs bzw. der Grenzfläche eine weitere Gate-Elektrode G7b, die entweder elektrisch leitfähig mit der Gate-Elektrode G7a oder elektrisch isoliert von der Gate-Elektrode G7a angeordnet ist.
  • Bei einem nächsten Ausführungsbeispiel gibt es zusätzlich zu den Gate-Elektroden G7a, G7b auch noch eine Gate-Elektrode G7c oberhalb des Kanalausbildungsbereichs bzw. oberhalb der Grenzfläche und optional eine Gate-Elektrode G7d unter dem Kanalausbildungsbereich bzw. unter der Grenzfläche. Bei einem Ausführungsbeispiel sind alle Gate-Elektroden G7a bis G7d miteinander elektrisch leitfähig verbunden. Bei einem anderen Ausführungsbeispiel sind alle Gate-Elektroden G7a bis G7d voneinander elektrisch isoliert, so dass sich besondere Anwendungen erschließen.
  • Insbesondere bei einem Tunnel-FET T7 mit einem Kanalausbildungsbereich lassen sich entlang des Kanals auch mehrere Gate-Elektroden G7c und G7d anordnen, wobei die eine Gate- Elektrode G7c den Tunnelübergang beeinflusst und die andere Gate-Elektrode G7d nur die Ausbildung des Kanals beeinflusst nicht jedoch den Tunnelübergang. Auch hier ergeben sich neue Anwendungen, beispielsweise für logische Grundschaltungen wie ODER-, AND- bzw. NOR- oder NAND-Schaltungen. Auch analoge Signalmischschaltungen lassen sich mit Hilfe des Transistors T7 auf einfache Art realisieren.
  • Sämtliche an Hand der 4 erläuterte Varianten lassen sich auch mit umgekehrten Dotiertypen am Drain D7 und Source S7 ausführen. Der Kanalausbildungsbereich des Transistors T7 ist entweder eigenleitend oder schwach dotiert.
  • Bei dem an Hand der 4 erläuterten Transistor T7 kann die Gate-Dicke im Vergleich zu anderen Transistoren der Schaltungsanordnung 158 vergrößert werden. Jedoch ist dies nicht zwingend, da sich auch andere besondere technische Wirkungen ergeben, insbesondere bzgl. der Überlappungskapazitäten, bzgl. des Einschaltstroms usw.
  • Anwendungen für die Transistoren T1 und T2, T3 und T4 bzw. T5 und T6, sowie T7 werden unten an Hand der 5 bis 7 näher erläutert.
  • 5 zeigt einen Schaltplan einer Inverterschaltung 200. Die Inverterschaltung 200 enthält einen p-Kanal-FET T200, dessen Sourcebereich S gemäß dem gleichen Dotiertyp dotiert ist wie der Drainbereich D des FETs T200, nämlich gemäß dem p-Dotiertyp. Außerdem enthält die Inverterschaltung 200 einen n-Kanal-Tunnel-FET T202, dessen Drainbereich D gemäß einem anderen Dotiertyp dotiert ist als der Sourcebereich des FETs T202, bspw. ist der Drainbereich D n-dotiert und der Sourcebereich S ist p-dotiert. Der Transistor T200 ist bspw. wie der Transistor T2, T4 bzw. T6 aufgebaut, während der Transistor T202 wie der Transistor T1, T3 bzw. T6 aufgebaut ist. Die Arbeitsstrecken der Transistoren T200 und T202 sind wiederum in Reihe geschaltet. Der Sourcebereich S des FET T200 liegt an einem positiven Potential V1 bzw. VDD. Die Drainbereiche D der Transistoren T200 und T202 sind elektrisch leitfähig miteinander und mit einer Ausgangsleitung 212 der Inverterschaltung 200 verbunden. Der Sourcebereich S des FET T202 ist mit einem Masse-Potential V2 bzw. VSS verbunden. Die Gateelektroden G der FETs T200 und T202 sind miteinander elektrisch leitfähig und mit einer Eingangsleitung 210 der Inverterschaltung 200 verbunden.
  • Bei der an Hand der 5 erläuterten Inverterschaltung 200 handelt es sich um eine sogenannte push-pull-Inverterschaltung bzw. Gegentaktinverterschaltung. Die Arbeitsweise dieser Schaltungen wird durch die Verwendung des Tunnel-FETs T202 bzw. T204 nicht verändert. Jedoch sinkt der Leckstrom des Transistors T202 auf Grund des im Vergleich zum Transistor T200 dickeren Gatedielektrikums bei vergleichbaren anderen elektrischen Eigenschaften beider Transistoren.
  • Bei einem anderen Ausführungsbeispiel wird nur der Transistor T200 als Tunnel-FET ausgeführt. Die Tunnel-FETs bieten den Vorteil, dass der Leckstrom sinkt, so dass die Stromaufnahme der integrierten Schaltungsanordnung verringert wird. Außerdem bieten die Tunnel-FETs eine einfache Möglichkeit, um eine platzsparende Kontaktierung zu dem ggf. vorhandenen Kanalausbildungsbereich zu realisieren. Auch bei dem an Hand der 5 erläuterten Ausführungsbeispiel hat der Tunnel-FET T202 eine größere äquivalente Siliziumdioxiddicke im Vergleich zu dem Transistor T200.
  • Bei einem weiteren Ausführungsbeispiel werden zwei Inverter 200 zu einem Transfergate verschaltet.
  • 6 zeigt einen Schaltplan einer NAND-Schaltung 300, die einen Inverter aus einem n-Kanal-Transistor T301 und aus einem p-Kanal-Transistor T302 sowie einen Inverter aus einem n-Kanal-Transistor T303 und aus einem p-Kanal-Transistor T304 enthält. Der Inverter aus den Transistoren T301 und T302 ist mit einem Eingangsanschluss A verbunden. Der Inverter aus dem Transistor T303 und dem Transistor T304 ist mit einem Eingangsanschluss B verbunden. Die Schaltung 300 hat eine Ausgangsleitung Z. Der Schaltplan der NAND-Schaltung 300 ist bekannt. Jedoch wird bei der Schaltungsanordnung 300 im Gegensatz zu bekannten Schaltungsanordnungen der Transistor T303, d.h. der mit dem Massepotential VSS, source-seitig verbundene n-Kanal-Transistor als Tunnel-FET ausgeführt, der eine im Vergleich zu den anderen Transistoren T301, T302 und T304 größere Dielektrikumsdicke hat. Bspw. ist der Transistor T303 wie der Transistor T1 aufgebaut, wobei die Transistoren T301, T302 und T304 wie der Transistor T2 aufgebaut sind. Alternativ ist der Transistor T303 wie der Transistor T3 bzw. T5 aufgebaut, während die anderen Transistoren des Inverters 300 wie der Transistor T4 bzw. T6 aufgebaut sind. Die Transistoren T301, T302 und T304 sind keine Tunnel-FETs. Bei einem anderen Ausführungsbeispiel werden auch die Transistoren T302 und T304 als Tunnel-FETs mit einer größeren Gate-Dicke als der Transistor T301 ausgebildet, der kein Tunnel-FET ist. Damit sind alle direkt an Betriebsspannungsleitungen liegenden Transistoren T302, T303 und T304 als Tunnel-FETs mit einem verdickten Gate-Dielektrikum ausgeführt, und es ergibt sich eine stromsparende Betriebsweise.
  • 7 zeigt einen Schaltplan einer SRAM-Speichereinheit 400. Der Aufbau der Speichereinheit ist grundsätzlich bekannt. So enthält die Speichereinheit eine Vielzahl von Speicherzellen 402, die alle gleich aufgebaut sind und sich in einer Bitleitungsrichtung erstrecken, siehe Punkte 404, und die sich auch in einer Wortleitungsrichtung erstrecken, siehe Speicherzellen 406. Somit bilden die Speicherzellen 402, 404 und 406 eine Matrix aus Speicherzellen. Ein Bitleitungsdecoder 408 dient zum Decodieren eines binären Adressdatums auf ein Bitleitungspaar BL1 bis BLm mit zugehörigen inversen Bitleitungen BLB1 bis BLBm. Ein Wortleitungsdecoder 410 dient zum Decodieren eines binären Adressdatums auf eine Wortleitung WL1 bis WLn.
  • Außerdem enthält die Speichereinheit noch eine Sensorschaltungsanordnung 412, die auch als Sense-Amplifier bezeichnet wird, und die mit den Bitleitungen BL1 bis BLm bzw. BLB1 bis BLBm verbunden ist. Die Sensorschaltung 412 enthält bspw. eine Vielzahl von Flip-Flops bzw. sogenannten Latches, mit deren Hilfe sich der Signalzustand auf einem Bitleitungspaar BL1, BLB1 sicher erfassen lässt.
  • Im Unterschied zu bekannten Schaltungsanordnungen sind die Speicherzellen 402 bis 406 jedoch jeweils aus sechs Tunnel-Transistoren T400 bis T410 hergestellt, die bspw. den gleichen Aufbau wie der Transistor T1, T3 bzw. T5 haben. Die Transistoren T400 und T402 bilden einen ersten Inverter, der über Kreuz mit einem Inverter aus den Transistoren T404 und T406 in bekannter Art und Weise verschaltet ist, so dass sich ein Flip-Flop bzw. ein Latch ergibt. Gate-Elektroden der Transistoren T408 und T410 sind mit der gleichen Wortleitung verbunden, im Ausführungsbeispiel mit der Wortleitung WLn, wobei n eine natürliche Zahl zur Bezeichnung der jeweiligen Wortleitung ist.
  • Die FETs im Bitleitungsdecoder 408, im Wortleitungsdecoder 410 bzw. in der Sensorschaltung 412 sind jedoch keine Tunnel-FETs und haben ein dünneres Gate-Dielektrikum als die Tunnel-Transistoren T400 bis T410 der Speicherzellen 402, 404 und 406. Bspw. sind die peripheren Transistoren wie der Transistor T2, T4 bzw. T6 aufgebaut. Auf Grund der Verwendung von Tunnel-FETs mit vergleichsweise großer Gatedielektrikumsdicke verringert sich der Stromverbrauch der Speichereinheit 400 im Vergleich zu bekannten Speicheranordnungen erheblich.
  • Der Transistor T7 wird bei anderen Ausführungsbeispielen, bspw. an Stelle der NAND-Schaltung 300 verwendet.
  • Zusammenfassend gilt, dass Transistorstrukturen vorgeschlagen werden, die unter anderem eine Kombination von Tunnel-FET- Bauelementen mit Mehrfach-Gate-Strukturen zeigen. Durch diese Strukturen werden physikalische Grenzen von Standard-FETs und von Standard-FinFET bzw. von sogenannten bulk-Tunnel-FETs überwunden. Einige der vorgeschlagenen Strukturen sind quasivertikal, d.h. das Bauelement, insbesondere der Kanalausbildungsbereich bzw. die Grenzfläche ist in einem Vorsprung eines Substrats angeordnet, jedoch fließt der Strom parallel zu einer Oberfläche des Substrats bzw. in lateraler Richtung.
    • 10, 110
    Integrierte Schaltungsanordnung
    12, 120
    Substrat
    14, 114
    Trennfläche
    T1, T3, T5
    Tunnel-Feldeffekttransistor
    T2, T4, T6, T7
    Feldeffekttransistor
    T
    Tunnelübergang
    L
    Gate-Länge
    D1 bis D7
    Drain-Bereich
    S1 bis S7
    Source-Bereich
    G1 bis G7
    Gate-Elektrode
    GD1 bis GD4
    Gate-Dielektrikum
    H1 bis H4
    Gate-Dielektrikumsdicke
    ED1 bis ED4
    Drain-Erweiterungsbereich
    ES2 bis ES4
    Source-Erweiterungsbereich
    W1 bis W4
    Durchmesser
    20
    Kanalausbildungsbereich
    22
    Gate-Anschluss
    24
    Drain-Anschluss
    30
    Kanalausbildungsbereich
    32
    Gate-Anschluss
    34
    Drain-Anschluss
    50
    Kanalausbildungsbereich
    148, 158
    Integrierte Schaltungsanordnung
    150, 160
    Substrat
    G7a bis G7e
    Gate-Elektrode
    F1 bis F3
    Finne
    200
    Inverter
    V1
    Positives Betriebspotential
    V2
    Massepotential
    T200
    Feldeffekttransistor
    T202
    Tunnel-Feldeffekttransistor
    D
    Drain
    S
    Source
    G
    Gate
    300
    NAND-Schaltung
    T301, T302
    Feldeffekttransistor
    T303
    Tunnel-Feldeffekttransistor
    T304
    Feldeffekttransistor
    A, B
    Eingangsleitung
    Z
    Ausgangsleitung
    VDD
    Positives Betriebspotential
    VSS
    Massepotential
    400
    Speicherschaltung
    402
    Speicherzellenschaltung
    404, 406
    Weitere Speicherzellen
    408
    Bitleitungsdecoder
    410
    Wortleitungsdecoder
    412
    Sensorschaltung
    BL1 bis BLm
    Bitleitung
    BLB1 bis BLBm
    Inverse Bitleitung
    VL1 bis VLn
    Wortleitung
    N
    Normalenrichtung

Claims (14)

  1. Integrierte Schaltungsanordnung (10, 158) mit einem ersten Feldeffekttransistors (T1, T3, T5, T7), der die folgenden Bereiche enthält: einen dotierten ersten Anschlussbereich (S1) eines ersten Dotiertyps, einen undotierten oder gemäß einem vom ersten Dotiertyp verschiedenen zweiten Dotiertyp dotierten Nachbarbereich (20, D3), der an den ersten Anschlussbereich (S1) grenzt, einen elektrisch isolierenden ersten Isolierbereich (GD1, GD3) an der Grenze vom Tunnel-Anschlussbereich (S1) und Nachbarbereich (20, D3), und einen ersten Steuerbereich (G1, G3, G7a), der an den Isolierbereich (GD1) grenzt.
  2. Schaltungsanordnung (10, 158) nach Anspruch 1, gekennzeichnet durch einen den Nachbarbereich bildenden weiteren Anschlussbereich (D3) des ersten Feldeffekttransistors (T3), wobei der weitere Anschlussbereich (D3) gemäß zweitem Dotiertyp dotiert ist, oder durch einen an den Nachbarbereich (20) grenzenden weiteren Anschlussbereich (D1), der gemäß zweitem Dotiertyp dotiert ist, wobei die maximale Dotierstoffkonzentration im weiteren Anschlussbereich (D1) um mindestens eine Zehnerpotenz oder mindestens zwei Zehnerpotenzen größer als die maximale Dotierstoffkonzentration im Nachbarbereich (20) ist.
  3. Schaltungsanordnung (10, 110, 148) nach Anspruch 1 oder 2, gekennzeichnet durch einen weiteren Feldeffekttransistor (T2, T4, T6), der einen dotierten dritten Anschlussbereich (S2) und einen dotierten vierten Anschlussbereich (D2) enthält, wobei der dritte Anschlussbereich (S2) und der vierte Anschlussbereich (D2) gemäß dem gleichen Dotiertyp dotiert sind, einen zwischen dem dritten Anschlussbereich (S2) und dem vierten Anschlussbereich (D2) angeordneten undotierten oder gemäß einem anderen Dotiertyp als der dritte Anschlussbereich (S2) dotierten Kanalausbildungsbereich (30, 50), mit einem weiteren Steuerbereich (G2, G4, G6) des weiteren Feldeffekttransistors (T2, T4, T6), mit einem elektrisch isolierenden weiteren Dielektrikumsbereich (GD2, GD4) des weiteren Feldeffekttransistors (T2, T4, T6), wobei der erste Dielektrikumsbereich (GD1, GD3) eine äquivalente Siliziumdioxiddicke hat, die mindestens 50 Prozent oder mindestens 100 Prozent größer als die äquivalente Siliziumdioxiddicke des weiteren Dielektrikumsbereichs (GD2, GD4) ist.
  4. Schaltungsanordnung (400) nach Anspruch 3, dadurch gekennzeichnet, dass der erste Feldeffekttransistor (408) in einem Speicherzellenfeld einer Speichereinheit angeordnet ist, und dass der weitere Feldeffekttransistor in einem Wortleitungsdecoder (410) oder in einem Bitleitungsdecoder (408) oder in einer an eine Bitleitung der Speichereinheit angeschlossenen Sensorschaltung (412) angeordnet ist.
  5. Schaltungsanordnung (300) nach Anspruch 3, dadurch gekennzeichnet, dass der erste Feldeffekttransistor (T303) und der weitere Feldeffekttransistor (T301) in einer logischen Grundschaltung angeordnet sind, insbesondere in einer NAND-, NOR-, AND-, OR-Schaltung oder einer Inverterschaltung.
  6. Schaltungsanordnung (10) nach Anspruch 3, dadurch gekennzeichnet, dass der erste Feldeffekttransistor in einem Schaltungsteil der integrierten Schaltungsanordnung (10) angeordnet ist, der in einer Ruhe-Betriebsart nicht ausgeschaltet wird, und dass der weitere Feldeffekttransistor in einem Schaltungsteil der integrierten Schaltungsanordnung angeordnet ist, der in der Ruhe-Betriebsart abgeschaltet wird.
  7. Schaltungsanordnung (300, 400) nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, dass der erste Feldeffekttransistor (T1) und der weitere Feldeffekttransistor (T2) in Teilschaltungen der integrierten Schaltungsanordnung (300, 400) angeordnet sind, die an den selben Betriebspotentialleitungen liegen.
  8. Schaltungsanordnung (300, 400) nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, dass der erste Feldeffekttransistor (T1) und der weitere Feldeffekttransistor (T2) in Teilschaltungen der integrierten Schaltungsanordnung angeordnet sind, die mit den gleichen Betriebsspannungen oder mit voneinander verschiedenen Betriebsspannungen betrieben werden, wobei die Betriebsspannung für den ersten Feldeffekttransistor (T1) im Bereich von –50 Prozent bis +100 Prozent bezogen auf die Betriebsspannung für den weiteren Feldeffekttransistor (T2) liegt.
  9. Schaltungsanordnung (10, 148) nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, dass der erste Feldeffekttransistor (T1) und der weitere Feldeffekttransistor (T2) in mindestens einem der folgenden Merkmale übereinstimmen, insbesondere in mindestens fünf oder in allen der folgenden Merkmale: – der Kontaktfläche einer Metallisierung (24, 34) zu den Anschlussbereichen, – der Kontaktfläche einer Metallisierung (22, 32) zu den Steuerbereichen, – Spacer an den Steuerbereichen (G1, G2) haben untereinander gleiche Dicken und gleiche Materialien, – falls kein SOI-Substrat verwendet wird, ist eine Wannendotierung unter dem ersten Feldeffekttransistor gleich einer Wannendotierung unter dem weiteren Feldeffekttransistor, – eine Dicke der Steuerbereiche (G1, G2) und das Material der Steuerbereiche (G1, G2) ist gleich, und – gleiche Dotierprofile an dem ersten Anschlussbereich (S1) oder an dem weiteren Anschlussbereich (D1) im Vergleich zu dem dritten Anschlussbereich (S2).
  10. Schaltungsanordnung nach einem der Ansprüche 3 bis 9, dadurch gekennzeichnet, dass beide Transistoren (T1, T2) auf dem selben Substrat (12, 14) angeordnet sind, insbesondere auf dem selben einkristallinen Halbleiter-Substrat oder auf dem selben SOI-Substrat.
  11. Schaltungsanordnung (158) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Anschlussbereiche (D7, S7) des ersten Feldeffekttransistors (T7) mit gleichem Abstand zu einem Substrat (160) angeordnet sind, an dem die integrierte Schaltungsanordnung (158) ausgebildet ist, und dass der erste Isolierbereich und der erste Steuerbereich (G7a) seitlich des ersten Anschlussbereichs (S7) angeordnet sind.
  12. Schaltungsanordnung (158) nach Anspruch 11, dadurch gekennzeichnet, dass die Anschlussbereiche (D7, S7) des ersten Feldeffekttransistors an einer Finne (F3) aus Halbleitermaterial ausgebildet sind, deren Höhe vorzugsweise mehr als die Hälfte ihrer Breite beträgt, oder dass die Anschlussbereiche an einem Zylinder aus Halbleitermaterial ausgebildet sind.
  13. Integrierte Schaltungsanordnung (150) nach Anspruch 11 oder 12, gekennzeichnet durch einen zweiten Steuerbereich (G7b) des ersten Feldeffekttransistors (T7) oder eines anderen Feldeffekttransistors, und durch einen elektrisch isolierenden zweiten Dielektrikumsbereich, der an den Kanalausbildungsbereich oder an die Grenzfläche sowie an den zweiten Steuerbereich grenzt, wobei die beiden Dielektrikumsbereiche an voneinander abgewandten Seiten des Kanalausbildungsbereichs oder der Grenzfläche angeordnet sind.
  14. Schaltungsanordnung (158) nach Anspruch 13, dadurch gekennzeichnet, dass der erste Steuerbereich (G7a) mit dem zweiten Steuerbereich (G7b) elektrisch leitfähig verbunden ist oder dass beide Steuerbereiche (G7a, G7b) voneinander elektrisch isoliert sind.
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