JPH0362394A - メモリ高速ライト方式 - Google Patents
メモリ高速ライト方式Info
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- JPH0362394A JPH0362394A JP1198175A JP19817589A JPH0362394A JP H0362394 A JPH0362394 A JP H0362394A JP 1198175 A JP1198175 A JP 1198175A JP 19817589 A JP19817589 A JP 19817589A JP H0362394 A JPH0362394 A JP H0362394A
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- 230000000737 periodic effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 241000218204 Nigella Species 0.000 description 1
- 235000007413 Nigella arvensis Nutrition 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はメモリ高速ライト方式に関し、特に表示エリア
のメモリ内容をクリアする場合、もしくは、上述のメモ
リエリアを特定パターンにより塗りつぶす場合に好適な
メモリ高速ライト方式に関する。
のメモリ内容をクリアする場合、もしくは、上述のメモ
リエリアを特定パターンにより塗りつぶす場合に好適な
メモリ高速ライト方式に関する。
ＣＲＴデイスプレィにおいては、その特性上。
常に表示させておくためには、例えば、 ６０１（ｚの
周期という単位毎に、制御側から表示データを繰り返し
送ってやる必要がある。この動作は、表示画面のリフレ
ッシュ動作と言われており、この動作中は１表示するメ
モリエリアを常にアクセスし、リードしている。 従来は、上述の表示エリアのメモリ空間を初期化（０″
でクリア）する場合には、上述のリフレッシュ動作とは
独立に、“０″データをライトするという動作を、リフ
レッシュ動作と同じアドレスについて行う必要がある。 以下、これについて１図面を用いて詳細に説明する。 第７図は、コンピュータシステムにおけるＣＲＴデイス
プレィ表示画像制御部の概略構成の一例を示す図である
。図において、ｌはＣＲＴ制御機能を有するグラフィッ
ク・プロセッサを示しており１通常、マイクロ・プロセ
ッシング・ユニット（ＭＰＵ）の制御下におかれたシス
テムバスに、上記グラフィック・プロセッサｌを接続し
、表示アドレス、固体処理アドレスｌデータおよびＣＲ
Ｔデイスプレィ制御信号（水平・垂直同期信号等）の発
生を行う構成となっている。そして、上記グラフィック
・プロセッサｌの発生するアドレスｌデータおよびＣＲ
Ｔデイスプレィ制御信号を用いて１画像メモリ５を制御
し、また、ＣＲＴデイスプレィ７の制御も行う、２は上
記グラフィック・プロセッサｌの発生するアドレスｌデ
ータ情報がマルチプレックスされているアドレスｌデー
タバスａから、アドレスバスＣを９雌するためのラッチ
であり、３はデータバスｄをドライブするための双方向
ドライバを示している。また、４は上記グラフィック・
プロセッサｌが発生する各種制御信号すを使って、メモ
リ制御信号ｅ９表示データ制御信号ｆ、ＣＲＴ制御制御
信号同成するメモリ制御ブロックを示している。 画像メモリ５は、上記メモリ制御信号ｅに従って、前記
グラフィック・プロセッサｌとのデータのやりとりを行
ったり、ＣＲＴデイスプレィ７への表示データｈを発生
したりする。この表示データｈは、パラレル−シリアル
変換ブロック６で表示データ制御信号ｆに制御されなが
ら、シリアルデータｉに変換された上で、ＣＲＴ制御制
御信号同期しながら、ＣＲＴデイスプレィ７に送られ、
表示される。 第８図に、上述の如き構成における。＋１１像メモリ５
へのアクセスの種子を、タイミングチャートで示す。こ
の例では、１表示サイクルを２分割して表示サイクルと
描画サイクルを割当てている。 表示サイクルは、ＣＲＴデイスプレィへの表示のための
ものであり、画像メモリ５へのアクセスは常時行われる
。描−サイクルは、描画行為、すなわち、画像メモリ５
のリード・ライト動作が行われたときのみ、画像メモリ
５へのアクセスが行われる。 なお、これについては、例えば、電子情報通信学会編「
電子情報通信ハンドブック°８８」〈オーム社刊−９８
８年〉の記載が参考になる。
周期という単位毎に、制御側から表示データを繰り返し
送ってやる必要がある。この動作は、表示画面のリフレ
ッシュ動作と言われており、この動作中は１表示するメ
モリエリアを常にアクセスし、リードしている。 従来は、上述の表示エリアのメモリ空間を初期化（０″
でクリア）する場合には、上述のリフレッシュ動作とは
独立に、“０″データをライトするという動作を、リフ
レッシュ動作と同じアドレスについて行う必要がある。 以下、これについて１図面を用いて詳細に説明する。 第７図は、コンピュータシステムにおけるＣＲＴデイス
プレィ表示画像制御部の概略構成の一例を示す図である
。図において、ｌはＣＲＴ制御機能を有するグラフィッ
ク・プロセッサを示しており１通常、マイクロ・プロセ
ッシング・ユニット（ＭＰＵ）の制御下におかれたシス
テムバスに、上記グラフィック・プロセッサｌを接続し
、表示アドレス、固体処理アドレスｌデータおよびＣＲ
Ｔデイスプレィ制御信号（水平・垂直同期信号等）の発
生を行う構成となっている。そして、上記グラフィック
・プロセッサｌの発生するアドレスｌデータおよびＣＲ
Ｔデイスプレィ制御信号を用いて１画像メモリ５を制御
し、また、ＣＲＴデイスプレィ７の制御も行う、２は上
記グラフィック・プロセッサｌの発生するアドレスｌデ
ータ情報がマルチプレックスされているアドレスｌデー
タバスａから、アドレスバスＣを９雌するためのラッチ
であり、３はデータバスｄをドライブするための双方向
ドライバを示している。また、４は上記グラフィック・
プロセッサｌが発生する各種制御信号すを使って、メモ
リ制御信号ｅ９表示データ制御信号ｆ、ＣＲＴ制御制御
信号同成するメモリ制御ブロックを示している。 画像メモリ５は、上記メモリ制御信号ｅに従って、前記
グラフィック・プロセッサｌとのデータのやりとりを行
ったり、ＣＲＴデイスプレィ７への表示データｈを発生
したりする。この表示データｈは、パラレル−シリアル
変換ブロック６で表示データ制御信号ｆに制御されなが
ら、シリアルデータｉに変換された上で、ＣＲＴ制御制
御信号同期しながら、ＣＲＴデイスプレィ７に送られ、
表示される。 第８図に、上述の如き構成における。＋１１像メモリ５
へのアクセスの種子を、タイミングチャートで示す。こ
の例では、１表示サイクルを２分割して表示サイクルと
描画サイクルを割当てている。 表示サイクルは、ＣＲＴデイスプレィへの表示のための
ものであり、画像メモリ５へのアクセスは常時行われる
。描−サイクルは、描画行為、すなわち、画像メモリ５
のリード・ライト動作が行われたときのみ、画像メモリ
５へのアクセスが行われる。 なお、これについては、例えば、電子情報通信学会編「
電子情報通信ハンドブック°８８」〈オーム社刊−９８
８年〉の記載が参考になる。
上記従来技術においては、“０”データをライトするた
めの時間が必要になるため、特に１表示エリアのメモリ
容量が大きい場合には、この時間が大きなものとなり、
装置の性能上、無視できないものとなるという問題があ
った。 本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し１表示リフレッシュの際のメモリリード動作の１サ
イクル中にライト動作を割り込ませて、リード・モディ
ファイ・ライト動作を行わせることにより、短時間に、
しかも自動的にメモリのクリア動作を実現可能としたメ
モリ高速ライト方式を提供することにある。
めの時間が必要になるため、特に１表示エリアのメモリ
容量が大きい場合には、この時間が大きなものとなり、
装置の性能上、無視できないものとなるという問題があ
った。 本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
消し１表示リフレッシュの際のメモリリード動作の１サ
イクル中にライト動作を割り込ませて、リード・モディ
ファイ・ライト動作を行わせることにより、短時間に、
しかも自動的にメモリのクリア動作を実現可能としたメ
モリ高速ライト方式を提供することにある。
本発明の上記目的は、゛・表示のために、メモリの定期
的なリフレッシュ動作が必要な表示手段を有する装置に
おいて、表示サイクルを示す信号に同期して書き込み信
号を有効とする制御手段と、前記制御手段からの選択信
号により特定パターンを選択するデータ選択手段とを設
けて、前記メモリの表示エリアに対応する部分の記憶内
容をクリアするに際して、前記制御手段により書き込み
信号を有効とするとともに、前記選択手段により書き込
み用特定パターンを選択し、該書き込み用特定パターン
を前記メモリの表示エリアに対応する部分に書き込むこ
とを特徴とするメモリ高速ライト方式によって達成され
る。 【作用１ 本発明のメモリ高速ライト方式においては、表示サイク
ルを示す信号に同期して リード・モディファイ・ライ
ト動作を行わせることにより、短時間に、しかも自動的
にメモリのクリア動作、もしくは特定パターンによる塗
りつぶし動作を実現可能としたものである。従来の方式
とは、メモリクリア時間を実質的に必要としないという
点で大きく異なるものである。 〔実施例〕 以下１本発明の実施例を図面に基づいて詳細に説明する
。 第２図は、本発明の一実施例に係る画像メモリへのアク
セス方法を示すタイミングチャートである。図からも明
らかなように１本実施例においては、画像メモリへのア
クセスをリード・モディファイ・ライト方式を用い、表
示サイクル中で、ｌメモリアドレスについて１表示デー
タのリードおよび同アドレスに対してデータの書き込み
を行っていることがわかる。 第１図に、上述のアクセス方法を実現するためのハード
ウェア構成例を示す。この構成例は、表示エリアをクリ
アする場合の例であり、図中、記号１，２，４および５
は先に第６図に示したと同じ構成要素を示している。ま
た、ｌＯは前述の表示サイクルを示す信号に同期して書
き込み信号を有効とする制御手段（以下、「モード制御
手段」という）であり、クリアを実行するか否かを制御
するためのボートＸを有するレジスタ８ａ、ＡＮＤゲー
ト８ｂ、ＯＲゲート８ｃを有している。１１は上記ＡＮ
Ｄゲート８ｂからの選択信号により特定パターン（ここ
では、データ“０″）を選択するデータ選択手段であり
、データセレクタ９ａ、 ドライバ９ｂを有している。 上述のハードウェア構成において、表示エリアをクリア
する場合には、ＭＰＵから上述のモード制御手段１０の
レジスタ８ａのボートｘに“Ｏ”をライトすれば、グラ
フィック・プロセッサｌからの表示サイクルを示す信号
（ＤＩＳＰ）がアクティブになったとき、ＡＮＤゲート
８ｂにより書き込み許可信号（ＷＥ）条件がアクティブ
になる。また、これと同時に、メモリＤｉｎへのデータ
バスが、グラフィック・プロセッサｌ側（ドライバ３ｂ
側）から特定パターン選択側（ドライバ９ｂ側〉に切り
替わる。これによりメモリのＤｉｎはすべて“Ｏ″とな
る。従って１表示エリアについて、メモリのクリアがで
きることになる。 なお、画像メモリ５にＨＡｌｌする場合には、上述のモ
ード制御手段ｌＯのレジスタ８ａのボートＸに“ｌ”を
プリセットすることにより、ＡＮＤゲート８ｂのＡＮＤ
条件がインアクティブになり、表示サイクルではＷＥ倍
信号発生しないで１通常の表示アクセスのみが行われる
ことになる。 上述の動作のフローチャートを、第３図に示した。本図
の意味するところは、グラフィック・プロセッサの初期
設定（ステップ３１）後、レジスタ８ａのボートＸに“
０″をライト（ステップ３２）シ、上述の動作によりメ
モリクリア動作を行い、リフレッシュレート＋αの時間
経過後（ステップ３３〉に、ボートＸに“ｌ”をライト
（ステップ３４）することにより１通常の表示サイクル
に戻る（ステップ３５）というものである。 上記実施例によれば１通常、第４図（ａ）に示す如く、
パワーオン後、各素子のパラメータセット（初期設定）
を行った後にメモリクリア動作として数百■ｓｅｅ〜１
秒位の時間を要していたものが、同図（ｂ）に示す如く
、前述のレジスタにデータをセットするに要する時間だ
けで、メモリクリアが行われるので、実質的には数十ｍ
５ｅｃでメモリクリアが完了することになる。 また、この応用として、第５図に示す如く構成すること
により、任意のパターンによる表示エリアの塗りつぶし
を行うことができる。本構成の特徴は、！！！りつぶし
用特定パターンをＦ ｉ１１パターンレジスタに予め設
定するようにした点にある。 この動作フローチャートを、第６図に示した。 なお、上記各実施例は本発明の一例として示したもので
あり、本発明はこれらに限定されるべきものではないこ
とは言うまでもない。 〔発明の効果］ 以上、詳細に説明した如く１本発明によれば、表示のた
めに、メモリの定期的なリフレッシュ動作が必要な表示
手段を有する装置において、表示サイクルを示す信号に
同期して書き込み信号を有効とする制御手段と、前記制
御手段からの選択信号により特定パターンを選択するデ
ータ選択手段とを設けて、前記メモリの表示エリアに対
応する部分の記憶内容をクリアするに際して、前記制御
手段により書き込み信号を有効とするとともに、前記選
択手段により書き込み用特定パターンを選択し、該書き
込み用特定パターンを前記メモリの表示エリアに対応す
る部分に書き込むようにしたので、短時間にしかも自動
的にメモリのクリア動作を実現可能としたメモリ高速ラ
イト方式を実現できるという顕著な効果を奏するもので
ある。
的なリフレッシュ動作が必要な表示手段を有する装置に
おいて、表示サイクルを示す信号に同期して書き込み信
号を有効とする制御手段と、前記制御手段からの選択信
号により特定パターンを選択するデータ選択手段とを設
けて、前記メモリの表示エリアに対応する部分の記憶内
容をクリアするに際して、前記制御手段により書き込み
信号を有効とするとともに、前記選択手段により書き込
み用特定パターンを選択し、該書き込み用特定パターン
を前記メモリの表示エリアに対応する部分に書き込むこ
とを特徴とするメモリ高速ライト方式によって達成され
る。 【作用１ 本発明のメモリ高速ライト方式においては、表示サイク
ルを示す信号に同期して リード・モディファイ・ライ
ト動作を行わせることにより、短時間に、しかも自動的
にメモリのクリア動作、もしくは特定パターンによる塗
りつぶし動作を実現可能としたものである。従来の方式
とは、メモリクリア時間を実質的に必要としないという
点で大きく異なるものである。 〔実施例〕 以下１本発明の実施例を図面に基づいて詳細に説明する
。 第２図は、本発明の一実施例に係る画像メモリへのアク
セス方法を示すタイミングチャートである。図からも明
らかなように１本実施例においては、画像メモリへのア
クセスをリード・モディファイ・ライト方式を用い、表
示サイクル中で、ｌメモリアドレスについて１表示デー
タのリードおよび同アドレスに対してデータの書き込み
を行っていることがわかる。 第１図に、上述のアクセス方法を実現するためのハード
ウェア構成例を示す。この構成例は、表示エリアをクリ
アする場合の例であり、図中、記号１，２，４および５
は先に第６図に示したと同じ構成要素を示している。ま
た、ｌＯは前述の表示サイクルを示す信号に同期して書
き込み信号を有効とする制御手段（以下、「モード制御
手段」という）であり、クリアを実行するか否かを制御
するためのボートＸを有するレジスタ８ａ、ＡＮＤゲー
ト８ｂ、ＯＲゲート８ｃを有している。１１は上記ＡＮ
Ｄゲート８ｂからの選択信号により特定パターン（ここ
では、データ“０″）を選択するデータ選択手段であり
、データセレクタ９ａ、 ドライバ９ｂを有している。 上述のハードウェア構成において、表示エリアをクリア
する場合には、ＭＰＵから上述のモード制御手段１０の
レジスタ８ａのボートｘに“Ｏ”をライトすれば、グラ
フィック・プロセッサｌからの表示サイクルを示す信号
（ＤＩＳＰ）がアクティブになったとき、ＡＮＤゲート
８ｂにより書き込み許可信号（ＷＥ）条件がアクティブ
になる。また、これと同時に、メモリＤｉｎへのデータ
バスが、グラフィック・プロセッサｌ側（ドライバ３ｂ
側）から特定パターン選択側（ドライバ９ｂ側〉に切り
替わる。これによりメモリのＤｉｎはすべて“Ｏ″とな
る。従って１表示エリアについて、メモリのクリアがで
きることになる。 なお、画像メモリ５にＨＡｌｌする場合には、上述のモ
ード制御手段ｌＯのレジスタ８ａのボートＸに“ｌ”を
プリセットすることにより、ＡＮＤゲート８ｂのＡＮＤ
条件がインアクティブになり、表示サイクルではＷＥ倍
信号発生しないで１通常の表示アクセスのみが行われる
ことになる。 上述の動作のフローチャートを、第３図に示した。本図
の意味するところは、グラフィック・プロセッサの初期
設定（ステップ３１）後、レジスタ８ａのボートＸに“
０″をライト（ステップ３２）シ、上述の動作によりメ
モリクリア動作を行い、リフレッシュレート＋αの時間
経過後（ステップ３３〉に、ボートＸに“ｌ”をライト
（ステップ３４）することにより１通常の表示サイクル
に戻る（ステップ３５）というものである。 上記実施例によれば１通常、第４図（ａ）に示す如く、
パワーオン後、各素子のパラメータセット（初期設定）
を行った後にメモリクリア動作として数百■ｓｅｅ〜１
秒位の時間を要していたものが、同図（ｂ）に示す如く
、前述のレジスタにデータをセットするに要する時間だ
けで、メモリクリアが行われるので、実質的には数十ｍ
５ｅｃでメモリクリアが完了することになる。 また、この応用として、第５図に示す如く構成すること
により、任意のパターンによる表示エリアの塗りつぶし
を行うことができる。本構成の特徴は、！！！りつぶし
用特定パターンをＦ ｉ１１パターンレジスタに予め設
定するようにした点にある。 この動作フローチャートを、第６図に示した。 なお、上記各実施例は本発明の一例として示したもので
あり、本発明はこれらに限定されるべきものではないこ
とは言うまでもない。 〔発明の効果］ 以上、詳細に説明した如く１本発明によれば、表示のた
めに、メモリの定期的なリフレッシュ動作が必要な表示
手段を有する装置において、表示サイクルを示す信号に
同期して書き込み信号を有効とする制御手段と、前記制
御手段からの選択信号により特定パターンを選択するデ
ータ選択手段とを設けて、前記メモリの表示エリアに対
応する部分の記憶内容をクリアするに際して、前記制御
手段により書き込み信号を有効とするとともに、前記選
択手段により書き込み用特定パターンを選択し、該書き
込み用特定パターンを前記メモリの表示エリアに対応す
る部分に書き込むようにしたので、短時間にしかも自動
的にメモリのクリア動作を実現可能としたメモリ高速ラ
イト方式を実現できるという顕著な効果を奏するもので
ある。
第１図は本発明の一実施例に係るメモリアクセス方法を
実現するためのハードウェア構成例を示す図、第２図は
その動作タイミングチャート、第３図は動作フローチャ
ート、第４図は本発明の詳細な説明するためのステップ
比較図、第５図は本発明の他の実施例を示すハードウェ
ア構成図、第６図はその動作フローチャート、第７図は
従来技術を示す構成図、第８図はその動作タイミングチ
ャートである。 １ニゲラフイツク・プロセッサ、３，９ｂ：ドライバ、
４：メモリ制御ブロック、５：画像メモリ、７：ＣＲＴ
デイスプレィ、８ａ：ボートＸを有するレジスタ、８ｂ
：ＡＮＤゲート、９ａ：データセレクタ、ＩＯ＝モード
制御手段、！１：データ選択手段。
実現するためのハードウェア構成例を示す図、第２図は
その動作タイミングチャート、第３図は動作フローチャ
ート、第４図は本発明の詳細な説明するためのステップ
比較図、第５図は本発明の他の実施例を示すハードウェ
ア構成図、第６図はその動作フローチャート、第７図は
従来技術を示す構成図、第８図はその動作タイミングチ
ャートである。 １ニゲラフイツク・プロセッサ、３，９ｂ：ドライバ、
４：メモリ制御ブロック、５：画像メモリ、７：ＣＲＴ
デイスプレィ、８ａ：ボートＸを有するレジスタ、８ｂ
：ＡＮＤゲート、９ａ：データセレクタ、ＩＯ＝モード
制御手段、！１：データ選択手段。
Claims (2)
- （１）表示のために、メモリの定期的なリフレッシュ動
作が必要な表示手段を有する装置において、表示サイク
ルを示す信号に同期して書き込み信号を有効とする制御
手段と、前記制御手段からの選択信号により特定パター
ンを選択するデータ選択手段とを設けて、前記メモリの
表示エリアに対応する部分の記憶内容をクリアするに際
して、前記制御手段により書き込み信号を有効とすると
ともに、前記選択手段により書き込み用特定パターンを
選択し、該書き込み用特定パターンを前記メモリの表示
エリアに対応する部分に書き込むことを特徴とするメモ
リ高速ライト方式。 - （２）前記書き込み用特定パターンが、データ“０”で
あることを特徴とする請求項１記載のメモリ高速ライト
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198175A JPH0362394A (ja) | 1989-07-31 | 1989-07-31 | メモリ高速ライト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1198175A JPH0362394A (ja) | 1989-07-31 | 1989-07-31 | メモリ高速ライト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362394A true JPH0362394A (ja) | 1991-03-18 |
Family
ID=16386723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198175A Pending JPH0362394A (ja) | 1989-07-31 | 1989-07-31 | メモリ高速ライト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362394A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9219063B2 (en) | 2005-02-21 | 2015-12-22 | Infineon Technologies Ag | Integrated circuit arrangement comprising a field effect transistor, especially a tunnel field effect transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175885A (ja) * | 1987-01-16 | 1988-07-20 | 株式会社リコー | Ｃｒｔ表示装置の表示メモリクリア方式 |
-
1989
- 1989-07-31 JP JP1198175A patent/JPH0362394A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175885A (ja) * | 1987-01-16 | 1988-07-20 | 株式会社リコー | Ｃｒｔ表示装置の表示メモリクリア方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9219063B2 (en) | 2005-02-21 | 2015-12-22 | Infineon Technologies Ag | Integrated circuit arrangement comprising a field effect transistor, especially a tunnel field effect transistor |
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