JPS63175885A - Ｃｒｔ表示装置の表示メモリクリア方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は、オフィスコンピュータやパーソナルコンピ
ュータ、ワードプロセッサ、ワークステーション、ＤＰ
Ｓ　（データ・プロセッシング・システム）等の各種デ
ータ処理装置で使用するのに好適な、ビットマツプ方式
の表示メモリを備えたＣＲＴ表示装置の表示メモリクリ
ア方式に係り、特に、小規模の回路を付加するだけで、
表示メモリが高速度でクリアできるようにした表示メモ
リクリア方式に関する。

従来技術 ビットマツプ方式のＣＲＴ表示装置は、従来から、各種
のデータ処理システムで使用されている。

この場合に、表示メモリのクリア処理は、通常、ＣＲＴ
／ｍ画・コントローラが有するクリア機能によって実行
されている。

第２図は、従来から使用されているビットマツプ方式の
ＣＲＴ表示装置について、その要部構成の一例を示す機
能ブロック図である０図面において、１はＣＲＴ／描画
・コントローラ、２は表示メモリ、３はドツトシフター
（シフトレジスタ）、４はバッファメモリ、５はＣＲＴ
ディスプレイ。

６はシステムバスを示し、また、Ｈ５ＹＮＣは水平同期
信号、Ｖ　５ＹＮＣは垂直同期信号、０ＲＡＶは描画制
御信号、ＲＡＳ、ＣＡＳ、ＷＥは書込み用の制御信号、
ＶＩＤＥＯはビデオ信号を示す。

表示メモリ２は、ビットマツプ方式の表示データを記憶
するメモリである。

ＣＲＴ／描画・コントローラ１は、表示メモリ２を制御
するコントローラである。

ＣＲＴディスプレイ５は１表示メモリ２に格納されたデ
ータを可視パターンで表示するディスプレイである。

ドツトシフター３は、表示メモリ２のデータを表示タイ
ミングに同期させて出力し、ビデオ信号ＶＩＤＥＯを発
生、させるためのシフトレジスタである。

バッファメモリ４は、ＣＲＴ／描画・コントローラ１の
制御によって５表示メモリ２へ表示データを書込む場合
に、その書込みデータを一時保持するバッファである。

第３図は、第２図に示したビットマツプ方式のＣＲＴ表
示装置における表示動作のタイミングを説明する図であ
る。図面における符号は第２図′と同様である。

ビットマツプ方式のＣＲＴ表示装置の場合、一般的に使
用されているＣＲＴ／描画・コントローラ１は、多くの
時間を表示動作のために使用しており、表示動作以外の
ために表示メモリ２を使用できる期間は極めて少ない、
その原因は、ビットマツプ表示の場合、表示メモリ２は
、ダイナミックＲＡＭで構成されているので、リフレッ
シュ動作が必要であり、表示読出しとリフレッシュ動作
に多くの時間を要するからである。

すなわち、第３図に示すように、斜線を付けた部分が、
表示データの読出し、および表示メモリ２のリフレッシ
ュのために使用されており、描画やクリアを含むデータ
転送等のために使用可能な期間は、それ以外の白で示さ
れる期間だけである。

このように１表示メモリ２にとって、その大半の時間は
、表示データの読出しとメモリリフレッシュのために使
用されている。

その結果１表示メモリ２のクリア処理も、それ以外の期
間を利用しなければならず、全体として比較的長時間を
要する。という不都合があった。

１−一旗 そこで、この発明のＣＲＴ表示装置の表示メモリクリア
方式では、従来のクリア処理方式で生じるこのような不
都合、すなわち、一般的に使用されているＣＲＴ／描画
・コントローラ１では、多くの時間を表示とリフレッシ
ュ動作のために使用され１表示以外のために表示メモリ
２を使用する時間が少ないことによって、クリア処理の
時間が長くなってしまうという不都合を解決し、簡単な
構成の小規模の回路を使用するだけで、ビットマツプ方
式の表示メモリが高速でクリアできるようにして、ＣＰ
Ｕ等の中央処理装置の負担を軽減させることにより、シ
ステムの効率的な処理を実現することを目的とする。

構　　　成 そのために、この発明では、ビットマツプ方式の表示デ
ータを記憶する表示メモリと、該表示メモリを制御する
ＣＲＴ／描画・コントローラと。

ＣＲＴディスプレイとを具備し、システム全体を制御す
る中央処理装置により前記ＣＲＴ／描画・コントローラ
を制御して前記ＣＲＴディスプレイに表示データを表示
する従来のＣＲＴ表示装置において、前記中央処理装置
により設定されて前記表示メモリのクリア動作を行うフ
リップフロップ回路と、前記表示メモリに記憶された表
示データおよび前記フリップフロップ回路の出力信号を
入力とするゲート回路群と、前記ＣＲＴ／描画・コント
ローラから出力される制御信号により前記表示メモリへ
の書込み制御信号を発生する表示メモリ書込み制御信号
発生回路と、前記フリップフロップ回路の出力信号によ
って前記表示メモリ書込み制御信号発生回路からの表示
メモリ書込み制御信号または前記ＣＲＴ／描画・コント
ローラからの表示メモリ書込み制御信号を選択するマル
チプレクサとを備え、ＣＲＴディスプレイへの表示期間
中に、前記ゲート回路群の出力を前記表示メモリへ強制
的に書込むようにしている。

次に、この発明のＣＲＴ表示装置の表示メモリクリア方
式について、図面を参照しながら、その実施例を詳細に
説明する。

第１図は、この発明のＣＲＴ表示装置の表示メモリクリ
ア方式を実施する場合に使用される表示制御回路につい
て、その要部構成の一例を示す機能ブロック図である０
図面における符号は第２図と同様であり、また、７はＷ
Ｅ発生器、８はマルチプレクサ（ＭＰＸ）、９はデータ
クリア部、１０はフリップフロップ（Ｆ／Ｆ）回路、Ｃ
ＬＲはフリップフロップ回路１０の出力信号、　Ｄａｔ
ａ　Ｉｎは表示メモリ２の入力データ、Ｄａｔａ　Ｏｕ
ｔはその出力データを示す。

この第１図のブロックは、ＷＥ発生器７と、マルチプレ
クサ８と、データクリア部９と、フリップフロップ回路
１０．とが付加されている点で、従来例を示す先の第２
図と相違している。

ＷＥ発生器７は、ＣＲＴ／描画・コントローラ１から出
力される制御信号によって、表示メモリ２への書込み制
御信号ＷＥを発生する。

マルチプレクサ８は、ＷＥ発生器７からの表示メモリ書
込み制御信号ＷＥ、またはＣＲＴ／描画・コントローラ
１からの表示メモリ書込み制御信号ＷＥを選択する。

データクリア部９は、表示メモリ２に記憶された表示デ
ータ、およびフリップフロップ回路１゜の出力信号ＣＬ
Ｒを入力とするゲート回路群から構成されており、メモ
リクリア時には、表示アドレスにデータを書込むように
機能する。

フリップフロップ回路１０は１図示されていないＣＰＵ
等の中央処理装置により設定されて１表示メモリ２のク
リア動作時には、クリア用のデータ″０”を発生する。

次に、この第１図に示したブロック図において。

この発明の表示メモリクリア方式により１表示メモリ２
をクリアする場合の動作を説明する。

■　表示メモリ２をクリアするために、図示しないＣＰ
Ｕが、システムバス６を介してフリップフロップ回路１
０をリセットし、その出力ＣＬＲをアクティブにする。

■　この出力ＣＬＲの入力によって、データクリア部９
のコントロール入力は、“Ｌ　１ルベルになる。

■　表示期間中、表示メモリ２から逐次的に常に読出さ
れている表示データは、データクリア部９の他方に入力
されているが、一方のコントロール入力であるＣＬＲが
ＩＩ　Ｌ　ｔｏレベルにされているため、このデータク
リア部９の出力は５表示メモリ２からの表示データのＩ
Ｉ　ｌ　ｎ。

゛０″にかかわらず、常に＃Ｊ　ＯＢになる。

■　フリップフロップ回路ｌＯの出力信号■Ｒは、マル
チプレクサ８へ与えられ、表示メモリ２に対してＷＥ発
生器７の出力を選択する。

■　ＣＲＴ／描画・コントローラ１は、表示データ読出
しのための読出しサイクル毎に、表示メモリ２に対して
、表示メモリ書込み制御信号ＲＡＳ、ＣＡＳを発生して
いる。

■　表示メモリ２の入力Ｄａｔａ　Ｉｎは、フリップフ
ロップ回路ｌＯの出力σｒ１がＩＩ　Ｌ　１１レベルの
期間は、常に′″Ｌ″Ｌ″レベルから、表示メモリ２へ
は１表示すイクル毎に表示アドレスに対して強制的にデ
ータ′″０″が書込まれることになる。

■　ＣＲＴディスプレイ５の表示画面は、画面の１フレ
一ム期間でクリアされる。例えば。

１フレ一ム周期が６０Ｈｚの場合、１６．７ｍＳでクリ
アされる。

■　所定時間経過後、ＣＰＵは、フリップフロップ回路
１０の出力ＣＬＲを１１”にセットする。

■　このフリップフロップ回路１０の出力ＣＬＲがＩｔ
　Ｉ　Ｉｔにセットされた後は、ＣＲＴ／描画・コント
ローラ１は１本来の機能を実行することが可能となる。

以上のような動作によって、１フレ一ム周期程度の短時
間に１表示メモリ２をクリアすることができる。。

以上に詳細に説明したとおり、この発明では、ビットマ
ツプ方式の表示データを記憶する表示メモリと、該表示
メモリを制御するＣＲＴ／描画・コントローラと、ＣＲ
Ｔディスプレイとを具備し。

システム全体を制御する中央処理装置により前記ＣＲＴ
／描画・コントローラを制御して前記ＣＲＴディスプレ
イに表示データを表示する従来のＣＲＴ表示装置におい
て、前記中央処理装置により設定されて前記表示メモリ
のクリア動作を行うフリップフロップ回路と、前記表示
メモリに記憶された表示データおよび前記フリップフロ
ップ回路の出力信号を入力とするゲート回路群と、前記
ＣＲＴ／描画・コントローラから出力される制御信号に
より前記表示メモリへの書込み制御信号を発生する表示
メモリ書込み制御信号発生回路と、前記フリップフロッ
プ回路の出力信号によって前記表示メモリ書込み制御信
号発生回路からの表示メモリ書込み制御信号または前記
ＣＲＴ／描画・コントローラからの表示メモリ書込み制
御信号を選択するマルチプレクサとを設け、ＣＲＴディ
スプレイへの表示期間中に、前記ゲート回路群の出力を
前記表示メモリへ強制的に書込むようにしている。

効−一一釆一 したがって、この発明のＣＲＴ表示装置の表示メモリク
リア方式によれば、簡単な構成の小規模の回路を使用す
るだけで、ビットマツプ方式の表示メモリが、１フレ一
ム周期程度の極めて短時間で、高速度でクリアされる。

その結果、ＣＰＵ等の中央処理装置では、表示動作のた
めの負担が著しく軽減されるので、ＣＲＴ表示装置が接
続されたデータ処理システムの効率的な処理が可能とな
る、という優れた効果が奏せられる。

【図面の簡単な説明】

第１図は、この発明のＣＲＴ表示装置の表示メモリクリ
ア方式を実施する場合に使用される表示制御回路につい
て、その要部構成の一例を示す機能ブロック図。 第２図は、従来から使用されているビットマツプ方式の
ＣＲＴ表示装置について、その要部構成の一例を示す機
能ブロック図。 第３図は、第２図に示したビットマツプ方式のＣＲＴ表
示装置における表示動作のタイミングを説明する図。 図面において、ｌはＣＲＴ／描画・コントローラ、２は
表示メモリ、３はドツトシフター、４はバッファメモリ
、５はＣＲＴディスプレイ、６はシステムバス、７はＷ
Ｅ発生器、８はマルチプレクサ、９はデータクリア部、
１０はフリップフロップ回路。

Claims (1)

【特許請求の範囲】
1. ビツトマツプ方式の表示データを記憶する表示メモリと
   、該表示メモリを制御するＣＲＴ／描画・コントローラ
   と、ＣＲＴデイスプレイとを具備し、システム全体を制
   御する中央処理装置により前記ＣＲＴ／描画・コントロ
   ーラを制御して前記ＣＲＴデイスプレイに表示データを
   表示するＣＲＴ表示装置において、前記中央処理装置に
   より設定されて前記表示メモリのクリア動作を行うフリ
   ツプフロツプ回路と、前記表示メモリに記憶された表示
   データおよび前記フリツプフロツプ回路の出力信号を入
   力とするゲート回路群と、前記ＣＲＴ／描画・コントロ
   ーラから出力される制御信号により前記表示メモリへ書
   込み制御信号を発生する表示メモリ書込み制御信号発生
   回路と、前記フリツプフロツプ回路の出力信号によつて
   前記表示メモリ書込み制御信号発生回路からの表示メモ
   リ書込み制御信号または前記ＣＲＴ／描画・コントロー
   ラからの表示メモリ書込み制御信号を選択するマルチプ
   レクサとを備え、ＣＲＴデイスプレイへの表示期間中に
   、前記ゲート回路群の出力を前記表示メモリへ強制的に
   書込むことを特徴とする表示メモリクリア方式。