JPS60220386A - フレ−ムメモリアクセス方式 - Google Patents
フレ−ムメモリアクセス方式Info
- Publication number
- JPS60220386A JPS60220386A JP59076971A JP7697184A JPS60220386A JP S60220386 A JPS60220386 A JP S60220386A JP 59076971 A JP59076971 A JP 59076971A JP 7697184 A JP7697184 A JP 7697184A JP S60220386 A JPS60220386 A JP S60220386A
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- JP
- Japan
- Prior art keywords
- frame memory
- read
- cpu
- data bus
- during
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ラスタ走査型画像表示装置（ＣＲＴ）を使
用して画像を表示させる画像処理装置において、フレー
ムメモリにアクセスを行う方式に関するものである。
用して画像を表示させる画像処理装置において、フレー
ムメモリにアクセスを行う方式に関するものである。
従来この種のフレームメモリアクセス方式としては、第
１図に示すものがあった。第１図は従来のフレームメモ
リアクセス方式を示す概略構成口である。図において、
１はアドレスバスを時分割アクセス方式にしたがって制
御するアドレスバス切り換え回路、２は、図示しない中
央演算処理装置（ＣＰＵ）からのり−ト・２イト信号（
読み出し・書き込み信号）を時分割アクセス方式にした
がって制御し、かつデータバス切り換え回路３の制御も
行うリード・ライト信号制御回路、３はＣＰＵのデータ
バスを時分割アクセス方式にしたがって制御するデータ
バス切り換え回路、４はフレームメモリである。
１図に示すものがあった。第１図は従来のフレームメモ
リアクセス方式を示す概略構成口である。図において、
１はアドレスバスを時分割アクセス方式にしたがって制
御するアドレスバス切り換え回路、２は、図示しない中
央演算処理装置（ＣＰＵ）からのり−ト・２イト信号（
読み出し・書き込み信号）を時分割アクセス方式にした
がって制御し、かつデータバス切り換え回路３の制御も
行うリード・ライト信号制御回路、３はＣＰＵのデータ
バスを時分割アクセス方式にしたがって制御するデータ
バス切り換え回路、４はフレームメモリである。
次に、上記第１図に示す従来のフレームメモリアクセス
方式の動作について説明する。アドレスバス切り換え回
路１は、ＣＲＴ読み出し期間（Ｈｉｇｈレベル）、ＣＰ
Ｕアクセス期間（Ｌｏｗレベル）の切り換え信号１４に
より、ＣＲＴアドレス１０とＣＰＵアトＶス１１の切シ
換えの制御を行っておｆｉ、ＣＲＴ読み出し期間にはＣ
ＲＴのアドレスバス１５が出力され、ＣＰＵアクセス期
間にはＣＰＵのアドレスバス１５が出力される。この出
力されたアドレスバス１５は、フレ、−ムメモリ４に入
力され、ＣＲＴ読み出し期間にはＣＲＴアドレス１０に
より読み出され、ＣＰＵアクセス期間にはＣＰＵアドレ
ス１１によりアクセスされる。リード・ライト信号制御
回路２は、ＣＰＨのリード・ライトがＣＰＵのアクセス
期間に行える様に、切シ換え信号】４によＬ ＣＰＵリ
ード・ライト信号１２の制御を行う。リード・ライト信
号制御回路２から出力されたリード・ライト信号１６は
、フレームメモリ４に入力し、ＣＰＵアクセス期間にリ
ード・ライトを行うと同時に、データバス切り換え回路
３にも入力し、リードする時には、データバス１７から
データバス１３に１ ライトする時には、データバス１
３からデータバス１７にそれぞれ出力する様に切り換え
制御を行う。また、ＣＲＴ読み出し期間にはデータバス
１７にデータが読み出される。
方式の動作について説明する。アドレスバス切り換え回
路１は、ＣＲＴ読み出し期間（Ｈｉｇｈレベル）、ＣＰ
Ｕアクセス期間（Ｌｏｗレベル）の切り換え信号１４に
より、ＣＲＴアドレス１０とＣＰＵアトＶス１１の切シ
換えの制御を行っておｆｉ、ＣＲＴ読み出し期間にはＣ
ＲＴのアドレスバス１５が出力され、ＣＰＵアクセス期
間にはＣＰＵのアドレスバス１５が出力される。この出
力されたアドレスバス１５は、フレ、−ムメモリ４に入
力され、ＣＲＴ読み出し期間にはＣＲＴアドレス１０に
より読み出され、ＣＰＵアクセス期間にはＣＰＵアドレ
ス１１によりアクセスされる。リード・ライト信号制御
回路２は、ＣＰＨのリード・ライトがＣＰＵのアクセス
期間に行える様に、切シ換え信号】４によＬ ＣＰＵリ
ード・ライト信号１２の制御を行う。リード・ライト信
号制御回路２から出力されたリード・ライト信号１６は
、フレームメモリ４に入力し、ＣＰＵアクセス期間にリ
ード・ライトを行うと同時に、データバス切り換え回路
３にも入力し、リードする時には、データバス１７から
データバス１３に１ ライトする時には、データバス１
３からデータバス１７にそれぞれ出力する様に切り換え
制御を行う。また、ＣＲＴ読み出し期間にはデータバス
１７にデータが読み出される。
従来のフレームメモリアクセス方式は以上の様に構成さ
れているので、図示しないＣＲＴコントローラがフレー
ムメモリ４にアクセスする必要がない画像未表示期間に
も、ＣＲＴコントローラにアクセスの時間を与えること
になり、無駄々時間が存在するという欠点があった。
れているので、図示しないＣＲＴコントローラがフレー
ムメモリ４にアクセスする必要がない画像未表示期間に
も、ＣＲＴコントローラにアクセスの時間を与えること
になり、無駄々時間が存在するという欠点があった。
この発明は、上記の様な従来のものの欠点を改善する目
的でなされたもので、ＣＲ’ｌ’による画像未表示期間
には、フレームメモリとのアクセスをＣＰＵＫのみ許す
様にすることによシ、無駄な時間がなく、効率の良いフ
レームメモリアクセス方式を提供するものである。
的でなされたもので、ＣＲ’ｌ’による画像未表示期間
には、フレームメモリとのアクセスをＣＰＵＫのみ許す
様にすることによシ、無駄な時間がなく、効率の良いフ
レームメモリアクセス方式を提供するものである。
以下、この発明の実施例を図について説明する。
第２図はこの発明の一実施例であるフレームメモリアク
セス方式を示す概略構成図で、第１図と同一部分は同一
符号を用いて表示してあり、その詳細な説明は省略する
。図において、５は、時分割アクセス方式にしたがって
制御されたアドレス。
セス方式を示す概略構成図で、第１図と同一部分は同一
符号を用いて表示してあり、その詳細な説明は省略する
。図において、５は、時分割アクセス方式にしたがって
制御されたアドレス。
リード・ライト、データの各信号と、ＣＰＵからの直接
のアドレス、リード・ライト、データの各信号との切９
換えを行う切シ換え器である。その他、アドレスバス切
り換え回路１．リード・ライト信号制御回路２．データ
バス切シ換え回路３゜フレームメモリ４は、第１図に示
すものと同様である。
のアドレス、リード・ライト、データの各信号との切９
換えを行う切シ換え器である。その他、アドレスバス切
り換え回路１．リード・ライト信号制御回路２．データ
バス切シ換え回路３゜フレームメモリ４は、第１図に示
すものと同様である。
次に、上記第２図に示すこの発明の一実施例であるフレ
ームメモリアクセス方式の動作について説明する。アド
レスバス切り換え回路１は、ＣＲＴ読み出し期間（Ｈｉ
ｇｈレベル）、ＣＰＵアクセス期間（Ｌｏｗレベル）の
切り換え信号１４により、ＣＲ’アドレスｌＯとＣＰＵ
アドレス１１の切り換えの制御を行っており、ＣＲＴ読
み出し期間にはＣＲＴのアドレスバス１５が出力され、
ＣＰＵアクセス期間にはＣＰＵのアドレスバス１５が出
力される。
ームメモリアクセス方式の動作について説明する。アド
レスバス切り換え回路１は、ＣＲＴ読み出し期間（Ｈｉ
ｇｈレベル）、ＣＰＵアクセス期間（Ｌｏｗレベル）の
切り換え信号１４により、ＣＲ’アドレスｌＯとＣＰＵ
アドレス１１の切り換えの制御を行っており、ＣＲＴ読
み出し期間にはＣＲＴのアドレスバス１５が出力され、
ＣＰＵアクセス期間にはＣＰＵのアドレスバス１５が出
力される。
この出力されたアドレスバス１５はＣＰＵアドレス１１
と共に切シ換え器５に入力される。リード・ライト信号
制御回路２社、ＣＰＵのリード・ライトがＣＰＵアクセ
ス期間に行える様に、切シ換え信号１４によりＣＰＵリ
ード・ライト信号１２の制御を行う。リード・ライト信
号制御回路２から出力されたリード・ライト信号１６は
、ＣＰＵリード・ライト信号１２と共に切り換え器５に
入力される。また、リード・ライト信号１６は、データ
バス切シ換え回路３にも入力し、リード時には、データ
バス１７からデータバス１３に、ライト時には、データ
バス１３からデータバス１７にそれぞれ出力する様に切
り換え制御を行う。そして、データバス１７はデータバ
ス１３と共に切り換え器５に人力される。この切り換え
器５は、画像表示／画像未表示信号２１によって、入力
された信号の切シ換えを行っている。すなわち、切シ換
え器５は、画像表示期間には、アドレスバス１５゜リー
ド・ライト信号１６．データバス１７に切シ換え、その
切ル換えられたアドレスバス１８．リード・ライト信号
１９．データバス２０によって、上記した従来例のもの
と同様にフレームメモリ４にデータをアクセスし、画像
未表示期間には、ｃＰＵからの直接のＣＰＵアドレス１
１．０ＰＵリード・ライト信号１２．データバス１３に
切シ換え、その切シ換えられたアドレスバス１８．リー
ド・ライト信号１９．データバス２０によって、ＣＰＵ
から直接にフレームメモリ４にデータをアクセスしてい
る。また、画像表示期間中のＣＲＴ読み出し期間には、
データバス２０にデータが読み出される。
と共に切シ換え器５に入力される。リード・ライト信号
制御回路２社、ＣＰＵのリード・ライトがＣＰＵアクセ
ス期間に行える様に、切シ換え信号１４によりＣＰＵリ
ード・ライト信号１２の制御を行う。リード・ライト信
号制御回路２から出力されたリード・ライト信号１６は
、ＣＰＵリード・ライト信号１２と共に切り換え器５に
入力される。また、リード・ライト信号１６は、データ
バス切シ換え回路３にも入力し、リード時には、データ
バス１７からデータバス１３に、ライト時には、データ
バス１３からデータバス１７にそれぞれ出力する様に切
り換え制御を行う。そして、データバス１７はデータバ
ス１３と共に切り換え器５に人力される。この切り換え
器５は、画像表示／画像未表示信号２１によって、入力
された信号の切シ換えを行っている。すなわち、切シ換
え器５は、画像表示期間には、アドレスバス１５゜リー
ド・ライト信号１６．データバス１７に切シ換え、その
切ル換えられたアドレスバス１８．リード・ライト信号
１９．データバス２０によって、上記した従来例のもの
と同様にフレームメモリ４にデータをアクセスし、画像
未表示期間には、ｃＰＵからの直接のＣＰＵアドレス１
１．０ＰＵリード・ライト信号１２．データバス１３に
切シ換え、その切シ換えられたアドレスバス１８．リー
ド・ライト信号１９．データバス２０によって、ＣＰＵ
から直接にフレームメモリ４にデータをアクセスしてい
る。また、画像表示期間中のＣＲＴ読み出し期間には、
データバス２０にデータが読み出される。
この発明は以上説明した様に、フレームメモリアクセス
方式において、ＣＲＴによる画像未表示期間には、フレ
ームメモリとのアクセスをＣＰＵにのみ許す様に構成し
たので、この種の従来例のものと比べて、画像未表示期
間には、ＣＲＴコントローラにアクセスの時間を与えな
い様にして、無駄な時間がなく、極めて効率良くフレー
ムメモリのアクセスを行うことができるという優れた効
果を奏するものである。
方式において、ＣＲＴによる画像未表示期間には、フレ
ームメモリとのアクセスをＣＰＵにのみ許す様に構成し
たので、この種の従来例のものと比べて、画像未表示期
間には、ＣＲＴコントローラにアクセスの時間を与えな
い様にして、無駄な時間がなく、極めて効率良くフレー
ムメモリのアクセスを行うことができるという優れた効
果を奏するものである。
第１図は従来のフレームメモリアクセス方式を示す概略
構成図、第２図はこの発明の一実施例であるフレームメ
モリアクセス方式を示す概略構成図である。 図において、１ アドレスバス切り換え回路、２・・リ
ード・ライト信号制御回路、３ データバス切シ換え回
路、４ フレームメモリ、５・切り換え器、１０−ＣＲ
Ｔ７）”Ｌ／、Ｘ、１１・、ＣＰＵ７ドレス、１２・・
ＣＰＵリード・ライト信号、１３゜１７．２０ データ
バス、１４・切り換え信号、１５．１８・・アドレスバ
ス、１６．１９ リード・ライト信号、２１ 画像表示
／画像未表示信号である。 なお、各図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第１図 、 第２区
構成図、第２図はこの発明の一実施例であるフレームメ
モリアクセス方式を示す概略構成図である。 図において、１ アドレスバス切り換え回路、２・・リ
ード・ライト信号制御回路、３ データバス切シ換え回
路、４ フレームメモリ、５・切り換え器、１０−ＣＲ
Ｔ７）”Ｌ／、Ｘ、１１・、ＣＰＵ７ドレス、１２・・
ＣＰＵリード・ライト信号、１３゜１７．２０ データ
バス、１４・切り換え信号、１５．１８・・アドレスバ
ス、１６．１９ リード・ライト信号、２１ 画像表示
／画像未表示信号である。 なお、各図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第１図 、 第２区
Claims (1)
- 中央演算処理装置によりフレームメモリにデータをアク
セスし、ＣＲＴコントローラによシ前記フレームメモリ
よシデータを読み出す方式において、画像表示期間中に
は、前記中央演算処理装置と前記ＣＲＴコントローラと
が時分割によシ前記フレームメモリにアクセスし、画像
未表示期間には、前記中央演算処理装置にだけ前記フレ
ームメモリにアクセス、を許す様にしたことを特徴とす
るフレームメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076971A JPS60220386A (ja) | 1984-04-17 | 1984-04-17 | フレ−ムメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59076971A JPS60220386A (ja) | 1984-04-17 | 1984-04-17 | フレ−ムメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60220386A true JPS60220386A (ja) | 1985-11-05 |
Family
ID=13620667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59076971A Pending JPS60220386A (ja) | 1984-04-17 | 1984-04-17 | フレ−ムメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60220386A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63231616A (ja) * | 1987-03-20 | 1988-09-27 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ビデオ・サブシステム |
| JPH01193783A (ja) * | 1988-01-29 | 1989-08-03 | Hitachi Ltd | ビデオインターフェイス装置 |
-
1984
- 1984-04-17 JP JP59076971A patent/JPS60220386A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63231616A (ja) * | 1987-03-20 | 1988-09-27 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ビデオ・サブシステム |
| JPH01193783A (ja) * | 1988-01-29 | 1989-08-03 | Hitachi Ltd | ビデオインターフェイス装置 |
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