JPS61151588A - 画像表示回路 - Google Patents
画像表示回路Info
- Publication number
- JPS61151588A JPS61151588A JP27303184A JP27303184A JPS61151588A JP S61151588 A JPS61151588 A JP S61151588A JP 27303184 A JP27303184 A JP 27303184A JP 27303184 A JP27303184 A JP 27303184A JP S61151588 A JPS61151588 A JP S61151588A
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- Japan
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- display
- memory
- address
- circuit
- display memory
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は画像表示回路に係り、特にマイクロプロセッサ
による表示メモリへのアクセスの合理化に好適な表示メ
モリのアクセス方法に関する。
による表示メモリへのアクセスの合理化に好適な表示メ
モリのアクセス方法に関する。
一像情報をメモリに記憶し、記憶したメモリの内容をテ
レビジョンの走査信号に同期して読出しＣ蔗等のディス
プレイ装置に表示するＩｆｌｉ１象表示回路において、
表示を行なうメモリへの一像情報の書込みを行なうマイ
クロプロセッサ（ｊｄＰＵと略す。）からのアクセスと
、テレビジョン走査信号に同期した読出しのためのアク
セスとの切換の方式として、特開昭５４−１４４８２７
号公報０％公昭５７−４５１１４号公報などに示される
、いわゆるサイクルスチール方式が公知の技術であった
。この方式は、■可のアクセスと表示読出しアクセスと
が、刷クロックに同期して時分割で切換れるのでＭＰＵ
による表示メモリへのアクセスが待たされずにすみ、表
示処理速度の低下がないのが特徴である。
レビジョンの走査信号に同期して読出しＣ蔗等のディス
プレイ装置に表示するＩｆｌｉ１象表示回路において、
表示を行なうメモリへの一像情報の書込みを行なうマイ
クロプロセッサ（ｊｄＰＵと略す。）からのアクセスと
、テレビジョン走査信号に同期した読出しのためのアク
セスとの切換の方式として、特開昭５４−１４４８２７
号公報０％公昭５７−４５１１４号公報などに示される
、いわゆるサイクルスチール方式が公知の技術であった
。この方式は、■可のアクセスと表示読出しアクセスと
が、刷クロックに同期して時分割で切換れるのでＭＰＵ
による表示メモリへのアクセスが待たされずにすみ、表
示処理速度の低下がないのが特徴である。
しかし、この方法は、 ＭＰＵを動作させるクロック信
号と表示読出しのためのクロック信号とを同一にする必
要があり、ＭＰＵクロック信号が特定周波数に固定され
てしまい、ＭＰＵ動作速度を上げられないという欠点が
あった。
号と表示読出しのためのクロック信号とを同一にする必
要があり、ＭＰＵクロック信号が特定周波数に固定され
てしまい、ＭＰＵ動作速度を上げられないという欠点が
あった。
またこの方法はＭＰＵによる表示メモリのアクセス可能
な期間と、テレビジ冒ンの同期信号による表示メ七り読
出し期間とが特定の割合（例えば１対１）で交互に切換
わるが、■旧が表示メモリをアクセス可能となる期間の
うち、実際にＭＰＵが表示メモリをアクセスする期間は
、約１−にしかすぎずまたＭＰＵが表示メモリをアクセ
スする周期が頻繁に生じる場合でも、ｉｏ１程度の割合
である。このためＭＰＵが表示メモリをアクセス可能な
期間でも、実際Ｋ ＭＰＵが表示メモリをアクセスする
場合は非常に少ないことになっていた。したがってこの
ＭＰＵが表示メモリーをアクセス可能な期間でありなが
ら、何もアクセスされない期間を表示読出し期間に割振
ることＫより、表示機能の増加および表示メモリの効率
的利用が可能となるが、従来はこの問題についての認識
がなく、この期間を無意味に残したままであった。
な期間と、テレビジ冒ンの同期信号による表示メ七り読
出し期間とが特定の割合（例えば１対１）で交互に切換
わるが、■旧が表示メモリをアクセス可能となる期間の
うち、実際にＭＰＵが表示メモリをアクセスする期間は
、約１−にしかすぎずまたＭＰＵが表示メモリをアクセ
スする周期が頻繁に生じる場合でも、ｉｏ１程度の割合
である。このためＭＰＵが表示メモリをアクセス可能な
期間でも、実際Ｋ ＭＰＵが表示メモリをアクセスする
場合は非常に少ないことになっていた。したがってこの
ＭＰＵが表示メモリーをアクセス可能な期間でありなが
ら、何もアクセスされない期間を表示読出し期間に割振
ることＫより、表示機能の増加および表示メモリの効率
的利用が可能となるが、従来はこの問題についての認識
がなく、この期間を無意味に残したままであった。
本発明の目的は、上記した従来技術の問題点について認
識し、 ＭＰＵの動作速度を向上させかつ表示メモリの
ＭＰＵアクセス期間と、表示読出し期間とを効率的に分
配し表示機能を向上させるとともに表示メモリの利用効
率を向上させることにある。
識し、 ＭＰＵの動作速度を向上させかつ表示メモリの
ＭＰＵアクセス期間と、表示読出し期間とを効率的に分
配し表示機能を向上させるとともに表示メモリの利用効
率を向上させることにある。
上記した目的を達成するために本発明は、ＭＦＵから表
示メモリに書込むべき、ｌ１ｋｉｆ＊情報のデータおよ
び表示メモリに書込むアドレスとを一時記憶するメモリ
と、該メモリに記憶された一像情報を表示メモリの表示
読出しが行なわれない非表示期間に読出して、表示メモ
リに書込む、表示メモリ書込み制御回路とを設けたこと
を特徴とするものである。
示メモリに書込むべき、ｌ１ｋｉｆ＊情報のデータおよ
び表示メモリに書込むアドレスとを一時記憶するメモリ
と、該メモリに記憶された一像情報を表示メモリの表示
読出しが行なわれない非表示期間に読出して、表示メモ
リに書込む、表示メモリ書込み制御回路とを設けたこと
を特徴とするものである。
以下、本発明を実施例を用いて詳細に説明する。第１図
は本発明の一実施例を示す画像表示回路のブロック図で
ある。第１図において、１はマイクロプロセラｔ（ＭＰ
Ｕ）、２はＭＰＵクロック発生回路、３はテレビジ冒ン
同期信号発生回路、４はアドレス信号切換回路、５は表
示メモリ、６は画像合成処理回路、７はディスプレイ表
示装置であり、以上は従来の画像表示回路の一般的なブ
ロック構成である。８はアドレス記憶メモリ、９はデー
タ記憶メモリ、１０は表示メ七す書込み制御回路であり
、以上が本発明により新しく追加されたブロック構成で
ある。第１図の破線で示す部分は表示メモリの書込み制
御回路１０の詳細ブロックであり、１１はアドレスデコ
ーダ回路、 １２．１５はカウンタ回路、１４は比較検
出回路、１５は切換回路、 １６．１７はゲート回路で
ある。
は本発明の一実施例を示す画像表示回路のブロック図で
ある。第１図において、１はマイクロプロセラｔ（ＭＰ
Ｕ）、２はＭＰＵクロック発生回路、３はテレビジ冒ン
同期信号発生回路、４はアドレス信号切換回路、５は表
示メモリ、６は画像合成処理回路、７はディスプレイ表
示装置であり、以上は従来の画像表示回路の一般的なブ
ロック構成である。８はアドレス記憶メモリ、９はデー
タ記憶メモリ、１０は表示メ七す書込み制御回路であり
、以上が本発明により新しく追加されたブロック構成で
ある。第１図の破線で示す部分は表示メモリの書込み制
御回路１０の詳細ブロックであり、１１はアドレスデコ
ーダ回路、 １２．１５はカウンタ回路、１４は比較検
出回路、１５は切換回路、 １６．１７はゲート回路で
ある。
また第２図は第１図に示した主な信号線のタイミング図
であり、以下第１図および第２図を引用して本発明の実
施例の動作について説明する。
であり、以下第１図および第２図を引用して本発明の実
施例の動作について説明する。
＠１１ＪにおいてＭＰＵ１は、ＭＰＵクロック信号発生
回路２からのクロック信号２５により、また表示メモリ
５からの表示データ読出しは、テレビジョン同期信号発
生回路３からの表示クロック信号５１により、それぞれ
独！した周波数のクロック信号によって動作する。ＭＰ
Ｕ１による表示メモリ５への画像清報の書込みにおいて
は、ＭＰＵ１のアドレスバス２２とデータバス２１ Ｋ
はそれぞれ表示メモリ５上のアドレスと表示メモリ５に
薔込むデータが第２図のタイミング図に斜線で示すよう
に出力される。第１図で破朦で一示した蓄込み制御回路
１０のアドレスデコーダ回路１１はＭＰＵ１から出力さ
れたアドレスをデコードして表示メモリが選択されたこ
とを検出するアドレス検出信号５２を出力する。カウン
タ回路１２はこのアドレス検出信号５２をテレビジ、ン
の水平に同期した周波数５０によってリセットされるま
でカウントし、カウント信号３４を出力する。切換回路
１５はアドレス検出信号３２と表示切換信号２９とのゲ
ート回路１６による出力信号３５により、表示期間中お
よび非表示期間中でＭＰＵ １が表示メモリにデータを
書込む場合、アドレス記憶メモリ８およびデータ記憶メ
モリ９に３４のカウント信号をアドレス入力として供給
する。したがってアドレス記憶メモリ８およびデータ記
憶メモリ９にはＭＰＵ１が表示メモリ５に一像情報を書
込む時のアドレス情報とデータ情報がそれぞれ、カウン
ト信号３４の値となる番地に書込まれることになる。
回路２からのクロック信号２５により、また表示メモリ
５からの表示データ読出しは、テレビジョン同期信号発
生回路３からの表示クロック信号５１により、それぞれ
独！した周波数のクロック信号によって動作する。ＭＰ
Ｕ１による表示メモリ５への画像清報の書込みにおいて
は、ＭＰＵ１のアドレスバス２２とデータバス２１ Ｋ
はそれぞれ表示メモリ５上のアドレスと表示メモリ５に
薔込むデータが第２図のタイミング図に斜線で示すよう
に出力される。第１図で破朦で一示した蓄込み制御回路
１０のアドレスデコーダ回路１１はＭＰＵ１から出力さ
れたアドレスをデコードして表示メモリが選択されたこ
とを検出するアドレス検出信号５２を出力する。カウン
タ回路１２はこのアドレス検出信号５２をテレビジ、ン
の水平に同期した周波数５０によってリセットされるま
でカウントし、カウント信号３４を出力する。切換回路
１５はアドレス検出信号３２と表示切換信号２９とのゲ
ート回路１６による出力信号３５により、表示期間中お
よび非表示期間中でＭＰＵ １が表示メモリにデータを
書込む場合、アドレス記憶メモリ８およびデータ記憶メ
モリ９に３４のカウント信号をアドレス入力として供給
する。したがってアドレス記憶メモリ８およびデータ記
憶メモリ９にはＭＰＵ１が表示メモリ５に一像情報を書
込む時のアドレス情報とデータ情報がそれぞれ、カウン
ト信号３４の値となる番地に書込まれることになる。
一方、カウンタ回路１３は、ゲート回路１７の出力信号
である非表示期間でかつＭＰＵ １が表示メモリにデー
タを書込まない場合の表示クロック信号を出力し、一致
検出回路１４でカウンタ回路１２０力ウント信号３４と
一致した時発生する一致検出信号３８で停止されるまで
カウントしてカウント信号３５を出力する。切換回路１
５は非表示期間でかつＭＰＵ１が表示メモリにデータを
書込まない場合は、このカウント信号６５がアドレス記
憶メモリ８およびデータ記憶メモリ９に供給するように
切換わるので、上記のそれぞれのメモリ８および９にカ
ウント信号５４により記憶されている番地のアドレス情
報およびデータ情報が第２図の斜線に示す俄示期間に書
込まれた場合と非表示期間に書込まれた場合）ように読
み出され、非表示期間は切換回路４の切換動作によって
表示メモリ５にそれぞれ供給されることになり、ＩＩｌ
ｊｇＩ！情報を表示メモリ５に書込むことが可能となる
。
である非表示期間でかつＭＰＵ １が表示メモリにデー
タを書込まない場合の表示クロック信号を出力し、一致
検出回路１４でカウンタ回路１２０力ウント信号３４と
一致した時発生する一致検出信号３８で停止されるまで
カウントしてカウント信号３５を出力する。切換回路１
５は非表示期間でかつＭＰＵ１が表示メモリにデータを
書込まない場合は、このカウント信号６５がアドレス記
憶メモリ８およびデータ記憶メモリ９に供給するように
切換わるので、上記のそれぞれのメモリ８および９にカ
ウント信号５４により記憶されている番地のアドレス情
報およびデータ情報が第２図の斜線に示す俄示期間に書
込まれた場合と非表示期間に書込まれた場合）ように読
み出され、非表示期間は切換回路４の切換動作によって
表示メモリ５にそれぞれ供給されることになり、ＩＩｌ
ｊｇＩ！情報を表示メモリ５に書込むことが可能となる
。
このように表示メモリ５に書込まれた一像情報は、８Ｉ
２図に示すように表示期間では、テレビジ１ン同期信号
発生回路３からの表示読出しアドレス信号２５によって
読み出され、読み出されたＩＩＩｊ像情報は、ｌｌｉｉ
ｉｇＩ！合成処理回路６罠供給され、ディスプレイ装置
７に表示すべく画像信号２８に変換される。
２図に示すように表示期間では、テレビジ１ン同期信号
発生回路３からの表示読出しアドレス信号２５によって
読み出され、読み出されたＩＩＩｊ像情報は、ｌｌｉｉ
ｉｇＩ！合成処理回路６罠供給され、ディスプレイ装置
７に表示すべく画像信号２８に変換される。
以上説明したよ５に本発明の実施例であればアドレス記
憶メモリ８およびデータ記憶メモリ９と書込み制御回路
１ｏを付加したので、ＭＰＵ１から見れば、表示メモリ
５への一像情報の書込みは、アドレス記憶メモリ８およ
びデータ記憶メモリ９を介していつでも可能となり、上
記メモリに記憶された表示メモリアドレスとｌｉｉｌｉ
ｇ＆情報データが表示メモリの表示読出しが行なわれな
い非表示期間に表示メモリに書込まれるので、従来のサ
イクルスチール方式のように表示読出し期間と■勺アク
セス期間とをＭＰＵクロックで交互に手分ずつ分割する
必要がなくなり、表示読出し効率を従来の約２倍近く向
上でき、表示メモリの利用効率を向上して、表示機能が
増加できるという効果がある。
憶メモリ８およびデータ記憶メモリ９と書込み制御回路
１ｏを付加したので、ＭＰＵ１から見れば、表示メモリ
５への一像情報の書込みは、アドレス記憶メモリ８およ
びデータ記憶メモリ９を介していつでも可能となり、上
記メモリに記憶された表示メモリアドレスとｌｉｉｌｉ
ｇ＆情報データが表示メモリの表示読出しが行なわれな
い非表示期間に表示メモリに書込まれるので、従来のサ
イクルスチール方式のように表示読出し期間と■勺アク
セス期間とをＭＰＵクロックで交互に手分ずつ分割する
必要がなくなり、表示読出し効率を従来の約２倍近く向
上でき、表示メモリの利用効率を向上して、表示機能が
増加できるという効果がある。
また、この実施例によれば、サイクルスチール方式と同
じように、ＭＰＵ １からいつでも表示メモリ５に対し
て一像情報を書込むことができ、ＭＰＵの表示処理速度
を低下させることがないという長所もある。
じように、ＭＰＵ １からいつでも表示メモリ５に対し
て一像情報を書込むことができ、ＭＰＵの表示処理速度
を低下させることがないという長所もある。
以上説明したように本発明による一像情報の書込み処理
ではテレビジョン同期信号の表示メモリの画像読出し処
理と独！してバッファメモリに書込むので、いつでも薔
込みが可能となり表示書込み処理速度を低下させること
がなく、また表示メモリからの情報読出し量が増加でき
るので表示機能を追加でき、メモリの利用効率が向上で
きる等の効果がある。
ではテレビジョン同期信号の表示メモリの画像読出し処
理と独！してバッファメモリに書込むので、いつでも薔
込みが可能となり表示書込み処理速度を低下させること
がなく、また表示メモリからの情報読出し量が増加でき
るので表示機能を追加でき、メモリの利用効率が向上で
きる等の効果がある。
第１図は本発明の一実施例のｌｌ！ＩＩ像表示回路のブ
ロック図、第２図は第１図に示す主な信号線のタイミン
グ図である。 １・・・マイクロプロセッサ、２・・−ＭＰＵクロック
発生回路、４・・・アドレス切換回路、５・・・表示メ
モリ、６・・・画１象合成処理回路、７・・・ディスプ
レイ装置、８・・・アドレス記憶メモリ、９・・・デー
タ記憶メモリ
ロック図、第２図は第１図に示す主な信号線のタイミン
グ図である。 １・・・マイクロプロセッサ、２・・−ＭＰＵクロック
発生回路、４・・・アドレス切換回路、５・・・表示メ
モリ、６・・・画１象合成処理回路、７・・・ディスプ
レイ装置、８・・・アドレス記憶メモリ、９・・・デー
タ記憶メモリ
Claims (1)
- １、画像情報を記憶する表示用メモリと、該表示用メモ
リの記憶内容をテレビジョンの走査周期に同期して読出
す表示読出し回路と、該表示用メモリに画像情報の書込
みを行なう中央演算処理回路と、上記表示読出し回路か
らの表示アドレス信号と上記中央演算処理回路からのア
ドレスとを表示期間と非表示期間とで切換えて上記表示
用メモリに供給するアドレス切換回路とを有する画像表
示回路において、上記中央演算処理回路からの一像情報
データと表示用メモリに記憶すべく表示メモリアドレス
とをそれぞれ記憶するメモリと、該メモリに記憶された
画像情報データと表示メモリアドレスとを表示メモリが
表示読出し回路からの表示アドレス信号によって読出さ
れない非表示期間に転送する表示メモリ書込み制御手段
を設けたことを特徴とする画像表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27303184A JPS61151588A (ja) | 1984-12-26 | 1984-12-26 | 画像表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27303184A JPS61151588A (ja) | 1984-12-26 | 1984-12-26 | 画像表示回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61151588A true JPS61151588A (ja) | 1986-07-10 |
Family
ID=17522202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27303184A Pending JPS61151588A (ja) | 1984-12-26 | 1984-12-26 | 画像表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61151588A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348369A (ja) * | 1990-07-11 | 1991-03-01 | Casio Comput Co Ltd | ビデオメモリ装置 |
-
1984
- 1984-12-26 JP JP27303184A patent/JPS61151588A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348369A (ja) * | 1990-07-11 | 1991-03-01 | Casio Comput Co Ltd | ビデオメモリ装置 |
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