SU1689964A1

SU1689964A1 - Устройство сопр жени видеоконтроллера и процессора через общую пам ть

Info

Publication number: SU1689964A1
Application number: SU894757085A
Authority: SU
Inventors: Илларион Михайлович Вайсман; Олег Александрович Докунин; Михаил Ефимович Кац; Юрий Иванович Кистра; Владимир Иванович Козлов; Игорь Александрович Тютюнник
Original assignee: Научно-Исследовательский Институт Видеотерминальной Техники
Priority date: 1989-10-16
Filing date: 1989-10-16
Publication date: 1991-11-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл сопр жени видеоконтроллера и процессора через общую пам ть в системах обработки данных, управл емых микропроцессором , в частности в видеотерминалах, диспле х, персональных ЭВМ. Цель изобретени - расширение области применени за счет использовани с быстродействующими микропроцессором и видеоконтроллером. Введение регистра процессора с трем состо ни ми на выходе и трех элементов ИЛИ позвол ет достигнуть повышени быстродействи процессора за счет повышени тактовой частоты, а также повышени быстродействи видеоконтроллера за счет увеличени количества информации, считываемой в одном цикле. Повышение быстродействи достигаетс без существенного повышени требований к быстродействию пам ти. 2 ил. Ё

Description

Изобретение относитс к вычислительной технике и может быть использовано дл сопр жени видеоконтроллера и процессора через общую пам ть в системах обработки данных, в частности в видеотерминалах, диспле х, персональных ЭВМ.

Цель изобретени - расширение области применени за счет использовани с быстродействующими процессором и видеоконтроллером .

На фиг. 1 приведена функциональна схема устройства; на фиг. 2 представлены временные диаграммы работы устройства.

Устройство содержит блок 1 оперативной пам ти, мультиплексор 2 адреса, регистр 3 видеоконтроллера, блок 4 синхронизации, регистр 5 процессора (с трем состо ни ми на выходе), элементы

ИЛИ 6-8 Устройство подключают к видеоконтроллеру 9. Процессор (например, КР1810ВМ86) подключают к устройству через вход-выход 10 данных, вход 11 выбора блока оперативной пам ти, вход 12 чтени данных, вход 13 записи данных, вход 14 адреса, выход 15 тактового сигнала и выход 16 готовности. Видеоконтроллер 9 подключают к устройству через выходы 17 и 18 данных, вход 19 адреса и выход 20 синхронизации записи и сдвига информации. У блока 4 обозначены выходы 21-25.

В простейшем случае видеоконтроллер может быть реализован из совокупности счетчиков адреса, с выходов которых формируютс также сигналы синхронизации строк и кадров изображени , и двух сдвиговых регистров, подключенных к цифроанаО 00 О

ю о

N

логовому преобразователю, на выходе которого формируетс видеосигнал.

Устройство работает следующим образом . Блок А синхронизации на выходах 20 формирует (фиг. 2) сигнал с частотой растровых точек СО и сигнал загрузки видеоконтроллера С1, поступающие на вход видеоконтроллера 9. По сигналу С1 видеоконтроллер 9 формирует адрес следующей отображающей чейки и выдает его на мультиплексор 2 адреса. Мультиплексор 2 подает на блок 1 оперативной пам ти либо адрес процессора, либо адрес видеоконтроллера 9. При этом к адресу видеоконтроллера 9 прибавл етс в качестве старшего адресного разр да сигнал с выхода 21 блока 4 синхронизации . Переключение источника адреса (процессор или видеоконтроллер 9) происходит по сигналу с выхода 22 блока 4 синхронизации. Блок 4 синхронизации обеспечивает формирование сигналов управлени на выходах 23, 24 дл блока 1 оперативной пам ти (RAS - строб адреса строк, CAS - строб адреса столбцов), а также тактового сигнала на выходе 15, поступающего на процессор.

Частота тактового сигнала на выходе 15 в четыре раза больше частоты сигнала загрузки С1 видеоконтроллера 9. Таким образом , цикл обращени к пам ти видеоконтроллера 9 равен машинному циклу процессора (четыре такта). Блок 4 синхронизации формулирует также сигнал подсинхрон- низации на выходе 25, поступающий на первый вход элемента ИЛИ 7. На второй вход этого элемента поступает сигнал выбора блока 1 оперативной пам ти от процессора . Сигнал с элемента ИЛИ 7 поступает на вход управлени готовностью процессора. При наличии сигнала ВЫБОР низкого уровн готовность на выходе элемента ИЛИ 7 отсутствует до тех поо, пока сигнал под- синхронизации на его втором входе имеет низкий уровень. В интервале, предназначенном дл обращени процессора к блоку

Iоперативной пам ти, сигнал подсинхро- низации переходит в 1, по вл етс готовность , и процессор переходит к следующему машинному циклу. При выполнении записи в блок 1 оперативной пам ти процессор выставл ет сигналы ВЫБОР и ЗАПИСЬ низкого уровн , поступающие через входы

IIи 13 на второй и третий входы элемента ИЛИ 6. На первый вход этого элемента поступает сигнал с выхода 22, имеющий низкий уровень в интервале обращени процессора. Таким образом, на выходе элемента ИЛИ б формируетс сигнал записи, поступающий на соответствующий вход блока 1 оперативной пам ти. В блок 1 oneративной пам ти записываетс информаци , поступающа по шине данных через вход-выход 10 от процессора. При этом на адресные входы блока 1 оперативной пам ти поступает через мультиплексор 2 адрес с адресной шины процессора. При считывании информации из блока 1 оперативной пам ти процессор выставл ет сигналы ВЫБОР и ЧТЕНИЕ низкого уровн , поступа0 ющие на входы элемента ИЛИ 8. Сигнал низкого уровн на выходе этого элемента выводит регистр 5 процессора из третьего состо ни , и его выходы подключаютс в шине данных процессора через вход-выход

5 10. По фронту сигнала на выходе 22, соответствующему окончанию интервала, предназначенного дл обращени процессора к блоку 1 оперативной пам ти, информаци с выходов блока 1 оперативной пам ти запи0 сываетс в регистр 5 процессора и поступает через него на шину данных процессора. Эта информаци сохран етс в регистре 5 микропроцессора и присутствует на шине данных до тех пор, пока процессор не сни5 мет сигналы ЧТЕНИЕ или ВЫБОР на входах 12 и 11. Если процессор находитс в состо нии ожидани , нто используетс , в частности , при отладке программ в пошаговом режиме, информаци на выходе регистра 5

0 процессора также остаетс неизменной, т.к. по каждому следующему фронту сигнала с выхода 22 информаци в регистре 5 дублируетс .

Первый и второй интервалы доступа ви5 деоконтроллера 9 в блок 1 оперативной пам ти отличаютс тем, что чигнал RAS на выходе 23 формируетс только в первом интервале . Во втором интервале используетс страничный режим считывани , когда пере0 ключаетс только сигнал CAS на выходе 24. Этот режим позвол ет снизить требовани к быстродействию пам ти. В первом и втором интервалах видеоконтроллера 9 сигнал с выхода 21, используемый в качестве стар5 шего адресного разр да, имеет различные значени . Таким образом, в первом и втором интервалах считываютс различные чейки пам ти. Информаци , считываема в , первом интервале видеоконтроллера 9 по

0 фронту сигнала CAS с выхода 24, записываетс в регистр 3 видеоконтроллера. Информаци , считываема во втором интервале, поступает непосредственно на видеоконтроллер 9. Таким образом, к моменту форми5 ровани блоком 4 синхронизации сигнала С1 (с выхода 20) загрузки видеоконтроллера 9 на его входах 16 и 17 присутствует информаци , считанна из двух чеек пам ти.

Таким образом, устройство можно использовать с быстродействующим процессором за счет повышени тактовой частоты и быстродействующим видеоконтроллером за счет увеличени количества информации, считываемой в одном цикле, без существенного повышени требований к быстродейст- вию пам ти.

Claims

Формула изобретени Устройство сопр жени видеоконтроллера и процессора через общую пам ть, содержащее блок оперативной пам ти, мультиплексор адреса, блок синхронизации и регистр видеоконтроллера, выход которого вл етс первым выходом данных дл видеоконтроллера устройства, входы адреса от видеоконтроллера и процессора кото- рого соединены с первым и вторым информационными входами мультиплексора адреса, выход которого соединен с адресным входом блока оперативной пам ти, выход которого соединен с информацион- ным входом регистра видеоконтроллера, первый и второй выходы блока синхронизации соединены с соответствующими управл ющими входами блока оперативной пам ти, третий выход блока синхронизации вл етс выходом синхронизации записи и сдвига дл видеоконтроллера устройства, отличающеес тем, что, с целью расширени области применени за счет использовани с быстродействующими процессором и видеоконтроллером, в него введены регистр процессора и три элемента ИЛИ, тактовый вход регистра видеоконтроллера соединен с вторым выходом блока синхронизации, информационный вход блока оперативной пам ти и выход регистра процессора образуют вход-выход данных дл процессора устройства, выход блока оперативной пам ти соединен с информационным входом регистра процессора и вл етс вторым выходом данных дл видеоконтроллера устройства, четвертый выход блока синхронизации соединен с тактовым входом регистра процессора, управл ющим входом мультиплексора адреса и первым входом первого элемента И ПИ. выход которого соедугнэн с входом записи блока оперативной пам ти, первые входы второго и третьего эламен гов ИЛИ соединены сн тым выходом блока синхронизации и входом чтени данных от процессора устройства соответственно, вторые входы с первого по третий элементов ИЛИ соединены с входом выбора блока оперативной пам ти от процессора устройства, третий вход первого элемента ИЛИ, второго элемента ИЛИ и шестой выход блока синхронизации вл ютс входом записи данных, выходом готовности и выходом тактового сигнала дл процессора устройства, выход третьего элемента ИЛИ соединен с входом управлени третьим состо нием регистра процессора, седьмой выход блока синхронизации соединен с входом соответствующего разр да первого информационного входа мультиплексора адреса.

CQ.C1

«sj «si

«