SU1285539A1 - Запоминающее устройство - Google Patents

Запоминающее устройство Download PDF

Info

Publication number
SU1285539A1
SU1285539A1 SU853876852A SU3876852A SU1285539A1 SU 1285539 A1 SU1285539 A1 SU 1285539A1 SU 853876852 A SU853876852 A SU 853876852A SU 3876852 A SU3876852 A SU 3876852A SU 1285539 A1 SU1285539 A1 SU 1285539A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
switches
address
outputs
memory blocks
Prior art date
Application number
SU853876852A
Other languages
English (en)
Inventor
Владимир Павлович Невский
Валерий Иванович Агибалов
Original Assignee
Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Пушкинское высшее училище радиоэлектроники противовоздушной обороны filed Critical Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority to SU853876852A priority Critical patent/SU1285539A1/ru
Application granted granted Critical
Publication of SU1285539A1 publication Critical patent/SU1285539A1/ru

Links

Landscapes

  • Memory System (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  многопороговых запоминающих устройств. Целью изобретени   вл етс  увеличение полезной информационной емкости устройства. Устройство содержит блоки пам ти, адресные коммутаторы, сумматор, коммутаторы операндов, коммутаторы и регистры дескрипторов, первый   второй дешифраторы, триггер управлени  записью . Б каждом такте работы устройства обеспечиваетс  одновременное бесконфликтное обращение по трем адресам: первому и второму адресам чтени  и адресу записи. В каждом такте запись результатов предыдущей операции происходит лишь в один-из незан тых чтением блоков пам ти. 1 табл. 1 ил. (Л

Description

tsD
00
сл ел
со со
1 - 12 Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  многопороговых запоминающих устройств.
Цель изобретени  - увеличение по- лезной информационной емкости устрой- ства.
На чертеже приведена схема запоминающего устройства.
Устройство содержит адресные коммутаторы 1.1-1.4, блоки 2.1-2.4 пам ти , сумматор 3, первый 4 и второй 5 коммутаторы операндов, регистр 6 первого и регистр 7 второго дескрипторов , первый дешифратор 8, первый 9 и второй 10 коммутаторы дескрипторов , второй дешифратор 11, триггер 12 управлени  записью, адресные входы чтени  13 и 14 и записи 15 устройства. Регистр 6 служит дл  хранени  первого дескриптора (Д1), регистр 7 - дл  хранени  второго дескриптора (Д2). Триггер управлени  записью (ТУ) со счетным входом - в каждом такте записи значение сигнала на его выходе измен етс  на противоположное . Дескрипторы Д1 и Д2 имеют следующий смь1сл (дл  каждого адреса ЗУ дескрипторы указывают): О - информаци  находитс  в блоке 2.1; Д1 1 информаци  находитс  в блоке 2.2; Д2 О - информаци  находитс  в блоке 2.3; 1 - информаци  находитс  в блоке 2.4.
Дешифратор 11 формирует сигналы, управл ющие записью по правилу, пред ставленному в таблице.
5
5
0
5
5
5
0
5
392
Устройство работает следующим образом .
В каждом такте по входам 13-15 одновременно выдаютс  два адреса чтени  и адрес записи. По адресам чтени  производитс  выборка двух дескрипторов Д1 и Д2 на выходах коммутаторов 9 и 10, определ ющих размещение информации в запоминающих блоках. Эти дескрипторы воздействуют на управл ющие входы коммутаторов 1.1-1.4, где обеспечивают передачу адресов чтени  на соответствующие з-апоминаю- щие блоки, и на управл юпще входы коммутаторов 4 и 5, где обеспечивают наличие считанной по первому адресу информации на выходе коммутатора 4, а информации, считанной по второму адресу - на выходе коммутатора 5. Одновременно значение дескрипторов Д1, Д2 и сигнал с выхода-триггера управлени  записью поступают на вход дешифратора 11. Управл ющий сигнал с выхода дешифратора 11 поступает на управл ющие входы коммутаторов 1.1-1.4, где определ ет на какой из запоминающих блоков передаетс  адрес записи и на управл ющие входы запоминающих блоков, где определ ет на. какой блок должна быть прин та записываема  информаци . Очевидно, что структура устройства исключает конфликтные обращени  к блокам 2.1-2.4 пам ти. Результаты предьщущей операции записываютс  только в один из запоминающих блоков, не зан тых чтением .
Пример . Пусть первому адресу чтени  соответствует дескриптор Д1 10, второму Д2 1. Полагаем, что в данном такте сигнал на выходе триггера управлени  записью ТУ О, Дескрипторы указывают, что первый операнд находитс  в блоке 2.1, а второй - в блоке 2.4, На выходе дешифратора 11 формируетс  управл ющий сигнал, определ ющий, что запись должна быть произведена в запоминающий блок 2,2. Де скриптор Д1 обеспечивает прохождение первого адреса чтени  через коммутатор 1,1 на блок 2.1, а информации , считанной по данному адресу в блоке 2.1, через коммутатор 4 на первый вход сумматора. Дескриптор Д2 обеспечивает прохождение второго адреса чтени  через коммутатор 1.4 на блок 2,4, а информации, считанной по этому адресу в блоке 2.4, чеJ12
грез коммутатор 5 на второй вход сум- |матора. Одновременно с этим управл ющий сигнал с. выхода дешифратора 11 обеспечивает прохождение адреса записи через коммутатор 1.2 на блок 2,2 и прием результата предыдущей операции с выхода сумматора на запоминающий блок 2.2 дл  записи.
В следующем такте состо ние дескрипторов может остатьс  без измене- ни , но об зательно измен етс  значение сигнала на выходе триггера управлени  записью. В этом случае новые адреса чтени  принимаютс : первьй - в блок 2.1, второй - в блок 2.4. Oneранды , считанные по новым адресам, через коммутаторы 4 и 5 передаютс  на входы сумматора. Поскольку состо ние триггера управлени  изменилось:
ТУ 1, то адрес записи результата операции, выполненной в предыдущем такте, принимаетс  в запоминающий блок 2.3.
5
0
коммутаторов операндов, информационные входы которых соединены с выходами соответствующих блоков пам ти, а управл ющие входы подключены к одним управл ющим входам адресных коммутаторов и выходам коммутаторов первого и второго дескрипторов, входы первой группы которых соединены с выходами соответствующих регистров дескрипторов , входы второй группы коммутатора первого дескриптора соединены с информационными входами первой группы одних адресных коммутаторов и  вл ютс  одними адресными входами чтени  устройства, входы вторсй, группы коммутатора второго дескриптора подключены к информационным входам первой группы других адресных коммутаторов и  вл ютс  другими адресными входами чтени  устройства, информационные входы второй группы адресных коммутаторов  вл ютс  адресными входами записи устройства и соединены с
Таким образом в каждом такте обес-„ входами первого дешифратора, выходы
печиваетс  одновременное обращение по. трем адресам: первому и второму адресам чтени  и адресу записи. В каждом такте запись результатов пре- дьщущей операций происходит лишь в один из незан тых чтением запоминающих блоков.

Claims (1)

  1. Формула изобретени 
    I
    Запоминающее устройство, содержащее блоки пам ти, адресные входы которых подключены к выходам соответствующих адресных коммутаторов, информационные входы соединены с бы30
    35
    .40
    которого подключены к входам регистров дескрипторов, о тличающе- е с   тем, что, с целью увеличени  полезной информационной емкости устройства , в него введены триггер уп- рабйени  записью и второй дешифратор причем счетный вход триггера управлени  записью подключен к одному из адресных входов записи устройства, а выход соединен с первым входом второго дешифратора, второй и третий входы которого подключены к выходам коммутаторов первого и второго дес- крипторов, а выходы соединены с входами записи и другими управл ющими входами соответствукнцих блоков пам ти и адресных коммутаторов.
    ходами сумматора, входы которого под ключены к выходам первого и второго
    30
    35
    40
    которого подключены к входам регистров дескрипторов, о тличающе- е с   тем, что, с целью увеличени  полезной информационной емкости устройства , в него введены триггер уп- рабйени  записью и второй дешифратор, причем счетный вход триггера управлени  записью подключен к одному из адресных входов записи устройства, а выход соединен с первым входом второго дешифратора, второй и третий входы которого подключены к выходам коммутаторов первого и второго дес- крипторов, а выходы соединены с входами записи и другими управл ющими входами соответствукнцих блоков пам ти и адресных коммутаторов.
SU853876852A 1985-04-03 1985-04-03 Запоминающее устройство SU1285539A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853876852A SU1285539A1 (ru) 1985-04-03 1985-04-03 Запоминающее устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853876852A SU1285539A1 (ru) 1985-04-03 1985-04-03 Запоминающее устройство

Publications (1)

Publication Number Publication Date
SU1285539A1 true SU1285539A1 (ru) 1987-01-23

Family

ID=21170465

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853876852A SU1285539A1 (ru) 1985-04-03 1985-04-03 Запоминающее устройство

Country Status (1)

Country Link
SU (1) SU1285539A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Мультипроцессорные системы и параллельные вычислени . Под ред. Ф.Энслоу.-М.: Мир, 1976, с. 51, 96. Авторское свидетельство СССР № 947866, кл. G 06 F 13/06, 1982. *

Similar Documents

Publication Publication Date Title
SU1285539A1 (ru) Запоминающее устройство
SU613402A1 (ru) Запоминающее устройство
SU947866A1 (ru) Устройство управлени пам тью
SU1529287A1 (ru) Запоминающее устройство
SU1695381A1 (ru) Запоминающее устройство
SU1363309A1 (ru) Буферное запоминающее устройство
SU1383445A1 (ru) Устройство дл задержки цифровой информации
SU1339653A1 (ru) Запоминающее устройство
SU1123055A1 (ru) Адресный блок дл запоминающего устройства
SU970368A1 (ru) Устройство управлени
SU1287149A1 (ru) Устройство дл делени чисел
SU1317431A1 (ru) Устройство дл делени
SU1394239A1 (ru) Логическое запоминающее устройство
SU1249584A1 (ru) Буферное запоминающее устройство
SU686027A1 (ru) Устройство дл определени экстремальных чисел
SU1310900A1 (ru) Ассоциативное запоминающее устройство
SU1594562A1 (ru) Процессор быстрого преобразовани Хартли-Фурье вещественных последовательностей
SU1619282A1 (ru) Запоминающее устройство
SU1485255A1 (ru) Устройство для адресации буферной памяти
SU1026163A1 (ru) Устройство дл управлени записью и считыванием информации
SU783783A1 (ru) Устройство дл ввода информации
SU618744A1 (ru) Устройство дл первичной обработки информации
SU1471223A1 (ru) Цифровое устройство задержки
SU968804A1 (ru) Устройство дл определени экстремальных чисел
SU809182A1 (ru) Устройство управлени пам тью