Изобретение относитс к вычислительной технике и может быть использовано при разработке процессоров широкого и специального назначени , Известны устройства управлени ,имеющие регистровую пам ть дл оперативного доступа к данным, обладакицие ограниченным быстродействием, обуслов ленным необходимостью передачи резуль тата обратно в регистровую пам ть через промежуточный буферный регистрfl Наиболее близким потехнической сущности к предлагаемому вл етс устройство, содержащее сумматор, блок вдода, выход которого соединён с первым входом центрального коммутатора, первый выход которого соединен с входом блока вывода, и деигафратор управл н щих сигналов, соединенный по выхо у с входом блока переключени ре Астров, первый выход которого соединен с управл ющим входом первого ре гистра, а второй выход подключен к управл ющему входу второго регастра С2. . Однако.необходимость предварительного запоминани результата в буфер-ном регистре перед его загрузкой в один из регистров, уменьшает быстродействие устройства. Цепь изобретени - повыиение быстродействи . Поставленна цель достигаетс тем, что в устройство управлени , содержащее блок переключени регистров, первый и второй входы которого через дешифратор соединены с входом устройства, первый и второй выходы блока переключени регистров соединены с управл ющими вхюдами соответственно первого и второго основных регистров , выход входного регистра соединен с первым входом центрального коммутатора, первый выход которого соединен с входом выходного регистра, второй вход центрального коммутатора подключен к выходу сумматора, дополнительно введены два регистра и два коммутатора, причем выход первого дополнительного регистра подключен к первому информационному входу первого дополнительного коммутатора, выход которого соединен с первым входом сумматора, а выход второго дополнительного регистра соединен с первым информационным входом второго дополнительного коммутатора, выход которого подключен к второму входу сумматора, второй выход центр ального коммутатора подключен к информационным входам первых и вторых дополнительных и основных регистров , выходы первого и второго основных регистров соединены с вторыми информационными входами соответственно первого и второго дополнительных коммутаторов, управл ющие входы которых соединены с третьим и четвертым выходами блока переключени регистров, п тый выход которого соединен с управл ющим входом первого дополнительного регистра, а шестой выход блока переключени регистров подключен к управл ющему вхо ду второго дополнительного регистра Кроме того, блок переключени ре1ГИСТРОВ содержит два счетных тригге|ра , элемент НЕ и шесть элементов И, причем первый вход первого элемента И соединен с первьлм входам второго элемента И и с первым входом блока, второй вход первого элемента И соединен с вторым входом блока и через элемент НЕ с вторым входом второго элемента И, выход которого соединен с входом первого счетного триггера и с первыми входами третьего и четвертого элементов И, вторые входы которых соединены с соответствующими выходами первого счетного тpиггepa выходы третьего и четвертого элементов и соединены соответственно с вторым и шестым выходами блока, второй вход четвертого элемента И соеди нен с четвертымвыходом блока, выход первого элемента И соединен с входом второго счетного триггера и с первым входами п того и шестого элементов И вторые входы которых соединены с соо ветствуюощми выходами второго счетно триггера, второй вход шестого элеме та И соединен с третьим выходом бло выходы п того и шестого элементов И соединены соответственно с первым и п тым выходами блока. На чертеже показана структурна электрическа схема устройства. Устройство управлени содержит . блок 1 переключени регистров, цент ральный коммутатор 2, соединенный с входным регистром 3 и выходным реги стром 4, два основных регистра 5 и два дополнительных регистра 7 и 8 два дополнительных коммутатора 9 и 10, дешифратор 11 и сумматор 12. Блок 1 переключени регистров со держит два счетных триггера 13 и 14 шесть элементов И 15-20 и элемент Hjcai. . Устройство работает следующим образом. Через управл ющий вход устройств в дешифратор 11 вводитс код операции , реализуемой вычислительным уст ройством. Дешифратор 11 на своем вы ходе формирует управл ющие сигналы дл всего устройства, которые посту пают на входы блока 1. На первом выходе дешифратора 11 формируетс тактирующий сигнал, задающий врем выполнени микрокоманды в устройстве. На втором выходе дешифратора 11 формируетс сигнал записи результата. Этот сигнал выбирает регистр, в который должен быть помещен результат. В течение времени t с помощью счетных триггеров 13 и 14 в каждой из пар регистров 5, 7 и б, 8 выбираетс ведущий и ведомый регистры. Так, если счетные триггеры 13 и 14 наход тс в состо нии О , из регистра 5 и регистра б считываетс информаци , по которой в сумматоре 12 формируетс необходима функци . Если счетные триггеры 13 и 14 нахо д тс в состо нии 1, то информаци считываетс из регистров 7 и 8.Считываема из сумматора 12 информаци через центральный коммутатор 2 записываетс в один из регистров. Ведущие регистры через соответствующие коммутаторы 9 и 10 подключаютс к одному из входов сумматора 12. Результат с выхода сумматора 12 через центральный коммутатор 2 записываетс , в один из ведомых регистров . После выполнени операции в сумматоре 12 и записи его в один из ведомых регистров, позаднему фронту так;тирующего сигнала происходит переход в другое состо ние того триггера, по предыдущему состо нию которого, была осуществлена запись результата. В итоге, в управл емой этим триггером паре регистров при выполнении следующей операции ведущего и ведомого регистров мен ютс : ведущий регистр становитс ведомым, а ведомый - ведущим, т.е. теперь операнд ;будет считыватьс из регистра, в котором на предыдущей операции был занесен результат. Иначе говор , в каждый момент времени в устройстве определ ютс плавающие рабочий и буферный регистры. Это позвол ет осуществить так называемое однократное выполнение операций , при котором отсутствует необходимость выделени времени на запись результата в буферный регистр, что повышает быстродействие устройства . Формула изобретени 1. Устройство управлени , содержащее блок переключени регистров, первый и второй входы которого через дешифратор соединены с входом устройства , первый и второй выходы блока переключени регистров соединены с управл ющими входами соответственно первого и второго основных регистров , выход входного регистра соединен с первым входом центрального коммутатора/ первый выход которого соединен с входом выходного регистра, второй вход центрального коммутатора подключен к выходу сумматора, отличающеес тем, что, с целью повышени быстродействи , в него дополнительно введены два регистра и два коммутатора, причем выход первого дополнительного регистра подключен к первому информацион ному входу дополнительного кокмутатора , выход которого соединен с первым входом сумматора, а выход второго дополнительного регистра соединен с первым информационным входом второго дополнительного коммутатора,выход которого подключен к второму вхо ду сумматора, второй выход центрального коммутатора подключен к информационным входам первых и вторых дополнительных и основных регистров, выходы первого и второго основных регистров, соединены с вторыми информационными входами соответственно первого и второго дополнительных ком мутаторов, управл ющие входы которых соединены с третьим и четвертым выхо дами блока переключени регистров, п тый выход которого соединен с упра л кицим входом первого дополнительного регистра, а шестой выход блока переключени регистров подключен к управл ющему входу второго дополнительного регистра. 2. Устройство по п.1, отличающеес тем, что блок переключени регистров содержит два счетных триггера, элемент НЕ и шесть элементов И, причем первый вход первого элемента И соединен с первым входом второго элемента И и с первым входом блока, второй вход первого элемента И соединен с вторым входом блока и через элемент НЕ с вторым входом второго элемента И, выход которого соединен с входом первого счетного триггера и с первыми входами третьего и четвертого элементов И, вторые входы которых соединены с соответствующими выходами первого счетного триггера, выходы третьего и четвертого элементов И соединены соответственно с вторым и шестым выходами блока , второй входчетвертого элемента И соединен с четвертым выходом блока,выход первого элемента И соединен с входом второго счетного триггера и с первыми входами п того и шестого элементов И,вторые входы которых соединены с соответствующими выходами второго счетного триггера,второй вход шестого элемента И соединен с третьим выходом блока, выходы п того и шестого элементов И соединены соответственно с первым и п тым выходами блока . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 302981, кл. G 06 F 15/00, 1969.