SU860138A1 - Регистр - Google Patents
Регистр Download PDFInfo
- Publication number
- SU860138A1 SU860138A1 SU792825916A SU2825916A SU860138A1 SU 860138 A1 SU860138 A1 SU 860138A1 SU 792825916 A SU792825916 A SU 792825916A SU 2825916 A SU2825916 A SU 2825916A SU 860138 A1 SU860138 A1 SU 860138A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- elements
- bus
- input
- logical
- inputs
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
(54) РЕГИСТР
t
ИзоЕ тение относитс к )й вычиспигепьной технике и мо вет витьс составной частью устройств ЭВМ.
Известен регистр, в котором дл выполнени оптации логнческсжо сложени и логическс о умножени требуютс отдельные двухвходовые погнческне элементы типа И в каждом разр де 1.
Однако это приводит к неэкономв иому использованию оборудовани .
Наиболее близким к предлагаемому по технической сущности вл етс регвстр, содержащий статические триггеры со схемами парафазной записи из двух элементов И и первого элемента НЕ, который по входу соединен с первым входом вого элемента И, а по выходу - с первым входом второго элемента И, выход первого элемента И соединен с единичным входом триггера, а выход второго элемента И соединен с нулевым входом триггера , причем, второй вход второго элемента И соединен с выходом первого элемента ИЛИ, первый вход которого соединен с
шиной установки регистра в ноль, а вторсА вход - с шиной команды записи. В известном регистре совмещено вьтолнение элементарных операций парафазной.записи и установки регистра в ноль на отих и тех же лсйгнческих элементах схемы управлени 22.
Недостатком известного регистра вл ютс его ограниченные функциональные возмонщости, например, he выполн ютс
to операции типа логического сложени в логического умножени .
Цель изобретени - расширение фувкцисмальных возможностей регистра за счег выполнени операций логического слшкеык
tS и умножени и его упрощение.
Claims (2)
- Поставленна цель достигаетс твм,что в регистр, содержащей перЬый элемент ИЛИ и чейка пам ти, кажда из которых выполнена на статическом триггере, пер20 вом и втором элементах И в первом эле« менте НЕ, вход которого соединен с ОДним из входов первого элемента И, а вы ход - с одним из входов второго эле38 мента И, выходы элементов И подключены к входам сгагического триггера, Другие вхо ды вгорьк элементов И чеек пам ги соединены с выходом первого эпеменга ИЛИ один из входов которого соединен с шино управлени записью, другой вход первого элемента ИЛИ подключен к шине установки О, и числовую шину, введены агорой элемент ИЛИ, элемент НЕ и шину управлени логическим сложением и умножением , а в каждую чейку пам ти введен третий элемент И, выход которого подклю чен ко входу первого элемента НЕ, один из входов третьего элемента И каждой чейки пам ти соединен с выходом второго элемента НЕ, другой вход третьего элемента И каждой Ячейки пам ти подсоединен к числовой Шине;вход второго элемента НЕ соединен с шиной установки О третий вход первого элемента ИЛИ соединен с шиной управлени логическим умножением , входы второго элемента ИЛИ подключены соответственно к шине управлени записью И шине управлени логическим сложением, а выходы второго элемента ИЛИ Подсоединены к другому входу первого элемента И каждой чейки пам ти. На чертеже изображена функциональна схема предлагаемого регистра. Регистр содержит чейки 1-4 пам ти (показаны только четыре чейки пам ти регистра), которые выполнены на статических триггерах 5-8, первых элементах И 9-12, вторых элементах И 13-16, третьих элементах И 17-20 и первых элементах НЕ 21-24, элементы ИЛИ 25 26, второй элемент НЕ 27, числовую шину 28, шину 29 установки О, шину ЙО управлени записью и шины управлени Логическим сложением и умножением 31 И 32. Как видно из чертежа, в регистре отсутствуют поразр дные логические элемен ты типа И-ИЛИ дл выполнени операций Логического сложени и логического умно жени . В тфедлагаемом регистре выпопнение этих операций совмещено с выполнени ем элементарных операций парафазной записи и установки в ноль, при этом тригге ры не имеют отдельного дополнительного входа установки в ноль. Регистр функцисдаирует следуюшим образом . Элементарна операци установки регистра в ноль осуществл етс подачей сигнала на шину 29, в результате чего элементы И 17-2О закрьшаютс и формируют на своем вькоде сигнал логиче- 8 ского нул , через элементы НЕ 21-24 записываетс в триггеры 5-8, так как команда установки в ноль через элемент ИЛИ 25 поступает на вторые входы элементов И 13-16. Операци парафазной записи инфс мации осуществл етс подачей команды записи на шику 30, котора через элементы ИЛИ 25 и 26 поступает на элементы И 9 и 13, При этом элемент НЕ 27 формирует разрешающий потенциал дл элементов И 17-20, поскольку на его вход по шине 29 установки О сигнал не поступает . При выполнении операции логического сложени необходимо предусмотреть поразр дную запись только единичной инфс)мации , а пqpaзp даyю нулевую информацию записывать не нужно. Например, предположим , что в регистре находитс числа Х, ООН, а по числовой шине 28 через элементы И 17-2О поступает число Xi2 HOI. После выполнени операции логического сложени ( V) должно получигьс в регистре число Xj-1111, т.е. ,VX,j 0011V1101 1111, В предлагаемом схемном решении запись нул в третий разр д не происходит, так как сигнал логического сложени по шине 32 через элемент ИЛИ 26 поступает только на элементы И 9-12 единичных входов триггеров 5-8. При выполнении операции логического умножени необходимо предусмотреть поразр дную запись только нулевой информации , а поразр дную единичную информацию записывать не нужно. Например, если , а , то после выполнени логического умножени ( Д) должно получитьс число Xj 0001, т.е. Хз Х Л Х ОО11Л11О1 ОО01. При формировании числа Xj первую, вторую и четвертую чейки пам ги (разр ды) у числа Х должны остатьс без изменени , а третий разр д необходимо переключить в состо ние, поскольку у Xj третий разр д равен нулю. Операци логического умножени выполн етс подачей сигнала на шину 31, котсфа через элемент ИЛИ 25 поступает на элементы И 13-16 нулевьк входов триггеров 5-8 и устанавливает их в Ноль, если в соответствующем разр де числа Хл имеетс ноль.. При вьтопнении операции лс гического сложени и умножени элемент НЕ 27 формирует разрешающий потенциал дл элементов И 17-2О. Расширение функциональньрс возможностей устройства осуществл етс дополнительным выполнением двух логических oneраций , а именно: логического сложени в логического умножени . В известных реги страх на выполнение одной операции типа логическс о сложени и умножени используетс один двухвходовой элемент И, объединенный по выходу элементом ИЛИ, т.е. на одну операцию требуетс 1,5 двухвходового элемента И, .а на две операцив требуетс 3 двухвходовых элемента типа И-ИЛИ. В предлагаемом регистре операции логического сложени к умножени реализованы на элементах И схемы парафазной записи, т.е. дл их реалваадвв в каждом разр де не требуютс дсюолнитель ные элементы, и экономи оборудовани равн етс 3-м элемв{там И на один разр д . Однако дл совмещенного выполн и четьфех операций: параллельной записи, установки в ноль, логическсмго сложени и логического умножени требуетс один дополнительный двухвходовый элемент И, поэтому обща экономи оборудовани равна двум двухвходовым элементам И на один разр д регистра. Формула изобретени Регистр, содержащий первый элемент ИЛИ и чейки пам ти, кажда из которых выполнена на статическом триггере, первом и втором элементах И и первом элементе НЕ, вход которого соединен с из входов первото элемента И, а выход - с одним из входов второго элемента И, выходы элементов И подключены ко входам статического триггера, другие вхо ды элементов И чеек пам ти соединены с выходми первого элемента ИЛИ, один из входов которого соединен с шиной управл 1и записью, другой вход первого элемента ИЛИ подключен к шине установка О, и числовую шину, отличающийс тем, что, с целью расширени функциональных возможностей регистра за счет выпо1шени оптации логического сложени и умножени и его утфощеви , в него введены второй элемент ИЛИ, второй элемент НЕ и шины управлени логическим сложением и умножением, а в каждую чейку пам ти введен третий элемент И, вьосод которого подключен ко входу первого элемента НЕ, один из входов третьего элемента И чейки пам ти соединен с выходом BTcfioro элемента НЕ, другой . вход третьего элемента И каждой чейки пам ти подсоединен к числовой шине, axbff элемента НЕ соединен с шиной установки О, третий вход первого элемента ИЛИ соединен с шин(А управлени логическим умножением, входы второго ИЛИ подключены соответств(Жно к шине управлени записью в шине управлени логическим сложением, а выход второго элемента ИЛИ подсоединен к другому входу элемента И каждой чейки пам ти. Источники информации, прин тые во внимание при экспертвзе 1.Папернов А. А. Лсгические ос ооы ЦВТ. М., Ck eTCKoe радио , 1972, с. 265.
- 2.Авторское свидетельство СССР DO за вке № 2176О32/18-24 кл.й 11 С 19/ОО, 1975 (прототва).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792825916A SU860138A1 (ru) | 1979-10-09 | 1979-10-09 | Регистр |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792825916A SU860138A1 (ru) | 1979-10-09 | 1979-10-09 | Регистр |
Publications (1)
Publication Number | Publication Date |
---|---|
SU860138A1 true SU860138A1 (ru) | 1981-08-30 |
Family
ID=20853316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792825916A SU860138A1 (ru) | 1979-10-09 | 1979-10-09 | Регистр |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU860138A1 (ru) |
-
1979
- 1979-10-09 SU SU792825916A patent/SU860138A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3106698A (en) | Parallel data processing apparatus | |
US3689895A (en) | Micro-program control system | |
US3163850A (en) | Record scatter variable | |
US5095523A (en) | Signal processor including programmable logic unit formed of individually controllable output bit producing sections | |
GB1026889A (en) | Computer control | |
KR920003858B1 (ko) | 논리연산회로 | |
GB1491520A (en) | Computer with i/o control | |
US3109162A (en) | Data boundary cross-over and/or advance data access system | |
US5125011A (en) | Apparatus for masking data bits | |
US4085450A (en) | Performance invarient execution unit for non-communicative instructions | |
GB1456849A (en) | Microinstruction controlled computer | |
JPS5926059B2 (ja) | 制御回路 | |
GB1003921A (en) | Computer cycling and control system | |
SU860138A1 (ru) | Регистр | |
KR20090059802A (ko) | 레지스터 업데이트 방법 및 이를 적용한 레지스터 및컴퓨터 시스템 | |
US3373407A (en) | Scratch pad computer system | |
Ross | The arithmetic element of the IBM type 701 computer | |
GB792707A (en) | Electronic digital computers | |
US3505648A (en) | Arithmetic and logic system using ac and dc signals | |
SU1083198A1 (ru) | Операционный модуль | |
US4755968A (en) | Buffer memory device controlled by a least recently used method | |
Meagher et al. | The ordvac | |
JPS6132758B2 (ru) | ||
US5018092A (en) | Stack-type arithmetic circuit | |
SU970368A1 (ru) | Устройство управлени |