KR20090059802A - 레지스터 업데이트 방법 및 이를 적용한 레지스터 및컴퓨터 시스템 - Google Patents

레지스터 업데이트 방법 및 이를 적용한 레지스터 및컴퓨터 시스템 Download PDF

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Abstract

본 발명은 레지스터에 정보를 저장하는 방법 및 장치에 관한 것으로서, 특히 레지스터에 저장된 정보를 부분적으로 업데이트하는 방법 및 장치에 관한 것이다.
본 발명의 일실시 예에 따른 레지스터 업데이트 방법은 레지스터 블록의 영역별 업데이트 허가 여부를 나타내는 제1정보와 상기 레지스터 블록에 업데이트하고자 하는 제2정보로 구성된 제3정보를 생성시키는 단계, 상기 제3정보를 업데이트하고자 하는 주소의 레지스터 블록으로 전송하는 단계 및 상기 전송된 제3정보에 포함된 제1정보에 따라서 상기 제2정보를 영역별로 선택하여 상기 레지스터 블록에 부분적으로 기입하는 단계를 포함함을 특징으로 한다.

Description

레지스터 업데이트 방법 및 이를 적용한 레지스터 및 컴퓨터 시스템{Method for updating register and register and computer system using the same}
본 발명은 레지스터에 정보를 저장하는 방법 및 장치에 관한 것으로서, 특히 레지스터에 저장된 정보를 부분적으로 업데이트하는 방법 및 장치에 관한 것이다.
레지스터는 각종 제어 장치에서 특정한 목적으로 정보를 일시적으로 저장하는 장치이다. 일반적으로, 레지스터에 저장되어 있는 정보를 업데이트하고자 하는 경우에는 레지스터 전체 필드를 읽어낸 후에 업데이트할 특정 부분을 마스킹 처리하여 갱신한 후에 갱신된 정보를 해당 레지스터에 저장하는 방식을 이용하였다.
이와 같은 레지스터 업데이트 방식은 레지스터 정보를 읽어내는 과정, 마스킹 처리하여 갱신하는 과정을 반드시 거쳐야 함으로 레지스터 갱신 시간이 길어지는 단점이 있다.
본 발명이 해결하고자 하는 과제는 레지스터 업데이트 시간을 단축시키기 위한 레지스터 업데이트 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 레지스터 업데이트 시간을 단축시키기 위한 방법이 적용되는 레지스터를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 레지스터 업데이트 시간을 단축시키기 위한 방법이 적용되는 컴퓨터 시스템을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일실시 예에 따른 레지스터 업데이트 방법은 레지스터 블록의 영역별 업데이트 허가 여부를 나타내는 제1정보와 상기 레지스터 블록에 업데이트하고자 하는 제2정보로 구성된 제3정보를 생성시키는 단계, 상기 제3정보를 업데이트하고자 하는 주소의 레지스터 블록으로 전송하는 단계 및 상기 전송된 제3정보에 포함된 제1정보에 따라서 상기 제2정보를 영역별로 선택하여 상기 레지스터 블록에 부분적으로 기입하는 단계를 포함함을 특징으로 한다.
상기 제3정보는 데이터 버스를 이용하여 업데이트하고자 하는 주소의 레지스터 블록으로 전송하는 것이 바람직하다.
상기 제1정보의 사이즈는 상기 레지스터 블록에서 나누어진 영역들의 총 개수에 상응하는 비트 수로 설정하는 것이 바람직하다.
상기 제1정보를 구성하는 각 비트들의 값들로 상기 레지스터 블록의 각 영역들에 대한 업데이트 허가 여부를 결정하는 것이 바람직하다.
상기 제2정보는 레지스터 블록에서 부분적으로 업데이트할 영역에 대응되는 값만을 실질적으로 업데이트하고자 하는 값으로 설정하고, 그 외 영역의 값은 임의 의 값으로 설정하는 것이 바람직하다.
상기 제1정보는 레지스터 블록의 비트별 업데이트 허가 여부를 나타내는 정보를 포함하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일실시 예에 따른 레지스터는 업데이트하고자 하는 제2정보와 함께 전송되는 레지스터 블록의 영역별 업데이트 허가 여부를 나타내는 제1정보에 따라서 영역별로 기입 제어신호를 생성시키는 기입 선택부 및 상기 영역별로 생성되는 기입 제어신호의 논리 값에 따라서 상기 레지스터 데이터를 영역별로 선택하여 부분적으로 기입하는 저장부를 포함함을 특징으로 한다.
상기 기입 선택부는 상기 제1정보에 포함된 각각의 영역에 대한 업데이트 허가 정보 값에 상응하는 기입 허가신호와 상기 레지스터 블록에 대한 기입 선택 신호를 논리 곱 연산한 값으로 각각의 영역별 기입 제어신호를 생성시키는 앤드 게이트를 포함한다.
상기 기입 선택신호는 기입 신호와 어드레스 신호를 논리 곱 연산하여 생성된 신호임을 특징으로 한다.
상기 저장부는 플립플롭으로 이루어지며, 상기 영역별 기입 제어신호는 상기 플립플롭의 클럭 단자에 연결하고, 상기 업데이트하고자 하는 레지스터 데이터는 상기 플립플롭의 입력 단자에 연결함을 특징으로 한다.
상기 또 다른 기술적 과제를 달성하기 위하여 본 발명의 일실시 예에 따른 컴퓨터 시스템은 레지스터 업데이트 요청에 상응하여 영역별 업데이트 허가 여부를 나타내는 제1정보와 업데이트하고자 하는 제2정보로 구성된 제3정보 및 업데이트 실행에 필요한 제어신호들을 생성시키는 중앙 처리 장치 및 상기 업데이트 실행에 필요한 제어신호들과 상기 제3정보에 포함된 제1정보에 응답하여 상기 제2정보를 영역별로 선택하여 부분적으로 기입하는 레지스터 블록을 포함함을 특징으로 한다.
상기 레지스터 블록은 상기 업데이트 실행에 필요한 제어신호들과 상기 제1정보에 응답하여, 기입 여부를 조절하는 기입 제어신호들을 영역별로 생성시키는 기입 선택부 및 상기 영역별로 생성되는 기입 제어신호의 논리 값에 따라서 상기 제2정보를 영역별로 선택하여 부분적으로 기입하는 저장부를 포함함을 특징으로 한다.
상기 기입 선택부는 상기 제1정보에 포함된 각각의 영역에 대한 업데이트 허가 정보 값에 상응하는 기입 허가신호와 상기 레지스터 블록에 대한 기입 선택 신호를 논리 곱 연산한 값으로 각각의 영역별 기입 제어신호를 출력하는 영역별로 배치된 앤드 게이트를 포함함을 특징으로 한다.
상기 중앙 처리 장치는 내부에 제1레지스터를 포함하고, 상기 레지스터 업데이트 요청에 상응하여 상기 제1정보와 제2정보 결합하여 상기 제1레지스터에 저장하고, 상기 제1레지스터에 저장된 제3정보 및 업데이트 실행에 필요한 제어신호들을 업데이트하고자 하는 주소의 레지스터 블록으로 전송함을 특징으로 한다.
본 발명에 의하면 레지스터 업데이트 시에 업데이트할 레지스터의 값들을 읽어내거나 마스킹 처리를 할 필요가 없으므로, 업데이트 시간을 단축할 수 있는 효 과가 발생된다. 즉 데이터 처리 속도를 높일 수 있는 효과가 발생된다. 또한 레지스터 블록의 값들을 부분적으로 업데이트할 수 있으므로 전력 소모를 줄일 수 있는 효과도 발생된다. 그리고, 레지스터 블록의 데이터들을 영역별로 안전하게 보호할 수 있는 효과가 발생된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
우선, 본 발명과 관련된 레지스터 업데이트 방식에 대하여 설명하기로 한다.
도 1에 도시된 바와 같이, 일반적인 컴퓨터 시스템은 중앙 처리 장치(110)와 페리퍼럴(peripheral) 레지스터(120)를 포함한다.
그러면, 페리퍼럴(peripheral) 레지스터(120)에 있는 레지스터 RX(120-1)에 저장되어 있는 값을 부분적으로 업데이트하는 방법에 대하여 설명하기로 한다.
레지스터 RX(120-1)는 사용 용도에 따라서 복수의 영역으로 나누어 사용할 수 있으며, 도 2에 도시된 바와 같이 일예로서 4개의 영역으로 나누어져 있다고 가정하자. 그리고, 4개의 각 영역에 필드 데이터 A, B, C, D가 저장되어 있으며, 만일 이 중에서 제2필드 데이터 B를 B'로 업데이트시키기 위해서는 다음과 같은 프로세스를 실행하여야 한다.
첫 번째로, 중앙 처리 장치(110)는 레지스터 RX(120-1)의 값을 읽어내어 중앙 처리 장치(110)의 내부에 존재하는 레지스터 R1(110-1)에 로딩하고, 또한 레지 스터 R2(110-2)에는 업데이트할 데이터를 로딩한다(S1). 이에 따라서, 도 3에 도시된 바와 같이 단계 S1에서 레지스터 R1(110-1)에는 필드 데이터 A, B, C, D가 저장되며, 레지스터 R2(110-2)에는 필드 데이터 A', B', C', D'가 저장된다. 레지스터 R2(110-2)의 제1,3,4필드에 저장되어 있는 필드 데이터는 A', C', D'는 이전에 저장되어 있는 값을 그대로 사용하고, 제2필드에 저장되어 있는 데이터는 업데이트할 필드 데이터 B'로 설정한다.
두 번째로, 레지스터 R1(110-1)의 필드 데이터 중에서 업데이트할 영역의 필드 데이터 B를 '0'으로 마스킹 처리한다(S2).
세 번째로, 레지스터 R2(110-2)의 필드 데이터 중에서 업데이트할 영역 이외의 모든 필드 데이터 A', C', D'를 '0'으로 마스킹 처리한다(S3).
네 번째로, 레지스터 R1(110-1)의 필드 데이터들과 레지스터 R2(110-2)의 필드 데이터들을 논리 합 연산하여 레지스터 R1(110-1)에 저장한다(S4). 그러면, 레지스터 R1(110-1)에는 도 3에 도시된 바와 같이 필드 데이터 A, B', C, D가 저장된다.
이와 같이 처리된 레지스터 R1(110-1)의 값을 레지스터 RX(120-1)에 저장하면, 최종적으로 레지스터 RX(120-1)는 필드 데이터 A, B', C, D로 업데이트된다.
본 발명에서는 위와 같은 업데이트 방식에서 페리퍼럴 레지스터의 값들을 읽어내어 마스킹 처리하는 프로세스를 생략하기 위하여 다음과 같은 새로운 업데이트 방안을 제시하고자 한다.
본 발명에서 제안하는 레지스터 업데이트 방식은 레지스터 업데이트 요구에 따라서 중앙 처리 장치에서 레지스터 블록의 영역별 업데이트 허가 여부를 나타내는 제1정보(UI; Update Information)와 레지스터 블록에 업데이트하고자 하는 제2정보(R_DATA)로 구성된 제3정보(UD_DATA)를 생성시켜 업데이트하고자 하는 레지스터 블록으로 전송함으로써, 레지스터 블록에서 영역별로 부분적인 업데이트 처리를 실행하는 것을 특징으로 한다.
위에 언급된 레지스터 블록은 1비트의 데이터를 저장하는 단위 레지스터들의 어레이(array)를 의미하며, 예를 들어 16비트의 레지스터 블록은 16개의 단위 레지스터로 구성된다. 그리고, 레지스터 블록은 복수의 영역으로 나눌 수 있으며, 일 예로서, 16비트의 레지스터 블록을 4비트씩 할당된 4개의 영역으로 나눌 수 있다.
그러면, 본 발명에서 제안하는 레지스터 업데이트 방식을 도 4에 도시된 컴퓨터 시스템 구성을 참조하여 상세히 설명하기로 한다.
도 4를 참조하면, 본 발명에 따른 컴퓨터 시스템은 중앙 처리 장치(CPU; 410), 레지스터 블록(R_EX; 420) 및 데이터 버스(430)를 구비한다.
중앙 처리 장치(410)에는 연산 처리 및 데이터 처리를 위한 레지스터들이 내장되어 있으며, 세부적으로 레지스터 업데이트를 위하여 사용되는 레지스터 R_INT(410-1)가 내장되어 있다.
중앙 처리 장치(410)는 컴퓨터 시스템 전체의 명령어 수행, 기입, 독출 등의 모든 동작을 제어하며, 특히 본 발명에 따른 레지스터 업데이트 처리를 위한 제어를 실행한다.
중앙 처리 장치(410)는 레지스터 업데이트 요구에 따라서 레지스터 블록의 영역별 업데이트 허가 여부를 나타내는 제1정보(UI)와 레지스터 블록(420)에 업데이트하고자 하는 제2정보(R_DATA)로 구성된 제3정보(UD_DATA)를 생성시켜 레지스터 R_INT(410-1)에 저장한다.
위에서 언급한 제3정보(UD_DATA)의 구조의 일 예를 도 5에 도시하였다.
도 5를 참조하면, 제3정보(UD_DATA)는 제1정보(UI)와 N(N은 2 이상의 정수)개의 영역으로 구분된 레지스터 블록(420)에 업데이트하고자 하는 제2정보(R_DATA)인 필드 데이터 R_F1, R_F2, ..., R_FN 를 결합한 구조를 갖는다.
여기에서, 제1정보(U1)의 사이즈는 업데이트할 레지스터 블록(420)에서 나누어진 영역들의 총 개수에 상응하는 비트 수로 설정된다. 제1정보(UI)를 구성하는 각 비트들의 논리 값으로 업데이트할 레지스터 블록(420)의 각 영역에 대한 업데이트 허가 여부를 결정한다.
그리고, 제2정보(R_DATA)는 레지스터 블록(420)에서 부분적으로 업데이트할 영역에 대응되는 값만을 실질적으로 업데이트하고자 하는 값으로 설정하고, 그 외 영역의 값들은 임의의 값으로 설정한다.
예를 들어 도 11(A)에 도시된 바와 같이, 업데이트할 레지스터 블록(420)이 4개의 영역으로 나누어지고, 각 영역에 저장되어 있는 필드 데이터가 각각 A,B,C,D라고 가정하자. 만일 이와 같은 구조의 레지스터 블록(420)에서 제2영역의 필드 데이터 B를 B'로 부분적으로 업데이트 하고자 하는 경우에, 중앙 처리 장치(410)는 도 11(B)와 같은 제3정보(UD_DATA)를 생성시켜 레지스터 R_INT(410-1)에 저장한다.
도 11(B)를 참조하면, 제1정보(UI)는 '0100'값으로 설정되어 있다. 여기에 서, 논리 값 '1'이 업데이트 허가를 나타내고, 논리 값'0'이 업데이트 불허를 나타내는 것으로 제1정보(UI)를 설계하였다면, 제2영역의 필드 데이터만이 업데이트 허가되고, 나머지 영역의 필드 데이터들은 업데이트 허가되지 않는다는 것을 나타낸다. 그리고, 제2정보(R_DATA)는 레지스터 블록(420)에서 부분적으로 업데이트할 영역에 대응되는 제2영역의 필드 데이터를 업데이트하고자 하는 B'로 설정하고, 그 외 영역의 필드 데이터들은 임의의 값으로 설정한다. 따라서, 제2정보(R_DATA)를 구성하는 제1,3,4영역의 필드 데이터 A',C',D'는 업데이트할 데이터가 아닌 임의의 값을 갖는 필드 데이터 값들이다.
중앙 처리 장치(410)는 레지스터 R_INT(410)에 제3정보(UD_DATA)를 저장시키고 나서, 레지스터 R_INT(410)에 저장된 제3정보(UD_DATA)를 데이터 버스(430)를 통하여 레지스터 블록(420)으로 전달한다. 또한, 중앙 처리 장치(410)는 업데이트 실행에 필요한 제어신호들을 생성시킨다. 업데이트 실행에 필요한 제어신호들은 기입 신호와 어드레스 신호를 포함한다.
레지스터 블록(420)은 영역별 레지스터 세트(420-1)들과 내부적으로 구비되는 제1,2신호 연결선(420-2, 420-3)을 구비한다. 제1신호 연결선(420-2)은 제3정보(UD_DATA)에 포함된 제1정보(UI)를 전송하는 데이터 버스가 될 수 있고, 제2신호 연결선(420-3)은 제3정보(UD_DATA)에 포함된 제2정보(R_DATA)를 전송하는 데이터 버스가 될 수 있다. 제1신호 연결선(420-2)은 레지스터 블록(420)을 구성하는 각 영역의 레지스터 세트(420-1)들의 라이트 인에이블 단자(W_EN)에 연결되고, 제2신호 연결선(420-3)은 각 영역의 레지스터 세트(420-1)들의 데이터 입력 단 자(DATA_IN)에 연결된다.
라이트 인에이블 단자(W_EN)에 활성화 논리 값이 인가되는 레지스터 세트(420-1)들은 데이터 기입이 가능하고, 라이트 인에이블 단자(W_EN)에 활성화 논리 값이 인가되지 않는 레지스터 세트(420-1)들은 데이터 기입이 불가능하게 된다. 따라서, 레지스터 세트(420-1)들의 라이트 인에이블 단자(W_EN)로 입력되는 제1정보(UI)의 논리 값에 따라서 레지스터 블록(420)에 포함된 영역별 레지스터 세트(420-1)들의 데이터 기입 여부가 결정된다.
일 예로서, 레지스터 블록(420)은 시스템 기능 레지스터로 사용되어질 수 있다. 그리고, 레지스터 블록(420)의 복수의 영역에 저장된 값으로 복수의 클럭 신호의 주파수를 독립적으로 결정하는 경우에, 부분적으로 업데이트할 필요가 있게 된다.
레지스터 블록(420)의 세부적인 구성을 도 6에 도시하였다.
도 6을 참조하면, 레지스터 블록(420)이 N개의 영역의 레지스터 세트들로 분류되어 있는 예를 보여준다. 이 경우에, 레지스터 블록(420)은 제1영역의 필드 데이터(DATA_F1)를 저장하는 제1레지스터 세트(610-1), 제2영역의 필드 데이터(DATA_F2)를 저장하는 제2레지스터 세트(610-2), 제3영역의 필드 데이터(DATA_F3)를 저장하는 제3레지스터 세트(610-3), ..., 제N영역의 필드 데이터(DATA_FN)를 저장하는 제N레지스터 세트(610-N)를 구비한다.
제1레지스터 세트(610-1)의 라이트 인에이블 단자(W_EN)에는 제1정보(UI)에 포함된 정보들 중에서 제1영역에 대한 업데이트 여부를 결정하는 정보(UI_F1)가 입 력되고, 데이터 입력 단자(DATA_IN)에는 제2정보(R_DATA)에 포함된 제1영역의 필드 데이터(R_F1)가 입력되고, 데이터 출력 단자(DATA_OUT)로는 제1영역에 저장된 필드 데이터(DATA_F1)가 출력된다.
제2레지스터 세트(610-2)의 라이트 인에이블 단자(W_EN)에는 제1정보(UI)에 포함된 정보들 중에서 제2영역에 대한 업데이트 여부를 결정하는 정보(UI_F2)가 입력되고, 데이터 입력 단자(DATA_IN)에는 제2정보(R_DATA)에 포함된 제2영역의 필드 데이터(R_F2)가 입력되고, 데이터 출력 단자(DATA_OUT)로는 제2영역에 저장된 필드 데이터(DATA_F2)가 출력된다.
제3레지스터 세트(610-3)의 라이트 인에이블 단자(W_EN)에는 제1정보(UI)에 포함된 정보들 중에서 제3영역에 대한 업데이트 여부를 결정하는 정보(UI_F3)가 입력되고, 데이터 입력 단자(DATA_IN)에는 제2정보(R_DATA)에 포함된 제3영역의 필드 데이터(R_F3)가 입력되고, 데이터 출력 단자(DATA_OUT)로는 제3영역에 저장된 필드 데이터(DATA_F3)가 출력된다.
그리고, 제N레지스터 세트(610-N)의 라이트 인에이블 단자(W_EN)에는 제1정보(UI)에 포함된 정보들 중에서 제N영역에 대한 업데이트 여부를 결정하는 정보(UI_FN)가 입력되고, 데이터 입력 단자(DATA_IN)에는 제2정보(R_DATA)에 포함된 제N영역의 필드 데이터(R_F1)가 입력되고, 데이터 출력 단자(DATA_OUT)로는 제N영역에 저장된 필드 데이터(DATA_FN)가 출력된다.
예를 들어, N=4이고, 제3정보(UD_DATA)가 도 11(B)와 같다고 가정하면, 도 6에서 UI_F1, UI_F3, UI_F4는 각각 '0'의 논리 값을 갖게 되고, UI_F2는 '1'의 논리 값을 갖게 되고, 필드 데이터 R_F1, R_F2, R_F3, R_F4는 각각 A',B',C',D'가 된다. 이에 따라서, 라이트 인에이블 단자(W_EN)로 활성화 논리 값 '1'이 입력되는 제2레지스터 세트(610-2)만이 데이터 입력 단자(DATA_IN)로 입력되는 데이터의 기입을 허용하고, 나머지 레지스터 세트들은 데이터 기입을 허용하지 않게 된다. 이로 인하여 레지스터 블록(420)의 제2영역의 필드 데이터만을 부분적으로 업데이트할 수 있게 된다.
일예로서, 레지스터 업데이트 실행 전에 제1~4레지스터 세트(610-1,610-2,610-3,610-4)에 도 11(A)에 도시된 바와 같은 필드 데이터 A,B,C,D가 저장되어 있고, 도 11(B)에 도시된 바와 같은 제3정보(UD_DATA)가 레지스터 블록(420)으로 전송되었다고 가정하자. 그러면, 도 6에서 제1정보(UI)에 따라서 제2레지스터 세트(610-2)만이 데이터 기입을 허용하여 업데이트 후의 레지스터 블록(R_EX; 420)의 필드 데이터는 도 11(C)에 도시된 바와 같이 A,B',C,D가 된다는 것을 알 수 있다.
위의 레지스터 블록(420)에서 구분된 영역의 필드 데이터들이 4비트의 데이터로 구성되는 경우에, 도 6에 도시된 제1~N레지스터 세트(610-1 ~ 610-N)들은 각각 1비트 저장용 레지스터 4개로 구성된다.
각 영역의 필드 데이터들이 4비트의 데이터로 구성되는 경우에, 제1영역의 필드 데이터(DATA_F1)를 저장하는 제1레지스터 세트(610-1)들의 세부적인 구성을 도 7에 도시하였다. 물론, 다른 영역의 레지스터 세트들로 도 7과 동등한 구성을 갖는다.
도 7을 참조하면, 제1레지스터 세트(610-1)를 구성하는 레지스터(610-1A, 610-1B, 610-1C, 610-1D) 각각의 라이트 인에이블 단자(W_EN)에는 제1정보(UI)에 포함된 정보들 중에서 제1영역에 대한 업데이트 여부를 결정하는 정보(UI_F1)가 공통적으로 입력되고, 각각의 데이터 입력 단자(DATA_IN)에는 제2정보(R_DATA)에 포함된 제1영역의 필드 데이터(R_F1)를 구성하는 각 비트의 데이터(R_F1_D1, R_F1_D2, R_F1_D3, R_F1_D4)가 입력된다. 그리고 레지스터(610-1A, 610-1B, 610-1C, 610-1D) 각각의 출력 단자(DATA_OUT)로는 제1영역에 포함된 레지스터 데이터 DATA_F1_D1, DATA_F1_D2, DATA_F1_D3, DATA_F1_D4가 출력된다.
도 8은 본 발명에 따른 레지스터 업데이트 방법의 일실시 예를 도식적으로 보여주는 도면이다.
도 8 및 도 4를 참조하면, 참조번호 810은 중앙 처리 장치(410)의 레지스터 R_INT(410-1)에 저장된 제3정보(UD_DATA)를 나타내고, 참조번호 820은 레지스터 블록(420)의 각 영역의 필드 데이터들을 저장하는 제1,2,3,4레지스터 세트들을 나타내고, 참조번호 830은 4개의 제1,2,3,4앤드 게이트(G1,G2,G3,G4)로 구성된 기입 선택 회로를 나타낸다.
도 8에서 제3정보(UD_DATA)는 구분된 영역의 필드 #1,2,3,4에 대한 업데이트 정보(UI_F1, UI_F2, UI_F3, UI_F4)들을 포함하는 제1정보(UI; Update Info)와 필드 #1,2,3,4의 업데이트 데이터(R_F1, R_F2, R_F3, R_F4)를 포함하는 제2정보로 구성됨을 보여준다.
필드 #1,2,3,4에 대한 업데이트 정보(UI_F1, UI_F2, UI_F3, UI_F4)들은 기입 선택 회로(830)의 제1,2,3,4앤드 게이트(G1,G2,G3,G4)의 각 제1입력 단자에 연결되 고, 필드 #1,2,3,4의 업데이트 데이터(R_F1, R_F2, R_F3, R_F4)는 각각 제1,2,3,4레지스터 세트들(820)의 입력 단자에 연결된다. 그리고, 제1,2,3,4앤드 게이트(G1,G2,G3,G4)의 각 출력 단자는 각각 제1,2,3,4레지스터 세트들(820)의 클럭 입력 단자에 연결된다. 제1,2,3,4레지스터 세트들(820)들은 클럭 입력 단자로 클럭이 입력될 때마다 입력 단자에 인가된 데이터를 기입하게 된다.
기입 선택 회로(810)는 업데이트하기 위하여 필요로 하는 클럭 신호를 제1정보(UI)에 따라서 게이팅하여 영역별 레지스터 세트로 출력한다.
필드 #1,2,3,4에 대한 업데이트 정보(UI_F1, UI_F2, UI_F3, UI_F4)가 도 11(B)에 도시된 바와 같이 '0100'인 경우에는, 제1,3,4앤드 게이트(G1,G3,G4)의 제1입력 단자의 논리 상태는 '0'임으로 출력은 '0'이 되어 클럭 신호가 제1,3,4레지스터 세트에 인가되는 것을 차단한다. 그리고, 제2앤드 게이트(G2)의 제1입력 단자의 논리 상태는 '1'임으로 제2앤드 게이트(G2)의 제2입력 단자에 연결된 클럭 신호가 제2레지스터 세트에 인가되는 것을 허용한다. 이에 따라서, 제2레지스터 세트의 입력 단자로 연결된 필드 #2의 업데이트 데이터(R_F2)만이 기입되고, 나머지 제1,2,3레지스터 세트의 입력 단자로 연결된 필드 #1,3,4의 업데이트 데이터(R_F1, R_F3, R_F4)는 기입되지 않는다.
따라서, 필드 #1,2,3,4에 대한 업데이트 정보(UI_F1, UI_F2, UI_F3, UI_F4)에 따라서 필드별로 선택하여 부분적으로 레지스터 블록의 데이터를 업데이트할 수 있게 된다.
도 9는 본 발명의 일실시 예에 따른 레지스터 블록을 구성하는 1비트 단위 레지스터의 상세 구성도이다.
도 9에 도시된 바와 같이, 본 발명의 일실시 예에 따른 레지스터는 기입 선택부(910) 및 저장부(920)를 구비한다.
기입 선택부(910)는 기입 신호(S_WRITE), 어드레스 신호(Add_SEL) 및 해당 영역에 대한 제1정보(UI)의 신호를 입력받고, 이에 응답하여 기입 제어신호(CON1)를 출력한다.
저장부(920)는 기입 제어신호(CON1)에 응답하여, 데이터 입력 단자로 전송되는 해당 비트에 대한 업데이트용 제2정보(R_DATA)의 데이터를 저장 또는 미 저장한다. 그리고, 초기에 리셋 신호(RESET)를 인가받아 리셋된다. 리셋 신호(RESET)는 초기에 한번 활성화 레벨로 인가된다.
여기서, 기입 신호(S_WRITE)는 데이터 입력 단자를 통해 전송되는 데이터(R_DATA)가 저장부(920)에 저장되는 것을 요청하는 신호이다.
어드레스 신호(Add_SEL)는 해당 저장부(920)가 선택되도록 주소 신호(address signal)가 발생하면, 활성화 레벨로 전송되어 해당 저장부(920)가 선택되었음을 알리는 신호이다.
해당 영역에 대한 제1정보(UI)의 신호는 해당 영역에 대한 업데이트 여부를 결정하는 정보의 논리 값을 나타내는 신호이며, 저장부(920)에 이미 저장되어 있는 데이터를 그대로 유지할 것인지, 아니면 전송되는 새로운 데이터를 저장부(920)에 기록(write)할지 여부에 대한 정보를 가진 신호이다. 즉, 해당 영역에 대한 제1정보(UI)의 신호가 활성화 레벨로 출력되면, 저장부(920)는 그에 응답하여 해당 비트 에 대한 제2정보(R_DATA)의 새로운 데이터를 기입 및 저장한다.
기입 제어신호(CON1)는 저장부(920)로 전송되며, 저장부(920)의 기입 동작을 조절하는 신호가 된다. 기입 제어신호(CON1)는 기입 신호(S_WRITE)와 어드레스 신호(Add_SEL)가 모두 활성화 레벨로 입력된 상태에서 해당 영역에 대한 제1정보(UI)의 신호가 활성화 레벨로 입력되면, 저장부(920)가 해당 비트에 대한 업데이트용 제2정보(R_DATA)의 데이터를 저장하도록 조절하다.
구체적으로, 기입 선택부(910)는 제1,2앤드 게이트(910-1, 910-2)를 구비한다. 제1 앤드 게이트(910-1)는 기입 신호(S_WRITE) 및 어드레스 신호(Add_SEL)를 입력받고, 이를 논리 곱하여 기입 선택 신호(W_SEL)로써 출력한다. 제2앤드 게이트(910-2)는 기입 선택 신호(W_SEL)와 해당 영역에 대한 제1정보(UI)의 신호를 입력받고, 이를 논리 곱하여 기입 제어신호(CON1)를 출력한다.
저장부(920)는 모든 저장소자가 될 수 있다. 도 9에서는 플립플롭(flip-flop)으로 구현하는 경우를 도시하였다. 저장부(920)는 클럭 입력 단자로 기입 제어신호(CON1)를 입력받고, 데이터 입력 단자로 해당 비트에 대한 업데이트용 제2정보(R_DATA)의 데이터를 입력받는다. 그리고, 기입 제어신호(CON1)가 활성화 레벨로 출력되는 때에만, 그에 동기화하여 해당 비트에 대한 업데이트용 제2정보(R_DATA)의 데이터를 출력 단자(Q 단자)로 출력한다.
상술한 바와 같이, 기입 신호가 입력될 경우, 이와 더불어 해당 영역에 대한 제1정보(UI)의 신호를 해당 비트에 대한 업데이트용 제2정보(R_DATA)의 데이터와 함께 전송받아, 해당 영역에 대한 제1정보(UI)의 신호가 활성화 레벨로 인가될 경 우에만 해당 비트에 대한 업데이트용 제2정보(R_DATA)의 데이터를 기입한다. 이에 따라서, 제1정보(UI)에 따라서 제2정보(R_DATA)를 영역별로 부분적으로 레지스터 블록에 기입할 수 있게 된다.
다음으로, 본 발명에 따른 레지스터 업데이트 방법을 도 10의 흐름도를 중심으로 도 4의 컴퓨터 시스템의 구성을 참조하여 시계열적으로 설명하기로 한다.
우선, 중앙 처리 장치(410)는 레지스터 업데이트 요구가 발생되었는지 판단한다(S11). 레지스터 업데이트 요구는 레지스터 블록(420)의 전 영역 또는 일부 영역에 저장된 값들을 새로운 값으로 변경하고자 하는 경우에 발생된다. 예를 들어, 레지스터 블록(420)에서 구분된 복수의 영역에 저장된 값들로 복수의 클럭 신호의 주파수를 독립적으로 결정하고자 하는 경우에, 특정 클럭 신호의 주파수를 변경하고자 하는 경우에 레지스터 업데이트 요구가 발생하게 된다.
단계11(S11)의 판단 결과 레지스터 업데이트 요구가 발생된 경우에, 중앙 처리 장치(410)는 레지스터 업데이트 요구에 따라서 레지스터 블록의 영역별 업데이트 허가 여부를 나타내는 제1정보(UI)와 레지스터 블록에 업데이트하고자 하는 제2정보(R_DATA)로 구성된 제3정보(UD_DATA)를 생성시킨다(S12).
여기에서, 제1정보(U1)의 사이즈는 업데이트할 레지스터 블록(420)에서 나누어진 영역들의 총 개수에 상응하는 비트 수로 결정한다. 제1정보(UI)를 구성하는 각 비트들의 논리 값으로 업데이트할 레지스터 블록(420)의 각 영역에 대한 업데이트 허가 여부를 결정한다.
그리고, 제2정보(R_DATA)는 레지스터 블록(420)에서 부분적으로 업데이트할 영역에 대응되는 값만을 실질적으로 업데이트하고자 하는 값으로 설정하고, 그 외 영역의 값은 임의의 값으로 설정한다.
그리고 나서, 중앙 처리 장치(410)는 생성된 제3정보(UD_DATA)를 데이터 버스를 통하여 업데이트하고자 하는 주소의 레지스터 블록(420)으로 전송한다(S13).
그러면, 제3정보(UD_DATA)를 전송받은 레지스터 블록(420)에서는 제3정보(UD_DATA)에 포함된 제1정보(UI)에 따라서 제2정보(R_DATA)를 영역별로 선택하여 부분적으로 업데이트한다(S14). 즉, 제2정보(R_DATA) 중에서 제1정보(UI)에 따라서 업데이트 허가되는 영역의 데이터만을 레지스터 블록(420)에서 기입하도록 설계함으로써, 부분적으로 업데이트할 수 있게 된다.
본 발명의 일실시 예에서는 제1정보(UI)로 레지스터 블록의 영역별 업데이트 허가 여부를 결정하였으나, 영역 구분을 비트 단위로 확장하면 제1정보(UI)로 레지스터 블록의 각 비트별 업데이트 허가 여부를 결정할 수도 있게 된다.
즉, 제1정보(UI)로 레지스터 블록의 비트별 업데이트 허가 여부를 결정하도록 설계하면, 제1정보(UI)를 이용하여 레지스터 블록에서 비트 단위로 부분적으로 업데이트를 실행할 수도 있게 된다.
첨부된 도면에 도시되어 설명된 특정의 실시 예들은 단지 본 발명의 예로서 이해되어 지고, 본 발명의 범위를 한정하는 것이 아니며, 본 발명이 속하는 기술 분야에서 본 발명에 기술된 기술적 사상의 범위에서도 다양한 다른 변경이 발생될 수 있으므로, 본 발명은 보여지거나 기술된 특정의 구성 및 배열로 제한되지 않는 것은 자명하다.
도 1은 본 발명과 관련된 레지스터 업데이트 방법을 설명하기 위한 컴퓨터 시스템의 구성도이다.
도 2는 도 1에 도시된 레지스터 RX의 데이터 구조를 보여주는 도면이다.
도 3은 도 1에서의 업데이트 프로세스에 따라 레지스터 R1, R2에 저장되는 필드 데이터들을 보여주는 도면이다.
도 4는 본 발명의 일실시 예에 따른 컴퓨터 시스템의 구성도이다.
도 5는 본 발명에 따라 생성되는 제3정보(UD_DATA)의 구조를 보여주는 도면이다.
도 6은 도 5에 도시된 레지스터 블록의 상세 구성도이다.
도 7은 도 6에 도시된 레지스터 세트들의 상세 구성도이다.
도 8은 본 발명의 일실시 예에 따른 레지스터 업데이트 장치의 구성도이다.
도 9는 본 발명의 일실시 예에 따른 레지스터의 구성도이다.
도 10은 본 발명의 일실시 예에 따른 레지스터 업데이트 방법의 흐름도이다.
도 11(A)는 업데이트 전에 레지스터 블록(R_EX)의 저장된 영역별 필드 데이터를 보여주는 도면이다.
도 11(B)는 레지스터 업데이트 요구에 따라 생성되어 레지스터 R_INT에 저장되는 제3정보(UD_DATA)의 일 예를 보여주는 도면이다.
도 11(C)는 업데이트 후에 레지스터 블록(R_EX)의 저장된 영역별 필드 데이터를 보여주는 도면이다.

Claims (20)

  1. 레지스터 블록의 영역별 업데이트 허가 여부를 나타내는 제1정보와 상기 레지스터 블록에 업데이트하고자 하는 제2정보로 구성된 제3정보를 생성시키는 단계;
    상기 제3정보를 업데이트하고자 하는 주소의 레지스터 블록으로 전송하는 단계; 및
    상기 전송된 제3정보에 포함된 제1정보에 따라서 상기 제2정보를 영역별로 선택하여 상기 레지스터 블록에 부분적으로 기입하는 단계를 포함함을 특징으로 하는 레지스터 업데이트 방법.
  2. 제1항에 있어서, 상기 제3정보는 데이터 버스를 이용하여 업데이트하고자 하는 주소의 레지스터 블록으로 전송됨을 특징으로 하는 레지스터 업데이트 방법.
  3. 제1항에 있어서, 상기 제1정보의 사이즈는 상기 레지스터 블록에서 나누어진 영역들의 총 개수에 상응하는 비트 수로 설정됨을 특징으로 하는 레지스터 업데이트 방법.
  4. 제1항에 있어서, 상기 제1정보를 구성하는 각 비트들의 값들로 상기 레지스터 블록의 각 영역들에 대한 업데이트 허가 여부를 결정함을 특징으로 하는 레지스터 업데이트 방법.
  5. 제1항에 있어서, 상기 제2정보는 레지스터 블록에서 부분적으로 업데이트할 영역에 대응되는 값만을 실질적으로 업데이트하고자 하는 값으로 설정하고, 그 외 영역의 값은 임의의 값으로 설정함을 특징으로 하는 레지스터 업데이트 방법.
  6. 제1항에 있어서, 상기 제1정보는 레지스터 블록의 비트별 업데이트 허가 여부를 나타내는 정보를 포함함을 특징으로 하는 레지스터 업데이트 방법.
  7. 업데이트하고자 하는 제2정보와 함께 전송되는 레지스터 블록의 영역별 업데이트 허가 여부를 나타내는 제1정보에 따라서 영역별로 기입 제어신호를 생성시키는 기입 선택부; 및
    상기 영역별로 생성되는 기입 제어신호의 논리 값에 따라서 상기 레지스터 데이터를 영역별로 선택하여 부분적으로 기입하는 저장부를 포함함을 특징으로 하는 레지스터.
  8. 제7항에 있어서, 상기 제1정보의 사이즈는 상기 레지스터 블록에서 나누어진 영역들의 총 개수에 상응하는 비트 수로 설정됨을 특징으로 하는 레지스터.
  9. 제7항에 있어서, 상기 제1정보를 구성하는 각 비트의 값들로 상기 레지스터 블록의 각 영역들에 대한 업데이트 여부를 결정함을 특징으로 하는 레지스터.
  10. 제7항에 있어서, 상기 제2정보는 상기 레지스터 블록에서 부분적으로 업데이트할 영역에 대응되는 값만을 실질적으로 업데이트하고자 하는 값으로 설정하고, 그 외 영역의 값은 임의의 값으로 설정함을 특징으로 하는 레지스터.
  11. 제7항에 있어서, 상기 기입 선택부는 상기 제1정보에 포함된 각각의 영역에 대한 업데이트 허가 정보 값에 상응하는 기입 허가신호와 상기 레지스터 블록에 대한 기입 선택 신호를 논리 곱 연산한 값으로 각각의 영역별 기입 제어신호를 생성시키는 앤드 게이트를 포함함을 특징으로 하는 레지스터.
  12. 제11항에 있어서, 상기 기입 선택신호는 기입 신호와 어드레스 신호를 논리 곱 연산하여 생성된 신호임을 특징으로 하는 레지스터.
  13. 제7항에 있어서, 상기 저장부는 플립플롭으로 이루어지며, 상기 영역별 기입 제어신호는 상기 플립플롭의 클럭 단자에 연결하고, 상기 업데이트하고자 하는 레지스터 데이터는 상기 플립플롭의 입력 단자에 연결함을 특징으로 하는 레지스터.
  14. 레지스터 업데이트 요청에 상응하여 영역별 업데이트 허가 여부를 나타내는 제1정보와 업데이트하고자 하는 제2정보로 구성된 제3정보 및 업데이트 실행에 필요한 제어신호들을 생성시키는 중앙 처리 장치; 및
    상기 업데이트 실행에 필요한 제어신호들과 상기 제3정보에 포함된 제1정보에 응답하여 상기 제2정보를 영역별로 선택하여 부분적으로 기입하는 레지스터 블록을 포함함을 특징으로 하는 컴퓨터 시스템.
  15. 제14항에 있어서, 상기 업데이트 실행에 필요한 제어신호들은 기입 신호와 어드레스 신호를 포함함을 특징으로 하는 컴퓨터 시스템.
  16. 제14항에 있어서, 상기 제3정보는 데이터 버스를 통하여 상기 중앙 처리 장치에서 상기 레지스터 블록으로 전달됨을 특징으로 하는 컴퓨터 시스템.
  17. 제14항에 있어서, 상기 레지스터 블록은
    상기 업데이트 실행에 필요한 제어신호들과 상기 제1정보에 응답하여, 기입 여부를 조절하는 기입 제어신호들을 영역별로 생성시키는 기입 선택부; 및
    상기 영역별로 생성되는 기입 제어신호의 논리 값에 따라서 상기 제2정보를 영역별로 선택하여 부분적으로 기입하는 저장부를 포함함을 특징으로 하는 컴퓨터 시스템.
  18. 제17항에 있어서, 상기 기입 선택부는 상기 제1정보에 포함된 각각의 영역에 대한 업데이트 허가 정보 값에 상응하는 기입 허가신호와 상기 레지스터 블록에 대한 기입 선택 신호를 논리 곱 연산한 값으로 각각의 영역별 기입 제어신호를 출력 하는 영역별로 배치된 앤드 게이트를 포함함을 특징으로 하는 컴퓨터 시스템.
  19. 제18항에 있어서, 상기 기입 선택신호는 기입 신호와 어드레스 신호를 논리 곱 연산하여 생성된 신호임을 특징으로 하는 컴퓨터 시스템.
  20. 제14항에 있어서, 상기 중앙 처리 장치는 내부에 제1레지스터를 포함하고, 상기 레지스터 업데이트 요청에 상응하여 상기 제1정보와 제2정보 결합하여 상기 제1레지스터에 저장하고, 상기 제1레지스터에 저장된 제3정보 및 업데이트 실행에 필요한 제어신호들을 업데이트하고자 하는 주소의 레지스터 블록으로 전송함을 특징으로 하는 컴퓨터 시스템.
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