JP3488815B2 - アドレス記憶回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、複数の命令が格納
されてなるメモリ上の、現在実行中の命令が格納された
アドレスを指標する実行アドレスと、そのメモリ上の、
先読みのためのアドレスを指標するフェッチアドレスと
を順次書き換えながら記憶するアドレス記憶回路に関す
る。 【０００２】 【従来の技術】一般にマイクロプロセッサは、命令の実
行を円滑に行うために、あらかじめその命令をメモリか
ら先読みするいわゆるフェッチを行っており、マイクロ
プロセッサには、フェッチによってメモリから先読みさ
れた命令が順次記憶される命令キューが備えられてい
る。この命令キューに記憶される命令の最大数は、一般
に命令キューの容量と呼ばれており、命令キューの容量
は通常１０ワード分あるいは２０ワード分といった程度
である。 【０００３】この場合、現在実行中の命令のメモリ上の
位置を表す実行アドレスと、フェッチが行われる命令の
メモリ上の位置を表すフェッチアドレスとは、命令キュ
ーに記憶されている命令の数だけずれている。このアド
レスのずれは一定しておらず、そのため、従来よりマイ
クロプロセッサには、実行アドレスおよびフェッチアド
レスそれぞれを記憶するための実行アドレスレジスタお
よびフェッチアドレスレジスタを有するアドレス記憶回
路が備えられている。 【０００４】図７は従来のアドレス記憶回路を示す回路
図である。このアドレス記憶回路には、フェッチアドレ
スレジスタを構成するフリップフロップ１１０と、実行
アドレスレジスタを構成するフリップフロップ１２０
と、フェッチアドレスレジスタ用の加算器１３１と、実
行アドレスレジスタ用の加算器１３２と、２つのマルチ
プレクサ１４１，１４２が備えられており、フリップフ
ロップ１１０，１２０の出力は、マルチプレクサ１４
１，１４２を制御するＸ信号が「０」になっているとき
にマルチプレクサ１４１，１４２を介してフェッチアド
レスおよび実行アドレスとして外部に出力される。ま
た、フェッチアドレスおよび実行アドレスは、それぞれ
加算器１３１，１３２を経由してそれぞれフリップフロ
ップ１１０，１２０にフィードバックされる。フェッチ
アドレスレジスタおよび実行アドレスレジスタは、この
フィードバックによるアドレスの暴走を防止するために
フリップフロップによって構成されている。フェッチア
ドレスレジスタ用の加算器１３１は、命令のフェッチが
行われる度にフェッチアドレスに「１」を加算し、実行
アドレスレジスタ用の加算器１３２は、命令が実行され
る度に実行アドレスに「１」を加算する。また、各加算
器１３１，１３２は、上記以外の場合には各アドレスに
「０」を加算することによって各アドレスの値を維持す
る。 【０００５】実行アドレスに分岐が生じた場合にはマル
チプレクサ１４１，１４２を制御するＸ信号が「１」に
なって分岐先アドレスがマルチプレクサ１４１，１４２
を介してフェッチアドレスおよび実行アドレスとして外
部に出力される。この分岐先アドレスは、各加算器１３
１，１３２によって「１」が加算された後各フリップフ
ロップ１１０，１２０に入力される。 【０００６】 【発明が解決しようとする課題】上記説明のように、従
来技術では、高々１０アドレスあるいは２０アドレス程
度の差しか生じない２つのアドレスの全ビットをそれぞ
れ独立に順次書き換え、それぞれ独立に記憶しており、
これら２つのアドレスは通常２４ビット程度のビット幅
を有するため、アドレス記憶回路の回路規模は比較的大
きな規模となっている。また近年、マイクロプロセッサ
のアドレス幅が拡大されるのに伴って、アドレス記憶回
路の回路規模がますます増大しており、この回路規模を
削減することが重要となっている。 【０００７】本発明は、上記事情に鑑み、従来よりも小
さい回路規模で実行アドレスとフェッチアドレスを記憶
することができるアドレス記憶回路を提供することを目
的とする。 【０００８】 【課題を解決するための手段】上記目的を達成する本発
明のアドレス記憶回路は、複数の命令が格納されてなる
メモリ上の、現在実行中の命令が格納されたアドレスを
指標する実行アドレスと、メモリ上の、先読みのための
アドレスを指標するフェッチアドレスとを順次書き換え
ながら記憶するアドレス記憶回路において、実行アドレ
スのうちの所定の下位ビット部分を順次書き換えながら
記憶する実行フリップフロップと、フェッチアドレスの
うちの、上記下位ビット部分のビット幅と同じビット幅
分の下位ビット部分を順次書き換えながら記憶するフェ
ッチフリップフロップと、フェッチアドレスのうちの、
下位ビット部分を除く上位ビット部分を順次書き換えな
がら記憶するフェッチラッチと、実行アドレスのうち
の、下位ビット部分を除く上位ビット部分が更新される
タイミングでフェッチラッチの出力を取り込んで記憶す
る実行ラッチと、フェッチラッチの出力と実行ラッチの
出力とのうちの一方の出力を選択するマルチプレクサと
を備えたことを特徴とするアドレス記憶回路。 【０００９】 【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明のアドレス記憶回路の一実施
形態を示す図である。この実施形態は命令キューの容量
が１０ワード分である場合の実施形態である。このアド
レス記憶回路は図１（ａ）に示す下位ビット用の記憶回
路と図１（ｂ）に示す上位ビット用の記憶回路に分かれ
ており、下位ビット用の記憶回路の構成は従来技術の記
憶回路と同様である。即ち、下位ビット用の記憶回路に
は、フリップフロップで構成されたフェッチアドレスレ
ジスタ１０と、フリップフロップで構成された実行アド
レスレジスタ２０と、マルチプレクサ３１，３２と、加
算器４１，４２が備えられている。下位ビット用の記憶
回路の動作は従来技術の記憶回路の動作と同じであるの
で重複説明は省略する。この下位ビット用の記憶回路に
よってフェッチアドレスおよび実行アドレスそれぞれの
最下位ビットから４ビット分が記憶される。 【００１０】この４ビットというビット数は命令キュー
の容量に基づいて決定され、ビット数をｎとしたときに
２のｎ乗が命令キューの容量を超えるようなビット数で
あればよい。但し、下位ビット用の記憶回路は従来技術
の記憶回路と同じ構成であるので、下位ビット用の記憶
回路の規模はできるだけ小さくするのが望ましく、従っ
て、下位ビット用の記憶回路によって記憶されるビット
数は、２のビット数乗が命令キューの容量を超えるよう
なビット数の最小値であることが望ましい。即ち、命令
キューの容量が１０ワードならば４ビットが望ましく、
２０ワードならば５ビット、５ワードならば３ビットが
望ましい。 【００１１】上位ビット用の記憶回路には、フェッチア
ドレスの上位２０ビットの部分を記憶するためのフェッ
チラッチ５０と、実行アドレスの上位２０ビットの部分
を記憶するための実行ラッチ６０が備えられており、フ
ェッチラッチ５０の出力が実行ラッチ６０に入力され、
実行ラッチ６０の出力が実行アドレスの上位２０ビット
の部分を示す。また、フェッチラッチ５０の出力と実行
ラッチ６０の出力はマルチプレクサ７０に入力され、制
御信号であるＹ信号によっていずれかの出力が選択され
る。マルチプレクサ７０によって選択された出力は、従
来技術同様に、分岐先アドレスの上位２０ビットの部分
とともにマルチプレクサ３３に入力され、制御信号であ
るＸ信号によっていずれかの入力が選択される。このＸ
信号によって選択された入力がフェッチアドレスの上位
２０ビットの部分として出力される。また、出力された
フェッチアドレスの上位２０ビットの部分は、加算器４
３を経てフェッチラッチ５０にフィードバックされる。 【００１２】実行ラッチ６０への入力の取り込みを制御
する信号ＰＣＧと、フェッチラッチ５０への入力の取り
込みを制御する信号ＦＣＧは、通常はいずれも”Ｌ”状
態であり、フェッチラッチ５０と実行ラッチ６０には入
力が取り込まれないようになっており、必要に応じて”
Ｈ”状態となって入力の取り込みが行われる。また、加
算器４３は、分岐を生じるような命令が実行されない限
り、フェッチアドレスの上位２０ビットの部分に「１」
を加算する。この結果、フェッチラッチ５０への入力は
フェッチアドレスの上位２０ビットの部分に「１」が加
算された値を示すこととなる。従って、信号ＦＣＧが”
Ｈ”状態となった場合にはフェッチラッチ５０の値が
「１」歩進されることとなる。信号ＰＣＧが”Ｈ”状態
となった場合にはフェッチラッチ５０の出力が実行ラッ
チ６０に取り込まれるので実行ラッチ６０の出力とフェ
ッチラッチ５０の出力が一致することとなる。このよう
に両ラッチの出力が互いに一致している場合には、Ｙ信
号は「１」になり、フェッチアドレスの上位２０ビット
の部分として実行ラッチ６０の出力が選択される。これ
に対して、両ラッチの出力が互いに一致していない場合
には、Ｙ信号は「０」になり、フェッチアドレスの上位
２０ビットの部分としてフェッチラッチ５０の出力が選
択される。この場合に、仮に、信号ＦＣＧが”Ｈ”状態
になると、上記で説明したフィードバックの経路を止め
るものがなくなって無限ループが生じ、加算器４３を通
過する度に「１」が加算されるためにアドレスの値が暴
走することとなるが、後述するように、この場合には信
号ＦＣＧは”Ｈ”状態にならないようにアドレス記憶回
路が動作する。この結果、フリップフロップを用いてア
ドレスを記憶する必要がなくなる。 【００１３】以下、タイミングチャートを用いて図１に
示すアドレス記憶回路の動作を説明する。図２は、実行
アドレスが連続的に増加する場合の信号等の変化を示す
タイミングチャートである。本実施形態では、タイミン
グチャートの最上段に示すクロック信号ＣＬＫに基づい
て、互いにオーバラップを生じないように２相のクロッ
ク信号ＣＫ１，ＣＫ２が生成され、これらのクロック信
号ＣＫ１，ＣＫ２に従ってアドレス記憶回路の動作が制
御される。 【００１４】図２には、クロック周期毎にフェッチが行
われ、命令の実行もクロック周期毎に行われる場合が示
されており、フェッチアドレスレジスタに記憶されてい
る値ＦＣＬも実行アドレスレジスタに記憶されている値
ＰＣＬも、クロック信号ＣＫ１の立ち上がりに同期して
更新されて１アドレスずつ増加する。ここで、フェッチ
アドレスレジスタおよび実行アドレスレジスタそれぞれ
に記憶されている値ＦＣＬ、ＰＣＬは２進数表示で示さ
れており、２進数表示であることを明示するために値の
後ろに記号「ｂ」が付されている。これに対して、図１
（ｂ）に示すフェッチラッチ５０および実行ラッチ６０
それぞれに記憶されている値ＦＣＨ、ＰＣＨは１６進数
表示で示されており、１６進数表示であることを明示す
るために値の後ろに記号「ｈ」が付されている。 【００１５】信号ＦＣＧは、フェッチアドレスレジスタ
に記憶されている値ＦＣＬが「１１１１ｂ」である場合
にフェッチが行われると、クロック信号ＣＫ２に同期し
てクロック信号ＣＫ２の１パルス分だけ”Ｈ”状態にな
り入力を取り込む。これは、図１（ａ）に示すフェッチ
アドレスレジスタ１０から繰り上がりが生じたことに相
当する。この結果、フェッチラッチ５０に記憶されてい
る値ＦＣＨが「１ｈ」増加する。この場合の「１ｈ」と
は、１アドレスの意味ではなく、アドレスの上位２０ビ
ットのうちの最下位のビットを単位とする「１ｈ」の意
味である。従ってこの「１ｈ」はアドレス単位で考えれ
ば「１００００ｂ」アドレス分ということになる。 【００１６】図１（ａ）に示すフェッチアドレスレジス
タ１０からの繰り上がりは当然ながら実行アドレスレジ
スタ２０からの繰り上がりと同時に発生するか、あるい
は繰り上がりに先行して発生することとなる。また、上
記説明のように、命令キューの容量に基づいて下位ビッ
ト用の記憶回路に記憶されるビット数が決められている
ため、命令キューの容量分だけ実行アドレスとフェッチ
アドレスとの差が生じてもフェッチラッチ５０に記憶さ
れている値ＦＣＨと実行ラッチ６０に記憶されている値
ＰＣＨとの間の差は高々「１ｈ」であり「２ｈ」以上の
差が生じることはあり得ない。そこで、実行アドレスレ
ジスタ２０に記憶されている値ＰＣＬが「００００ｂ」
になった場合、即ち、実行アドレスレジスタ２０からの
繰り上がりが発生した場合には、信号ＰＣＧがクロック
信号ＣＫ１に同期してクロック信号ＣＫ１の１パルス分
だけ”Ｈ”状態になることにより実行ラッチ６０にフェ
ッチラッチ５０の出力が取り込まれ、実行ラッチ６０に
記憶されている値ＰＣＨがフェッチラッチ５０に記憶さ
れている値ＦＣＨと等しくなる。これによって、実行ラ
ッチ６０に記憶されている値ＰＣＨに「１ｈ」が加算さ
れることと同じ結果となり、従来技術と比較して加算器
が１つ省略されることとなる。 【００１７】また、Ｙ信号は、信号ＦＣＧが”Ｈ”状態
になった直後のクロック信号ＣＫ１の立ち上がりに同期
して「０」となり、信号ＰＣＧが”Ｈ”状態になると同
時に「１」となるが、上記説明のように、信号ＦＣＧは
フェッチアドレスレジスタ１０からの繰り上がりが発生
した場合に”Ｈ”状態になり、信号ＰＣＧは実行アドレ
スレジスタ２０からの繰り上がりが発生した場合に”
Ｈ”状態になるので、信号ＦＣＧが一旦”Ｈ”状態にな
った後、信号ＰＣＧが”Ｈ”状態になる前に再度信号Ｆ
ＣＧが”Ｈ”状態になることはあり得ない。 【００１８】結局、フェッチラッチ５０に記憶されてい
る値ＦＣＨと実行ラッチ６０に記憶されている値ＰＣＨ
とが互いに一致している場合には、フェッチラッチ５０
と実行ラッチ６０によってフリップフロップが構成され
ることとなり、また、値ＦＣＨと値ＰＣＨとが一致しな
い場合には、信号ＦＣＧが”Ｈ”状態になることがあり
得ないのでフェッチラッチ５０に入力は取り込まれな
い。このため、フェッチアドレスの上位２０ビットの部
分が加算器を経てフィードバックされる回路構成となっ
ていても上述したようなアドレスの暴走が生じない。ま
た、従来技術と比較すると、フリップフロップは不要で
あってラッチで済むこととなり、また、図７に示すよう
にフリップフロップはマスターラッチおよびスレーブラ
ッチで構成されているので回路規模が削減されることと
なる。 【００１９】次に、実行アドレスに分岐が生じる場合の
動作について説明する。実行アドレスに分岐が生じる場
合には、図１に示すマルチプレクサ３１，３２，３３に
入力されるＸ信号が「１」になって外部から入力される
分岐先のアドレスがフェッチアドレスとして出力され、
そのアドレスが示すメモリ上の位置から命令が読み込ま
れる。このメモリから読み込まれた命令はそのまま実行
されるので、分岐時には実行アドレスとフェッチアドレ
スとの間に差は原理的に生じない。このためマイクロプ
ロセッサは、実行アドレスに分岐が生じる場合にはフェ
ッチアドレスである分岐先のアドレスのみに基づいて動
作を行い、実行アドレスを無視する。そこで、図１
（ｂ）に示す上位ビット用の記憶回路においては従来技
術とは違って、実行ラッチ６０の後にマルチプレクサが
設けられておらず、分岐時であっても実行ラッチの出力
が実行アドレスの上位２０ビットの部分として出力され
る。 【００２０】実行アドレスに分岐が生じる場合にアドレ
ス記憶回路には、次にフェッチや実行が行われる際に必
要とされるフェッチアドレスや実行アドレスが記憶され
なければならないので、図１（ａ）に示す下位ビット用
の記憶回路においては、分岐先のアドレスの下位４ビッ
トの部分に各加算器４１，４２で「１」加算された値
を、フェッチアドレスレジスタ１０および実行アドレス
レジスタ２０それぞれに取り込む必要があり、この取込
み用に実行アドレスレジスタ２０の後にもマルチプレク
サ３２が設けられている。図１（ｂ）に示す上位ビット
用の記憶回路においては、分岐先のアドレスの上位２０
ビットの部分はマルチプレクサ３３および加算器４３経
由でフェッチラッチ５０に取り込まれ、フェッチラッチ
５０の出力が実行ラッチ６０に取り込まれるので、１つ
のマルチプレクサ３３によってフェッチラッチ５０およ
び実行ラッチ６０それぞれに分岐先のアドレスの上位２
０ビットの部分を取り込むことができる。 【００２１】図３は、実行アドレスに分岐が生じる場合
の信号等の変化を示すタイミングチャートである。実行
アドレスの分岐を生じる命令が実行されると、Ｘ信号が
クロック信号ＣＫ１の立ち上がりに同期して「１」にな
り、その状態が２クロック周期維持された後に、クロッ
ク信号ＣＫ１の立ち上がりに同期して「０」になり、こ
れによって、上記説明のようにフェッチアドレスとし
て、外部から入力された分岐先のアドレスＢが選択され
て出力される。つまり、Ｘ信号が「１」になるとまず、
クロック信号ＣＫ１に同期してフェッチアドレスレジス
タおよび実行アドレスレジスタそれぞれに、分岐先のア
ドレスＢの下位４ビットの部分に「１」が加算された値
が取り込まれ、フェッチアドレスレジスタ１０および実
行アドレスレジスタ２０それぞれに記憶されている値Ｆ
ＣＬ、ＰＣＬが変更される。また、Ｘ信号が「１」にな
ると信号ＦＣＧがクロック信号ＣＫ２に同期して１パル
ス分だけ”Ｈ”状態になり、Ｘ信号が「１」である間
は、加算器４３は分岐先のアドレスＢの上位２０ビット
の部分に「０ｈ」を加算する。この結果、分岐先のアド
レスＢの上位２０ビットの部分がフェッチラッチ５０に
取り込まれ、フェッチラッチ５０に記憶されている値Ｆ
ＣＨが変更される。但し、分岐先のアドレスＢの下位４
ビットの部分が「１１１１ｂ」である場合には、フェッ
チアドレスレジスタ１０からの繰り上がりが発生するの
で、加算器４３は分岐先のアドレスＢの上位２０ビット
の部分に「１ｈ」を加算し、フェッチラッチ５０に記憶
されている値ＦＣＨは、分岐先のアドレスＢの上位２０
ビットの部分に「１ｈ」が加算された値となる。信号Ｆ
ＣＧの直後のクロック信号ＣＫ１に同期して１パルス分
だけ信号ＰＣＧが”Ｈ”状態となり、実行ラッチ６０に
記憶されている値ＰＣＨはフェッチラッチ５０に記憶さ
れている値ＦＣＨと等しくなる。なお、Ｙ信号について
は図３に示されていないが、図２同様に信号ＦＣＧおよ
び信号ＰＣＧに従って変化し、その結果、分岐時には常
に「０」にリセットされることとなる。 【００２２】図４は、２アドレス分の命令が１回でフェ
ッチされる場合の信号等の変化を示すタイミングチャー
トである。２アドレス分の命令が１回でフェッチされる
場合の動作は、実行アドレスに分岐を生じない命令が実
行されている間は、図２で説明した動作とほぼ同様であ
るので重複説明は省略する。図２で説明した動作と相違
する点は、フェッチアドレスレジスタに記憶されている
値ＦＣＬが「１１１１ｂ」または「１１１０ｂ」になっ
ているときにフェッチが行われると、フェッチアドレス
レジスタ１０からの繰り上がりが発生し、信号ＦＣＧ
が”Ｈ”状態となる点だけである。 【００２３】実行アドレスに分岐を生じる命令が実行さ
れる場合には、図３の場合と同様に、信号ＦＣＧがクロ
ック信号ＣＫ２に同期して”Ｈ”状態となり、信号ＰＣ
Ｇがクロック信号ＣＫ１に同期して”Ｈ”状態となる。
また、図３の場合とは異なり、加算器４３はＸ信号が
「１」になってから１クロック周期目だけ分岐先のアド
レスＢの上位２０ビット分に「０ｈ」を加算し、２クロ
ック周期目以降は「１ｈ」を加算する。なお、分岐先の
アドレスＢの下位４ビットの部分が「１１１１ｂ」であ
る場合には図３の場合と同様に、Ｘ信号が「１」になっ
てから１クロック周期目でも、加算器４３は分岐先のア
ドレスＢの上位２０ビットの部分に「１ｈ」を加算す
る。また、分岐先のアドレスＢの下位４ビットの部分が
「１１１０ｂ」である場合には、Ｘ信号が「１」になっ
てから２クロック周期目に、再度クロック信号ＣＫ２に
同期して信号ＦＣＧが”Ｈ”状態となり、フェッチラッ
チ５０に記憶されている値ＦＣＨが「１ｈ」歩進され
る。このような動作になる理由は、分岐先のアドレスＢ
の下位４ビットの部分が「１１１０ｂ」である場合に
は、フェッチラッチ５０に記憶される値ＦＣＨは、フェ
ッチアドレスレジスタ１０からの繰り上がりが発生する
ので分岐先のアドレスＢの上位２０ビットの部分に「１
ｈ」が加算された値となる必要があるのに対して、実行
ラッチ６０に記憶される値ＰＣＨは、分岐先のアドレス
Ｂの次のアドレスの実行がまだ終わっておらず実行アド
レスレジスタ２０からの繰り上がりが発生しないので、
分岐先のアドレスの上位２０ビットの部分そのままであ
ることが必要だからである。 【００２４】以上説明したように、本実施形態のアドレ
ス記憶回路は従来技術のアドレス記憶回路よりも小さな
回路規模であるが、本実施形態のアドレス記憶回路によ
って実行アドレスおよびフェッチアドレスは正しく記憶
される。図５は、本発明のアドレス記憶回路の他の実施
形態における上位ビット用の記憶回路を示す図である。 【００２５】本実施形態における下位ビット用の記憶回
路は図１（ａ）に示す下位ビット用の記憶回路と同じで
あるので説明は省略する。本実施形態における上位ビッ
ト用の記憶回路と、図１（ｂ）に示す上位ビット用の記
憶回路とを比較すると、図１（ｂ）に示すマルチプレク
サ３３がなく、フェッチラッチ５０と実行ラッチ６０と
の間にマルチプレクサ３４が備えられている点が相違す
る。このマルチプレクサ３４にはフェッチラッチ５０の
出力と分岐先のアドレスの上位２０ビットの部分が入力
されＺ信号に従って選択される。 【００２６】上記以外の点では、この上位ビット用の記
憶回路と、図１（ｂ）に示す上位ビット用の記憶回路は
全く同じ構成であるので同一の符号を付して重複説明は
省略する。また、実行アドレスに分岐を生じない命令が
実行されている間はＺ信号は「０」であり、この場合の
動作は図１（ｂ）に示す上位ビット用の記憶回路と全く
同じであるので説明は省略する。 【００２７】図６は、実行アドレスに分岐が生じる場合
の、図５に示す回路における信号等の変化を示すタイミ
ングチャートである。図６には、図４の場合同様に、１
回で２アドレス分の命令がフェッチされる場合が示され
ているが、１回に１アドレス分の命令がフェッチされる
場合にも以下の動作は全く同様に行われる。 【００２８】実行アドレスに分岐が生じる命令が実行さ
れた場合には、クロック信号ＣＫ１の立ち上がりに同期
してＺ信号が「１」になり、その次のクロック信号ＣＫ
１の立ち上がりに同期してＺ信号が「０」になる。つま
り、図３および図４の場合には、分岐先のアドレスがマ
ルチプレクサによって２クロック周期の間選択されてい
るのに対して、図６の場合には、分岐先のアドレスがマ
ルチプレクサによって選択されるのは１クロック周期の
間だけであり、その分だけ動作に要する時間が短縮され
ている。また、Ｙ信号は信号ＰＣＧおよび信号ＦＣＧと
は独立に、Ｚ信号が「１」になるのに同期して「０」と
なり、Ｚ信号が「０」になるのに同期して「１」にな
る。なお、図６には、Ｙ信号が「０」である時に分岐命
令が発生した場合が示されているが、Ｙ信号が「１」で
ある時に分岐命令が発生した場合であっても上記と同様
に、Ｚ信号が「１」になるのに同期してＹ信号が「０」
になり、Ｚ信号が「０」になるのに同期してＹ信号が
「１」になる。 【００２９】Ｚ信号が「１」になった直後のクロック信
号ＣＫ２に同期して信号ＦＣＧと信号ＰＣＧが”Ｈ”状
態になり、実行ラッチ６０には分岐先のアドレスＢの上
位２０ビットの部分がそのまま取り込まれる。また、Ｚ
信号が「１」である間はＹ信号が「０」となっており、
かつ、加算器４３により分岐先のアドレスＢの上位２０
ビットの部分に「０ｈ」が加算されるのでフェッチラッ
チ５０には、分岐先のアドレスＢの上位２０ビットの部
分が取り込まれる。この結果、フェッチラッチ５０に記
憶されている値ＦＣＨおよび実行ラッチ６０に記憶され
ている値ＰＣＨそれぞれが変更される。但し、分岐先の
アドレスＢの下位４ビットの部分が「１１１１ｂ」およ
び「１１１０ｂ」である場合には（１回に１アドレス分
をフェッチする場合は「１１１１ｂ」である場合に）加
算器４３は、分岐先のアドレスＢの上位２０ビットの部
分に「１ｈ」を加算し、その値がフェッチラッチ５０に
取り込まれる。 【００３０】以上説明した動作によって本実施形態で
は、１クロック周期の間で、分岐先のアドレスＢにそれ
ぞれ対応した実行アドレスおよびフェッチアドレスが取
り込まれる。 【００３１】 【発明の効果】以上説明したように、本発明のアドレス
記憶回路によれば、従来よりも小さい回路規模で実行ア
ドレスとフェッチアドレスを記憶することができる

【図面の簡単な説明】 【図１】本発明のアドレス記憶回路の一実施形態を示す
図である。 【図２】実行アドレスが連続的に増加する場合の信号等
の変化を示すタイミングチャートである。 【図３】実行アドレスに分岐が生じる場合の信号等の変
化を示すタイミングチャートである。 【図４】２アドレス分の命令が１回でフェッチされる場
合の信号等の変化を示すタイミングチャートである。 【図５】本発明のアドレス記憶回路の他の実施形態にお
ける上位ビット用の記憶回路を示す図である。 【図６】実行アドレスに分岐が生じる場合の信号等の変
化を示すタイミングチャートである。 【図７】従来のアドレス記憶回路の１ビット分を示す回
路図である。 【符号の説明】 １０ フェッチアドレスレジスタ ２０ 実行アドレスレジスタ ３１，３２，３３，３４，７０，１４１，１４２ マ
ルチプレクサ ４１，４２，４３，１３１，１３２ 加算器 ５０ フェッチラッチ ６０ 実行ラッチ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−343134（ＪＰ，Ａ) 特開 昭63−149734（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/38

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 複数の命令が格納されてなるメモリ上
   の、現在実行中の命令が格納されたアドレスを指標する
   実行アドレスと、前記メモリ上の、先読みのためのアド
   レスを指標するフェッチアドレスとを順次書き換えなが
   ら記憶するアドレス記憶回路において、 前記実行アドレスのうちの所定の下位ビット部分を順次
   書き換えながら記憶する実行フリップフロップと、 前記フェッチアドレスのうちの、前記下位ビット部分の
   ビット幅と同じビット幅分の下位ビット部分を順次書き
   換えながら記憶するフェッチフリップフロップと、 前記フェッチアドレスのうちの、前記下位ビット部分を
   除く上位ビット部分を順次書き換えながら記憶するフェ
   ッチラッチと、 前記実行アドレスのうちの、前記下位ビット部分を除く
   上位ビット部分が更新されるタイミングで前記フェッチ
   ラッチの出力を取り込んで記憶する実行ラッチと、 前記フェッチラッチの出力と前記実行ラッチの出力との
   うちの一方の出力を選択するマルチプレクサとを備えた
   ことを特徴とするアドレス記憶回路。